专利名称：具有增强的电磁辐射探测的器件和相关方法
具有增强的电磁辐射探测的器件和相关方法优先权数据本申请要求于2010年3月24日提交的美国临时专利申请系列号61/317，147的权益，其通过引用并入本文。背景绝缘体上半导体(SOI)晶片技术是微机电系统(MEMS)技术的派生。SOI晶片是堆叠的晶片基板，其中器件晶片(通常是硅)键合至电介质层，电介质层键合至另外称为操作晶片(handle wafer)的载体晶片。制造SOI晶片的典型工艺流程可以如下抛光两个晶片并涂覆氧化物或其他电介质材料。将晶片抛光侧面对面安装并在高温和高压下键合。接着两个晶片之一使用机械碾磨碾碎并化学机械抛光至具体的厚度。这样可能产生与下面的基板电绝缘的半导体晶片。 概述本公开提供半导体结构和器件，其可展示各种增强的性质，比如，例如，增强的光探测性质。一方面，提供半导体器件。这种器件可包括半导体基板和与半导体基板连接的半导体层，其中半导体层具有与半导体基板相对的器件表面。器件也包括连接在半导体基板和半导体层之间的至少一个纹理化区域。另一方面，器件进一步包括连接在半导体基板和半导体层之间的至少一个电介质层。一方面，半导体层是外延生长的半导体层。另一方面，半导体层是硅层。在进一步的方面，第二半导体层布置在纹理化区域和半导体层之间。考虑根据本公开方面的层的各种位置配置，并且任何这种配置认为在本范围内。在一个具体的方面，例如，电介质层连接在半导体基板和纹理化区域之间，并且纹理化区域布置在电介质层和半导体层之间。在一个具体的方面，反射区域布置在半导体基板和纹理化区域之间。在另一个具体的方面，纹理化区域直接连接至半导体层。仍在另一个具体的方面，第二半导体层布置在纹理化区域和半导体层之间。在进一步具体的方面，至少一个空腔区域布置在纹理化区域和电介质层之间。作为位置排列的另一方面，纹理化区域布置在半导体基板和电介质层之间，并且电介质层布置在纹理化区域和半导体层之间。在本公开的一方面，多晶硅层直接连接至电介质层。另一方面，多晶硅层布置在多个电介质层之间。在一些方面，多晶娃层可被掺杂。在本公开的一方面，至少一个光电二极管光激活区布置在器件表面上。另一方面，光电二极管光激活区包括掺杂区域。仍另一方面，器件形成至少一个光探测器。进一步的方面，至少一个光探测器是以阵列排列的多个光探测器。仍进一步的方面，纹理化区域以不连续图案排列，空间上对应光探测器阵列。另一方面，器件包括至少在半导体层中的多个隔离特征以使光探测器阵列中的每个光探测器隔离，其中隔离特征电隔离、光隔离、或电隔离且光隔离每个光探测器。仍另一方面，器件包括与至少一个光探测器相关联的至少一个光学透镜。进一步的方面，器件包括与至少一个光探测器相关联的至少一个滤色镜。本公开的一方面，纹理化区域用掺杂剂掺杂以形成背面电场。另一方面，背面电场已经通过如下技术掺杂比如，但不限于，激光掺杂、离子植入、扩散掺杂、原位掺杂等，包括其组合。仍另一方面，纹理化区域具有比半导体层更高的掺杂剂浓度。进一步的方面，掺杂齐IJ具有与半导体层相同的极性。这种掺杂剂的非限制性例子可包括硼、铟、镓、砷、铺、磷等，包括其组合。另外，在其他方面，可通过掺杂纹理化区域外的半导体层产生背面电场。一方面，例如，半导体层用掺杂剂掺杂以形成背面电场，其中背面电场与纹理化区域不同。本公开另外提供制造半导体器件的方法。一方面，一种这样的方法包括纹理化半导体层的至少一部分表面，以形成纹理化区域，将第一电介质层沉积在半导体层上，以便纹理化区域布置在半导体层和第一电介质层之间，并且将第一电介质层晶片键合(waferbonding)至布置在半导体基板上的第二电介质层。一方面，半导体层是外延生长的半导体层。另一方面，纹理化半导体层的至少一部分表面以形成纹理化区域进一步包括在生长基板上形成外延生长的半导体层和纹理化外延生长的半导体层的至少一部分表面，以形成纹理化区域。仍另一方面，方法包括去除生长基板以暴露外延生长的半导体层。可在选的方面，方法可包括在纹理化区域的对侧上的半导体层上形成外延生长的半导体层。另一方面，晶片键合包括将多晶硅层沉积在第一电介质层上并接着将该多晶硅层键合在第一电介质层和第二电介质层之间。仍另一方面，至少一部分多晶硅层可被掺杂。也 考虑本范围可包括布置在半导体基板和半导体层之间的多个电介质层和/或半导体材料层。在进一步的方面，纹理化半导体层的至少一部分表面以形成纹理化区域进一步包括在半导体基板、第二电介质层和第一电介质层中形成孔，以暴露一部分半导体层并纹理化半导体层的暴露部分的至少一部分，以形成纹理化区域。另一方面，本公开提供保护纹理化区域以免在半导体器件的制造期间被污染的方法。这种方法包括纹理化半导体层的至少一部分表面，以形成纹理化区域，将第一电介质层沉积在半导体层上，以便纹理化区域布置在半导体层和电介质层之间，并将第一电介质层晶片键合至布置在半导体基板上的第二电介质层，其中纹理化区域被保护以免在进一步制造过程期间被半导体层和半导体基板污染。附图简述为进一步理解本公开的本质和优势，参考实施方式的下述详细说明并结合附图，其中图I是按照本公开实施方式的半导体结构的横截面视图；图2A是按照本公开另一种实施方式的半导体结构的横截面视图；图2B是按照本公开另一种实施方式的半导体结构的横截面视图；图2C是按照本公开另一种实施方式的半导体结构的横截面视图；图2D是按照本公开另一种实施方式的半导体结构的横截面视图；图3是按照本公开另一种实施方式的半导体结构的横截面视图；图4是按照本公开另一种实施方式的半导体结构的横截面视图；图5是按照本公开另一种实施方式的半导体光电二极管的横截面视图；图6是按照本公开另一种实施方式的半导体光探测成像仪的横截面视图；图7是按照本公开另一种实施方式的半导体结构的横截面视图；图8是按照本公开另一种实施方式的半导体结构的横截面视图；图9是按照本公开另一种实施方式的半导体结构的横截面视图；
图10是按照本公开另一种实施方式的半导体结构的横截面视图IlA是按照本公开另一种实施方式的半导体结构的横截面视图，显示了半导体器件的制造；图IlB是按照本公开另一种实施方式的半导体结构的横截面视图，显示了半导体器件的制造；图IlC是按照本公开另一种实施方式的半导体结构的横截面视图，显示了半导体器件的制造；图12A是按照本公开另一种实施方式的半导体结构的横截面视图，显示了半导体器件的制造；图12B是按照本公开另一种实施方式的半导体结构的横截面视图，显示了半导体器件的制造；图12C是按照本公开另一种实施方式的半导体结构的横截面视图，显示了半导体 器件的制造；图13A是按照本公开另一种实施方式的半导体结构的横截面视图，显示了半导体器件的制造；图13B是按照本公开另一种实施方式的半导体结构的横截面视图，显示了半导体器件的制造；图13C是按照本公开另一种实施方式的半导体结构的横截面视图，显示了半导体器件的制造；图13D是按照本公开另一种实施方式的半导体结构的横截面视图，显示了半导体器件的制造；和图14是按照本公开又一方面的制造半导体器件的方法的描绘。详细说明在本文描述本公开之前，应当理解本公开不限于本文公开的具体结构、方法步骤或材料，而是扩展至其等价物，如相关领域技术人员会认识到的。也应当理解本文使用的术语仅仅用于描述具体实施方式
的目的，而不打算是限制性的。定义按照下面阐释的定义使用下述术语。应当注意，如在本说明书和所附权利要求中所使用，单数形式“一个”和“所述”包括复数指代物，除非上下文清楚地另外指出。因此，例如，提及“掺杂剂”包括一种或多种这样的掺杂剂以及提及“所述层”包括指示一种或多种这样的层。如本文所使用，术语“无序的表面”和“纹理化的表面”可交换使用，并指具有纳米大小至微米大小表面变化的拓扑的表面。虽然任何纹理化技术被认为在本范围内，但在一方面，通过激光脉冲的辐射形成纹理化。而且，虽然纹理化的表面的特征可根据采用的材料和技术而变化，但一方面这种表面可为数百纳米厚并由纳米微晶(例如从约10至约50纳米)、纳米孔等组成。另一方面，这种表面可包括微米大小的结构(例如约2μπι至约60μηι)。仍另一方面,表面可包括从约5nm和约500 μ m的纳米大小的和/或微米大小的结构。如本文所使用，术语“表面改性”、“表面修饰”和“纹理化”可交换使用，并指使用纹理化技术改变半导体材料的表面。在一个具体的方面，表面改性可包括主要使用激光辐射或激光辐射结合掺杂剂的方法，藉此激光辐射有助于将掺杂剂并入半导体材料的表面。所以，在一方面，表面改性包括掺杂材料。如本文所使用，术语“注量(fluence) ”指来自经过单位面积的激光辐射的单个脉冲的能量的量。换句话说，“注量”可描述为一个激光脉冲的能量密度。如本文所使用，术语“目标区域”指打算被掺杂或使用激光辐射进行表面改性的的半导体材料的区域。半导体材料的目标区域可随着表面改性方法进行而改变。例如，在第一目标区域被掺杂或表面改性之后，可在相同的半导体材料上选择第二目标区域。如本文所使用，术语“吸收率”指被材料或器件吸收的入射电磁辐射的分数。如本文所使用，术语“基本上”指作用、特征、性质、状态、结构、项目或结果的全部或几乎全部的范围或程度。例如，“基本上”封闭的物体意思是该物体完全被封闭或几乎完全被封闭。偏离绝对完全的精确可允许程度在一些情况下可取决于具体的上下文。但是，一般而言，几乎完成将是具有如同获得绝对和全部完成的相同的总体结果。当以负面含义使用时，“基本上”的用法同样适用，指完全或几乎完全缺少作用、特征、性质、状态、结构、项·目或结果。例如，“基本上不含”颗粒的组合物将完全缺少颗粒，或几乎完全缺少颗粒，其效果与完全缺少颗粒相同。换句话说，“基本上不含”一种组分或元素的组合物可仍实际上包含该项目，只要其没有可测量的影响。如本文所使用，使用术语“约”通过假定给定值可“稍微高于”或“稍微小于”该端点，提供数值范围端点的灵活性。如本文所使用，为了方便，多个项目、结构要素、组成要素和/或材料可以提供在共同的列表中。但是，这些列表应当解释为如同列表的每个成员单独地识别为分开的或独立的成员。因此，没有相反指出的情况下，这种列表的单个成员不应仅仅基于它们提供在共同的组中而解释为该共同列表中任何其他成员的事实等价物。浓度、数量和其他数值数据可以范围形式表述或呈现。应当理解，仅仅是为了方便和简洁而使用这种范围形式，并因此应当灵活地解释为不仅包括范围的界限所明确叙述的数值，而且也包括该范围内包括的所有单个数值或子范围，如同每个数值和子范围被明确叙述一样。作为例证，数值范围“约I至约5”应当解释为不仅包括明确叙述的约I至约5的值，而且也包括所指范围内的单个值和子范围。因此，在该数值范围内包括的分别是单个数值，比如2、3和4，以及子范围，比如从1-3、从2-4和从3-5等，以及单个的1、2、3、4和5。该相同的原则适用于仅叙述一个数值作为最小值或最大值的范围。而且，无论被描述的范围或特征的宽度如何都适用这种解释。公开内容本公开提供半导体器件和相关的方法，其可展示各种增强的性质，比如，例如，增强的光探测性质。另外，本公开提供集成的方法，用于制作和应用纹理化的半导体材料，使得增强图像传感器和光探测器。半导体纹理化的具体类型可增强半导体材料的光谱带宽、吸收率和量子效率。也可通过各种体系配置，增强性能。这些配置也可明显改善具体的器件体系与传统工艺流程，比如，例如传统CMOS工艺流程的工艺整合。具有位于例如光探测器背面的纹理化区域的器件设计提供明显的性能益处。纹理化区域可具有可导致短波长(例如在光谱的蓝绿部分)光载流子的更高复合的表面特征，原因是那些波长透入器件的探测体区(volume)很浅。通过物理定位在器件背面上的纹理化，提供干净的(pristine)表面用于会聚在顶面(即光入射表面)上的短波长，并且深入穿透或穿透通过半导体材料的探测区域的较长波长通过或在与光入射表面相对的纹理化区域的帮助下会聚。应当注意，除了背侧照射，前侧照射体系也考虑在本范围内。另外，增强的性能和制造的容易性也可通过将纹理化区域定位在半导体堆栈或晶片内实现。在一些方面，纹理化层可在制造过程的早期定位在半导体堆栈内，然后沉积可能受纹理化工艺不利影响的结构或电路。另外，这种半导体堆栈可输送至外部制作过程，用于进一步制造而不暴露关于嵌在半导体层之间的纹理化区域或纹理化区域和半导体层之间任何相互作用的技术细节。一方面，如在图I中所显示，提供半导体器件10。尽管考虑各种半导体功能，但在一方面，半导体器件可展示增强的电磁辐射探测。这种器件可包括半导体基板12和连接至半导体基板的半导体层14。半导体层具有与半导体基板相对的器件表面15。器件也包括位于或连接在半导体基板和半导体层之间的至少一个纹理化区域16。这样，纹理化区域封闭在半导体基板和半导体层之间。半导体器件随后的加工，比如，例如在器件表面形成结构，不影响该包埋的纹理化区域。一方面，纹理化区域可在半导体基板上形成。另一方面，纹理化区域可在半导体层上形成。另外，对于图I和后面的图，纹理化区域可以是如显示的单个纹理化区域，或纹理化区域可以是多个不连续的纹理化区域。而且，纹理化区域可仅仅覆盖 半导体基板和半导体层之间的一部分表面区域，如所显示的，或纹理化区域可覆盖其间的整个表面区域。另一方面，如在图2A中所显示，提供半导体器件20A。这种器件可包括半导体基板22和连接至半导体基板的半导体层24。器件也包括位于或连接在半导体基板和半导体层之间的至少一个纹理化区域26，和连接在半导体基板和半导体层之间的至少一个电介质层
28。尽管考虑电介质层的各种用途，但是一方面，这种层可用于晶片键合半导体层至半导体基板。一方面，电介质层可形成在半导体基板上。另一方面，电介质层可形成在纹理化区域上。而且，在一些方面，纹理化区域可形成在电介质层上。另外，一方面，半导体层可以是外延生长的半导体层。因此在一些方面，纹理化区域可形成在外延生长的半导体层上。应当注意，对于所有方面，本范围也可包括布置在半导体基板和半导体层之间的多个电介质层和/或多个半导体材料层。另外，半导体层本身可以是多个半导体层并且半导体基板可包括多个层。也应当注意，半导体基板指半导体的基板，并且可由半导体材料和/或非半导体材料组成。图2B显示半导体器件20B，其具有位于纹理化区域和半导体层之间的第二半导体层27。半导体层24形成在第二半导体层上。一方面，半导体层是外延生长的半导体层。因此在一些方面，纹理化区域可形成在第二半导体层上或电介质层28上。应当注意，图2B-D中来自图2A的重复使用的所有参考数字指相同或类似的材料和/或结构，无论是否提供进一步说明。图2C显示半导体器件20C，藉此电介质层28连接在半导体层和纹理化区域之间。在该情况下，电介质层可形成在半导体层24上、纹理化区域28上，或半导体层和纹理化区域二者上。一方面，纹理化区域可形成在半导体基板22上。另一方面，纹理化区域可形成在电介质层上。另外，在一些方面，如在图2D中所显示半导体器件20D，电介质层可以是多个电介质层28。在晶片键合的情况下，例如，第一电介质层可与纹理化层相连并且第二电介质层可与半导体基板相连。第一电介质层和第二电介质层被加热并压在一起，利用或不利用进一步压力、温度或等离子体表面活化的帮助，以使电介质层彼此结合，这样形成单晶片键合的结构。但是，应当注意，晶片键合可在没有一个或多个电介质层的情况下实现，并且因此本范围也应当包括缺少这种电介质材料的晶片键合。另外，在一些方面，纹理化区域可位于多个电介质层之间(未显不)。考虑多种半导体材料与根据本公开方面的器件和方法一起使用。这种材料可用作半导体层和/或半导体基板，以及用于第二半导体层和外延生长的半导体层。这种半导体材料的非限制性例子可包括IV族材料、由II和VI族材料组成的化合物和合金、由III和V族材料组成的化合物和合金，和其组合。更具体而言，示例性IV族材料可包括硅、碳(例如金刚石)、锗，和其组合。IV族材料的各种示例性组合可包括碳化硅(SiC)和硅锗(SiGe)。在一个具体的方面，半导体材料可以是或包括硅。示例性硅材料可包括无定形硅(a-Si)、微晶硅、多晶硅和单晶硅，以及其他晶体类型。另一方面，半导体材料可包括以下至少一种 硅、碳、锗、氮化铝、氮化镓、砷化铟镓、砷化铝镓、和其组合。II-VI族材料的示例性组合可包括硒化镉(CdSe)、硫化镉(CdS)、碲化镉(CdTe)、氧化锌(ZnO)、硒化锌(ZnSe)、硫化锌(ZnS)、碲化锌(ZnTe)、碲化镉锌(CdZnTe、CZT)、碲化汞镉(HgCdTe)、碲化汞锌(HgZnTe)、硒化汞锌(HgZnSe)，和其组合。III-V族材料的示例性组合可包括锑化铝(AlSb)、砷化铝(AlAs)、氮化铝(AlN)、磷化铝(AlP)、氮化硼(BN)、磷化硼(BP)、砷化硼(BAs)、锑化镓(GaSb)、砷化镓(GaAs)、氮化镓(GaN)、磷化镓(GaP)、锑化铟(InSb)、砷化铟(InAs)、氮化铟(InN)、磷化铟(InP)、砷化铝镓(AlGaAs、AlxGahAs)、砷化铟镓(InGaAs, InxGa^xAs)、磷化铟镓(InGaP)、砷化铝铟(AlInAs)、锑化铝铟(AlInSb)、砷氮化镓(GaAsN)、砷磷化镓(GaAsP)、氮化铝镓(AlGaN)、磷化铝镓(AlGaP)、氮化铟镓(InGaN)、砷锑化铟(InAsSb)、锑化铟镓(InGaSb)、磷化铝镓铟(AlGaInP)、砷磷化铝镓(AlGaAsP)、砷磷化铟镓(InGaAsP)、砷磷化铝铟(AlInAsP)、砷氮化铝镓(AlGaAsN)、砷氮化铟镓(InGaAsN)、砷氮化铟铝(InAlAsN)、锑氮化镓砷(GaAsSbN)、氮砷锑化镓铟(GaInNAsSb)、砷锑磷化镓铟(GaInAsSbP)，和其组合。半导体材料可以具有允许半导体器件期望的性质或功能的任何厚度，并因此半导体材料的任何这样的厚度考虑在本范围内。纹理化区域可增加器件的效率，以便，一些方面，半导体材料可以比之前有可能的更薄。减小厚度降低了用于制造这种器件的半导体材料的量。一方面，例如，半导体材料比如半导体层的厚度为从约500nm至约50μπι。另一方面，半导体材料的厚度为小于或等于约500 μ m。仍另一方面，半导体材料的厚度为从约Iym至约ΙΟμπι。进一步的方面,半导体材料的厚度可为从约5 μ m至约750 μ m。仍进一步的方面，半导体材料的厚度可为从约5μηι至约100 μ m。另外，考虑半导体材料的各种配置，并且可并入半导体器件的任何这种材料配置考虑在本范围内。一方面，例如，半导体材料可包括单晶材料。另一方面，半导体材料可包括多晶材料。仍另一方面，半导体材料可包括微晶材料。也考虑半导体材料可包括无定形材料。如已经描述的，半导体基板可以具有能够在制造和/或使用期间支撑半导体层和相关组件的任何大小、形状和材料。半导体基板可由各种材料制造，包括上述半导体材料，以及非半导体材料。这种材料的非限制性例子可包括金属、聚合材料、陶瓷、玻璃等。一些方面，半导体基板和半导体层具有相同或基本上相同的热膨胀性质。而且，根据本公开方面的半导体材料可包括多个层。一些方面，层的多数载流子极性(即供体或受体杂质)可变化。供体或受体杂质通常由掺杂剂/杂质的类型确定，所述掺杂剂/杂质是通过生长过程、沉积过程、外延过程、注入过程、激光作用过程或本领域技术人员知晓的其他过程引入器件的。一些方面，这种半导体材料可包括η型层、本征α型)层和P型层，这样形成p-i-n半导体材料堆栈，其形成结区和/或耗尽区。按照本公开也考虑缺乏i型层的半导体材料。其他方面，半导体材料可包括多个结。另外，一些方面，可使用η (-)、η㈠、η (+)、n (++)、p (-)、p㈠、p (+)或p (++)型半导体层的变型。负号和正号是半导体材料相对掺杂程度的指示。如已经描述的，在各种体系布置中纹理化区域包埋在半导体基板和半导体层之间。纹理化可具有各种厚度，这取决于材料的期望用途。一方面，例如，纹理化区域的厚度为从约500nm至约100 μ m。另一方面，纹理化区域的厚度为从约500nm至约15 μ m。仍另 一方面，纹理化区域的厚度为从约500nm至约2 μ m。进一步的方面，纹理化区域的厚度为从约500nm至约I μ m。另一方面，纹理化区域的厚度为从约200nm至约2 μ m。纹理化区域可起到扩散电磁辐射的作用，以再定向电磁辐射，和/或吸收电磁辐射，因此增加器件的量子效率。纹理化区域可包括表面特征，以进一步增加器件的有效吸收长度。表面特征的形状和构造的非限制性例子包括圆锥形、柱形、棱锥形、显微透镜、量子点、倒转特征、光栅、突出、球样结构等，包括其组合。另外，表面特征可为微米大小的、纳米大小的，或其组合。例如，圆锥形、棱锥形、突出等的平均高度可在该范围内。一方面，平均高度从特征的底部至特征的末梢尖端。另一方面，平均高度从在其上形成特征的表面平面至特征的末梢尖端。在一个具体的方面，特征(例如圆锥体)的高度可从约50nm至约2μπι。作为另一例子，量子点、显微透镜等的平均直径可在微米大小和/或纳米大小的范围内。除了或代替表面特征，纹理化区域可包括纹理化层。一方面，例如，纹理化区域可包括基本上共形的纹理化层。这种纹理化层的平均厚度可为从约Inm至约20 μ m。在纹理化区域包括表面特征的那些方面，共形的纹理化层相对于沉积表面特征的位置可具有变化的厚度。例如，在圆锥形的情况下，共形的纹理化层朝着圆锥形的尖端可变得更薄。这种共形的层可包括各种材料，包括，但不限于，SiO2, Si3N4、无定形硅、多晶硅、一种或多种金属等，包括其组合。共形的纹理化层也可以为一层或多层相同的或不同的材料，并且可在形成表面特征的期间或在分离的过程中形成。根据本公开的方面，纹理化区域可允许光敏器件经历入射电磁辐射在器件内多次通过，尤其以较长波长(即红外)。这种内部反射增加有效的吸收长度大于半导体层的厚度。该吸收长度增加增加了器件的量子效率，产生改善的信噪比。用于制造纹理化区域的材料可取决于器件的设计和期望的特征而变化。这样，可在纹理化区域的构造中使用的任何材料考虑在本范围内。一方面，例如，纹理化区域可以是具体材料的纹理化部分，比如半导体层或半导体基板的一部分。如果纹理化层与半导体层相关联，例如，面向半导体基板的表面可在附接过程比如晶片键合之前被纹理化。另一方面，纹理化区域可由沉积在半导体层或半导体基板上的材料形成，或纹理化层本身可被沉积。这种材料可包括半导体材料、电介质材料或类似的材料，包括其组合。在一个具体的实例中，沉积的材料可包括硅材料。在另一个具体的实例中，沉积的材料可以是多晶硅。仍另一方面，沉积的材料可以是电介质材料。纹理化方法可纹理化整个待加工的基板或仅仅基板的一部分。一方面，例如，基板比如半导体层可通过合适的技术在整个表面上被纹理化和图案化，以形成纹理化区域。另一方面，基板比如半导体层可通过使用选择性蚀刻技术，比如掩模、光蚀刻和蚀刻或激光方法仅在表面的一部分上被纹理化和图案化，以限定具体的结构或图案。除了表面特征，纹理化区域也可具有设计为聚焦或以其他方式引导电磁辐射的表面形态。例如，一方面，纹理化区域具有可操作以引导电磁辐射进入半导体层的表面形态。各种表面形态的非限制性例子包括倾斜的、棱锥的、倒转棱锥的、球形的、正方形的、矩形的、抛物线的、非对称的、对称的等，包括其组合。纹理化区域，包括表面特征以及表面形态，可通过各种技术形成，包括等离子体蚀亥IJ、反应离子蚀刻、多孔硅蚀刻、激光作用、化学蚀刻(例如各向异性蚀刻、各向同性蚀刻)、 纳米压印、材料沉积、选择性外延生长等。产生纹理化区域的一种有效方法是通过激光加工。这种激光加工使得基板的不连续目标区域以及整个表面被纹理化。考虑形成纹理化区域的激光加工的多种技术，并且能形成这种区域的任何技术应当考虑在本范围内。激光处理或加工可使得增强吸收性质并因此增加电磁辐射聚焦和探测，等等。一方面，例如，待纹理化的基板的目标区域可用激光辐射照射，以形成纹理化区域。这种加工的例子已经在美国专利7，057, 256,7, 354，792和7，442，629中进一步详细描述，通过引用将其整体并入本文。简单而言，将基板材料的表面用激光辐射照射，以形成纹理化的或表面改性的区域。这种激光加工可在有或没有掺杂剂材料的情况下进行。在使用掺杂剂的那些方面，激光可经过掺杂剂载体并到基板表面上。这样，来自掺杂剂载体的掺杂剂被引入基板材料的目标区域。并入基板材料的这种区域可具有按照本公开方面的各种益处。例如，纹理化区域通常具有纹理化的表面，其增加表面积并增加辐射吸收的概率。一方面，这种纹理化区域是基本上纹理化的表面，其包括已经通过激光纹理化产生的微米大小的和/或纳米大小的表面特征。另一方面，照射基板材料的表面包括使激光辐射暴露于掺杂剂以便该照射使掺杂剂并入基板。本领域知晓各种掺杂剂材料并在本文更详细地讨论。因此，基板在目标区域的表面因此通过激光处理在化学上和/或结构上改变，其一些方面可导致在表面上形成作为结构或图案化区域出现的表面特征，并且如果使用掺杂剂则导致将这种掺杂剂并入基板材料。在一些方面，特征或结构的大小可大约为50nm至20 μ m并且可帮助电磁辐射的吸收。换句话说，纹理化的表面可增加入射辐射被吸收的几率。用于表面改性材料的激光辐射的类型可取决于材料和预期的改性而变化。本领域已知的任何激光辐射可与本公开的器件和方法一起使用。但是，有许多激光特性可影响表面改性工艺和/或所得产品，包括，但不限于，激光辐射的波长、脉冲宽度、脉冲注量、脉冲频率、偏振、激光相对于半导体材料的传播方向等。一方面，激光可配置来提供脉动激光加工材料。短脉冲激光是能够产生飞秒、皮秒和/或纳秒脉冲持续时间的激光。激光脉冲的中央波长范围可为约从约IOnm至约8 μ m，并且更具体地从约200nm至约1200nm。激光辐射的脉冲宽度范围可从约几十飞秒至约数百纳秒。一方面，激光脉冲宽度范围可为从约50飞秒至约50皮秒。另一方面，激光脉冲宽度范围可为从约50皮秒至100纳秒。另一方面，激光脉冲宽度范围为从约50至500飞秒。照射目标区域的激光脉冲的数量的范围可为从约I至约2000。一方面，照射目标区域的激光脉冲的数量可从约2至约1000。进一步，可选择脉冲的重复率或频率为从约IOHz至约10 μ Hz范围，或从约IkHz至约IMHz范围，或从约IOHz至约IkHz范围。而且，每个激光脉冲的注量的范围可为从约lkj/m2至约20kJ/m2，或范围为从约3kJ/m2至约SkJ/
m2o考虑多种掺杂剂材料用于形成半导体层中的掺杂区域并用于掺杂纹理化区域，并且可在这种工艺中使用以改性材料的任何掺杂剂考虑在本范围内。应当注意，使用的具体掺杂剂可取决于被掺杂的材料，以及所得材料预期的应用而变化。掺杂剂可以是电荷给予掺杂剂或电荷接受掺杂剂种类。更具体而言，电子给予或 空穴给予种类可使区域变得与其所在的基板相比极性更正或更负。一方面，例如，掺杂区域可为P-掺杂的。另一方面，掺杂区域可为η-掺杂的。一方面，掺杂剂材料的非限制性例子可包括S、F、B、P、N、As、Se、Te、Ge、Ar、Ga、In、Sb，和其组合。应当注意，掺杂剂材料的范围应当不仅包括掺杂剂材料本身，而且包括输送这种掺杂剂的形式的材料(即掺杂剂载体)。例如，S掺杂剂材料不仅包括S，而且包括能够用于将S掺杂入目标区域的任何材料，比如，例如，H2S, SF6, SO2等，包括其组合。在一个具体的方面，掺杂剂可为S。硫可以约5 X IO14至约3X 102°离子/cm2的离子剂量水平存在。含氟化合物的非限制性例子可包括ClF3' PF5、F2SF6' BF3> GeF4' WF6、SiF4' HF、CF4、CHF3>CH2F2, CH3F, C2F6, C2HF5, C3F8, C4F8, NF3等，包括其组合。含硼化合物的非限制性例子可包括B(CH3)3' BF3> BCl3' BN、C2BltlH12、硼硅石(borosilica)、B2H6 等，包括其组合。含磷化合物的非限制性例子可包括PF5、PH3、P0C13、P2O5等，包括其组合。含氯化合物的非限制性例子可包括Cl2、SiH2Cl2^HCl, SiCl4等，包括其组合。掺杂剂也可包括含砷的化合物比如AsH3等，以及含锑的化合物。另外，掺杂剂材料可包括横跨掺杂剂组的混合物或组合，即含硫化合物与含氯化合物混合。一方面，掺杂剂材料可具有大于空气的密度。在一个具体的方面，掺杂剂材料可包括Se、H2S, SF6或其混合物。仍另一个具体的方面，掺杂剂可为SF6并且预定的浓度范围可为约5. OX 10_8mol/cm3至约5. OX 10_4mol/cm3。作为一种非限制性实例，SF6气体是经激光处理将硫并入基板的良好载体，对材料没有明显的不利影响。另外，注意，掺杂剂也可以为η型或P型掺杂剂材料溶解在溶液比如水、醇或酸溶液或碱溶液中的液体溶液。掺杂剂也可以是作为粉末或作为悬浮液干燥在晶片上而施加的固体材料。一方面，纹理化区域可用掺杂剂掺杂，以形成背面电场(EBSF)。EBSF阻止少数载流子移动达到纹理化区域，这样保持这种载流子远离靠近界面的潜在的复合位点。类似地，通过经过带结构优化阻止界面产生状态在某些带能量状态，以抑制暗载流子产生机制，暗电流产生也可被最小化。可通过使用多种方法实现带结构优化。应当注意，可以使用在纹理化区域附近或其中形成电场的任何方法。这类方法的非限制性例子可包括位移费米能级、弯曲少数载流子带、插入具有不同带隙的材料等，包括其组合。一方面，例如，可通过改性界面掺杂浓度，实现带结构优化。例如，对于P型激光纹理化区域，可使用与激光改性界面部分重叠的更大量P-掺杂的层。因此，当靠近更P-掺杂的层时，导带弯向更高能量方向，并因此弯向激光改性的界面。一个具体的方面是大量掺杂的P++层，其与p-epi基板中的激光改性界面层部分重叠，其中P++层和改性界面层二者位于外延器件层的底部和载体晶片顶部之间。这样，一方面，EBSF已经通过下述技术掺杂，所述技术比如但不限于激光掺杂、离子植入、扩散掺杂、原位掺杂等，包括其组合。另一方面，纹理化区域或EBSF具有比半导体层更高的掺杂剂浓度。仍另一方面，掺杂剂具有与半导体层相同的极性。考虑用于产生EBSF的各种掺杂剂。非限制性例子包括硼、铟、镓、砷、锑、磷等，包括其组合。也应当注意，EBSF可在半导体层、电介质层或半导体基板中产生。一方面，例如，半导体层或半导体基板用掺杂剂掺杂，以形成背面电场，其中EBSF与纹理化区域不同。另一方面，可通过沿着改性半导体界面形成异质结，实现带结构优化。例如，无定形硅的层可沉积在纹理化区域界面上，这样形成异质结，其使少数载流子带朝着期望的能量方向弯曲。电介质层可由多种材料制造，并且这种材料可取决于器件设计和期望的特性而改变。这种层的一种应用包括连接半导体层至半导体基板。在一些情况下，晶片键合可用作`连接技术。电介质层因此可有助于将这些材料附接在一起，如已经描述的。电介质层可与半导体层、半导体基板，或半导体层和半导体基板二者相关联，然后结合。在电介质层与两种材料相关联的那些方面，电介质层可直接结合在一起，或在一些情况下，通过中间的纹理化区域结合在一起。另外，一些方面，纹理化区域可形成在一个或多个电介质层上。一些方面，电介质层可被结合至半导体材料，比如，例如，多晶硅。在其他方面，半导体层和半导体基板可被结合在一起而没有中间的电介质层。电介质层材料的非限制性例子可包括氧化物、氮化物、氮氧化物等，包括其组合。在一个具体的方面，电介质层包括氧化物。另一方面，电介质层包括包埋的氧化物。另外，电介质层可以具有各种厚度。一方面，例如，电介质层的厚度为从约IOOnm至约4微米。另一方面，电介质层的厚度为从约500nm至约2微米。仍另一方面，电介质层的厚度为从约500nm至约1000微米。根据本公开方面的器件可另外包括一个或多个反射区域。一方面，如在图3中所显示，光敏半导体器件30可包括半导体基板32和连接至半导体基板的半导体层34。器件也包括位于或连接在半导体基板和半导体层之间的至少一个纹理化区域36，和连接在半导体基板和半导体层之间的至少一个电介质层38。反射区域39被连接至半导体基板，并布置为与电磁辐射相互作用。反射区域可通过电介质层与纹理化区域分开，如所显示，或反射区域可直接与纹理化区域连接，而没有中间的电介质层。反射区域可沉积在半导体基板和紧挨的相邻层之间的整个界面上，或仅仅在一部分界面上。一些方面，与纹理化区域相比，反射区域可沉积在器件的更大面积上。反射区域可被布置以反射经由纹理化区域通过纹理化区域返回半导体层的电磁辐射。换句话说，随着电磁辐射通过半导体层，未被吸收的一部分接触纹理化区域。在接触纹理化区域的部分中，较小的部分可通过纹理化区域，碰到反射区域并被反射回经过纹理化区域朝向半导体层。多种反射材料可用于构造反射区域，并且考虑能够并入光敏器件的任何这种材料在本范围内。这种材料的非限制性例子包括布拉格反射体、金属反射体、电介质材料上的金属反射体、透明传导性氧化物比如氧化锌、氧化铟或氧化锡等，包括其组合。金属反射体材料的非限制性例子可包括银、铝、金、钼、反射性金属氮化物、反射性金属氧化物等，包括其组合。一方面，电介质材料可沿着面向纹理化区域一侧被连接至反射区域。在一个具体的方面，电介质材料可包括氧化物层并且反射区域可包括金属层。氧化物上金属层的表面起到来自背面的入射电磁辐射的镜子样反射体的作用。另外，粗糙氧化物上金属的纹理化表面可起到入射电磁辐射的扩散性散射位点的作用并也起到镜子样反射体的作用。其他方面可将多孔材料用于纹理化。例如，多孔多晶硅可被氧化或氧化物沉积，并且反射区域比如金属反射体可与其关联，以提供散射和反射表面。另一方面，铝可进行阳极氧化，以提供多孔氧化铝——高电介质常数绝缘体。该绝缘体可涂覆铝或其他金属，以提供散射和反射表面。在一个具体的方面，反射区域可包括透明传导性氧化物、氧化物，和金属层。透明氧化物可被纹理化并且金属反射体在其上沉积。粗糙透明传导性氧化物上金属的纹理化表面可起到入射电磁辐射的扩散性散射位点的作用。在另一个具体的方面，布拉格反射体可用作反射区域。布拉格反射体是由多层具有不同折射率的交替材料形成的结构，或是通过电介质波导的一些特性(例如高度)的周·期性变化形成的结构——产生了波导中有效折射率的周期性变化。每个层边界引起光波的部分反射。对于波长接近层的光学厚度4倍的波，许多反射结合相长干涉，并且层起到高质量反射体的作用。因此，来自结构中多个界面的反射和传输光的这种相干重叠发生干涉，以提供期望的反射、透射和吸收行为。一方面，布拉格反射体层可以是二氧化硅和硅的交替层。因为硅和二氧化硅之间高的折射率差别和这些层的厚度，该结构可以相当低损耗，即使在体相硅稍微吸收的区域。另外，因为大的折射率差异，整个层组的光学厚度可更薄，产生更宽带行为和更少的制作步骤。通过布置纹理化的正向散射层在接收入射电磁辐射的器件一侧，可提供另外的散射。这些正向散射层可以为但不限于没有反射体的纹理化的氧化物或多晶硅。另一方面，如在图4中所显示，光敏半导体器件40也可包括布置在多个电介质层38之间的多晶硅层42。应当注意，图4中来自之前图的重复使用的所有参考数字指相同或类似的材料和/或结构，无论是否提供进一步说明。多晶硅层的添加在一些情况下可提供制造中的各种改进。例如，纹理化区域的粗糙表面可以是晶片键合的挑战。通过沉积薄的电介质层随后沉积厚的多晶硅层，可能形成可被抛光的表面。因此，多晶硅层可被平坦化和抛光，直到光滑，并且所得表面可被晶片键合至在相对材料上的电介质层，例如半导体基板——如果多晶硅沉积在半导体层结构上。也考虑这种工艺可仅用一种电介质层进行或甚至没有任何电介质层存在的情况下进行。另一方面，多晶硅层可用掺杂剂掺杂。仍另一方面，多晶硅层可以是单硅层。在一个具体的方面，多晶硅层是单硅层并且半导体层是已经从背面蚀刻以形成纹理化区域的外延层。另一方面，如在图5中所显示，提供具有增强的光探测性能的光电二极管50。该光电二极管包括在半导体层34上形成的触点52和光电二极管结54。另一方面,如在图6中所显示，提供具有改善的光探测性能的CMOS图像传感器。该CMOS图像传感器包括在半导体层34上形成的光电二极管结64和电路62。应当注意，图5和6中来自之前图的重复使用的所有参考数字指相同或类似的材料和/或结构，无论是否提供进一步说明。这样，纹理化区域36可在流程的开始以更低的成本和更低的技术风险途径引入制作工艺。因为纹理化区域在流程的早期阶段包埋在半导体材料中，纹理化区域可在器件的进一步制作期间被保护以免污染。另外，潜在的周边细节，比如纹理化区域的具体体系，可被保护以免在稍后的制作阶段可见。该方法可进一步包括去除半导体基板的步骤。应当理解，一旦半导体器件形成，半导体基板在一些情况下可能不再是必须的。这样半导体器件可按照具体应用的需要安装在各种基板上。一方面，可使用隔离特征，以便使器件的各个部分彼此隔离。例如，一方面，半导体器件可包括至少在半导体层中的多个隔离特征，其起到使在光探测器阵列中的每个光探测器彼此隔离的作用。隔离特征使每个光探测器电隔离、光隔离或电隔离且光隔离。因此，通过减少光探测器之间光和电交叉干扰，隔离特征可保持阵列上的均匀性。图7显示具有光探测器72阵列的半导体器件70。应当注意，图7中来自之前图的重复使用的所有参考数字指相同或类似的材料和/或结构，无论是否提供进一步说明。通过多个隔离特征分开光探测器，在该情况下，隔离特征延伸通过半导体层34和纹理化区域36。一方面，隔离特征延伸通过半导体层但不通过纹理化区域。另一方面，隔离特征延伸超过纹理化区域并进入电介质层或甚至进入半导体基板。一些方面，其他结构比如多晶硅层和反射区域可包含隔离特征。所以，取决于器件期望的构造，隔离特征可深可浅。
隔离特征可由各种材料制造,包括,但不限于电介质材料、反射材料、传导材料、光散射特征、空隙等，包括其组合。用于填充隔离特征蚀刻或空隙的传导材料可被钝化，以便保持电绝缘。其他方面，传导材料可用作通路。隔离可在基板水平制造，然后制作电路、探测器器件或成像阵列。一方面，可形成空隙并保留为空隙或用这种材料填充以形成隔离特征。例如，层表面可被光蚀刻图案化并垂直蚀刻成期望的深度(例如从半导体层的器件表面至电介质层)。电介质材料可接着共形沉积在蚀刻内的表面上，直到用电介质或其他材料填充。可通过化学蚀刻和/或机械抛光去除保留在半导体层的器件表面上的任何电介质材料。如已经描述，隔离特征不需要完全将半导体结构分成两部分，而是仅仅隔离一部分；这与深沟槽隔离相反而称为浅沟槽隔离。另外，隔离特征区域可配置为反射入射电磁辐射，直到其被吸收，从而增加器件的有效吸收长度。其他方面，可掺杂隔离特征侧。一些方面，掺杂的隔离特征可形成表面电场，与如已经描述的背面电场类似。隔离特征可在半导体基板结合至半导体层之前或之后形成。而且，取决于特征的深度和程度，隔离特征可从半导体层的任一侧形成或从半导体基板的任一侧形成。一些方面，纹理化区域可以以不连续图案排列。例如，如在图8中所显示，半导体器件80可具有不连续的纹理化区域82。应当注意，图8中来自之前图的重复使用的所有参考数字指相同或类似的材料和/或结构，无论是否提供进一步说明。这种不连续图案可对应器件中其他地方的结构，比如器件表面上光探测器阵列的空间图案(未显示)。在其他方面，一个或多个空腔可布置在半导体器件中并与一个或多个纹理化区域关联。例如，如在图9中所显示，半导体器件90可包括与纹理化区域36关联的空腔区域92。空腔区域可增强纹理化区域的功能，并且当光耦合至反射区域时可尤其有效，无论反射区域在电介质层38的近侧或远侧。图10显示半导体器件100，其具有多个空腔区域102，其以不连续图案排列以对应纹理化区域82的不连续图案。可在晶片键合之前或晶片键合之后形成图9和10中显示的空腔区域。如果在晶片键合之后形成空腔区域，可能需要蚀刻通过半导体基板32，其后蚀刻空腔可被部分填充。另外，空腔区域可在形成纹理化区域之前或之后形成。在形成纹理化区域之后由此形成空腔区域的那些方面，中间的材料将被蚀刻直到到达纹理化区域。在形成纹理化区域之前由此形成空腔区域的那些方面，蚀刻可形成进入半导体层34并且纹理化区域可穿过蚀刻空腔在其上形成。以这种方式形成纹理化区域可在晶片键合之前或晶片键合之后通过蚀刻穿过半导体基板完成。应当注意，图9和10中来自之前图的重复使用的所有参考数字指相同或类似的材料和/或结构，无论是否提供进一步说明。本公开另外提供各种方法。一方面，如14在图中所显示，例如，制造半导体器件的方法可包括纹理化半导体层的至少一部分表面，以形成纹理 化区域142，将第一电介质层沉积在半导体层上，以便纹理化区域布置在半导体层和第一电介质层144之间，并将第一电介质层晶片键合至布置在半导体基板146上的第二电介质层。另一方面，纹理化区域被保护以免在进一步制造过程期间被半导体层和半导体基板污染。另一方面，制造半导体器件的方法可包括激光纹理化半导体层的至少一部分表面，以形成纹理化区域，将第一电介质层沉积在半导体层上，以便纹理化区域布置在半导体层和第一电介质层之间，并且将第一电介质层晶片键合至布置在半导体基板上的第二电介质层。在又一方面，制造半导体器件的方法可包括湿式蚀刻纹理化半导体层的至少一部分表面，以形成纹理化区域，将第一电介质层沉积在半导体层上，以便纹理化区域布置在半导体层和第一电介质层之间，并将第一电介质层晶片键合至布置在半导体基板上的第二电介质层。在一个具体的方面，图IlA-C显示制造半导体器件的一种方法。如在图IlA中所显示，半导体材料114可被纹理化以产生纹理化区域112，并且电介质层115可沉积在纹理化区域上。一方面，纹理化区域可通过激光加工半导体材料形成。另一方面，纹理化区域可通过湿式蚀刻半导体材料形成。然后，电介质层可用工艺比如CMP加工抛光直到光滑。然后，所得的结构可晶片键合至半导体基板116，如在图IlB中旋转180°显示，抛光的电介质层的表面被键合至半导体基板。电介质层可被直接键合至半导体基板，或键合至在半导体基板上形成的第二电介质层(未显示)。晶片键合之后，半导体材料可被抛光至具体的厚度。另一方面，外延生长的半导体层118可生长在半导体材料的抛光表面上，以产生低缺陷器件区域，如在图IlC中所显示。另一方面，图12A-C显示制造半导体器件的另一种方法。如在图12A中所显示，半导体材料124可被纹理化，以形成纹理化区域122，并且电介质层125可沉积在纹理化区域上。一方面，半导体材料可为外延生长的半导体材料。然后，电介质层可被抛光并且多晶娃层126可被沉积在其上，如在图12B中所显示。在可选的方面，多晶硅层可直接在纹理化区域上形成，而没有中间的电介质层(未显示)。然后，多晶硅层可被抛光且晶片键合至半导体基板126，如在图12C中旋转180°显示。多晶硅层可直接键合至半导体基板或键合至半导体基板上形成的第二电介质层129。在晶片键合之后半导体材料可抛光至具体厚度。另一方面，图13A-D显示制造半导体器件的另一种方法。如在图13A中所显示，半导体层134可外延生长在临时半导体载体139上。外延生长的半导体层被纹理化，以形成纹理化区域132，并且电介质层135沉积在纹理化区域上，如在图13B中所显示。抛光之后，电介质层被晶片键合至半导体基板136，如图13C中旋转180°显示的。电介质层可被直接结合至半导体基板，或结合至形成在半导体基板上的第二电介质层(未显示)。然后临时半导体载体可从外延生长的半导体层去除。这可通过任何已知的工艺完成，比如晶片分裂、CMP加工等。暴露的外延半导体层可进一步被抛光并变薄，以产生期望的表面用于进一步的器件沉积。以该方式，可去除用于生长外延层的半导体材料，留下更高质量的具有更少晶体缺陷和位错的表面。当然，应当理解，上述布置仅仅是本公开原理应用的例证。在不背离本公开的精神和范围的情况下，本领域技术人员可想到许多修改和可选布置，并且所附权利要求意欲覆盖这些修改和布置。因此，尽管结合目前认为是本公开最实际的实施方式已经在上面具体 并详细地描述了本公开，但对于本领域技术人员显然的是，可以做出许多修改，包括，但不限于大小、材料、形状、功能和操作方式、组装和使用的变化，而不背离本文阐释的原理和概念。
权利要求
1.半导体器件，包括 半导体基板； 与所述半导体基板连接的半导体层，所述半导体层具有与所述半导体基板相对的器件表面；和 连接在所述半导体基板和所述半导体层之间的至少一个纹理化区域。
2.权利要求I所述的器件，进一步包括连接在所述半导体基板和所述半导体层之间的至少一个电介质层。
3.权利要求2所述的器件，其中所述半导体层是外延生长的半导体层。
4.权利要求2所述的器件，其中所述半导体层是硅层。
5.权利要求2所述的器件，进一步包括布置在所述纹理化区域和所述半导体层之间的第二半导体层。
6.权利要求2所述的器件，其中所述电介质层连接在所述半导体基板和所述纹理化区域之间，并且其中所述纹理化区域布置在所述电介质层和所述半导体层之间。
7.权利要求6所述的器件，进一步包括布置在所述半导体基板和所述纹理化区域之间的反射区域。
8.权利要求6所述的器件，其中所述纹理化区域直接连接至所述半导体层。
9.权利要求6所述的器件，进一步包括布置在所述纹理化区域和所述半导体层之间的第二半导体层。
10.权利要求6所述的器件，进一步包括布置在所述纹理化区域和所述电介质层之间的至少一个空腔区域。
11.权利要求2所述的器件，进一步包括直接连接至所述电介质层的多晶硅层。
12.权利要求11所述的器件，其中所述多晶硅层布置在多个电介质层之间。
13.权利要求2所述的器件，其中所述纹理化区域布置在所述半导体基板和所述电介质层之间，并且其中所述电介质层布置在所述纹理化区域和所述半导体层之间。
14.权利要求2所述的器件，其中所述纹理化区域用掺杂剂掺杂以形成背面电场。
15.权利要求14所述的器件，其中所述背面电场已经通过选自下述的技术掺杂激光掺杂、离子植入、扩散掺杂、原位掺杂和其组合。
16.权利要求15所述的器件，其中所述纹理化区域具有比所述半导体层更高的掺杂剂浓度。
17.权利要求15所述的器件，其中所述掺杂剂具有与所述半导体层相同的极性。
18.权利要求15所述的器件，其中所述掺杂剂是选自下述的成员硼、铟、镓、砷、锑、磷和其组合。
19.权利要求2所述的器件，其中所述半导体层用掺杂剂掺杂，以形成背面电场，并且其中所述背面电场与所述纹理化区域不同。
20.权利要求2所述的器件，进一步包括布置在所述器件表面上的至少一个光电二极管光激活区。
21.权利要求2所述的器件，其中所述光电二极管光激活区包括掺杂区域。
22.权利要求2所述的器件，其中所述器件形成至少一个光探测器。
23.权利要求22所述的器件，其中所述至少一个光探测器是以阵列排列的多个光探测器。
24.权利要求23所述的器件，其中所述纹理化区域以不连续图案排列，其在空间上对应光探测器的所述阵列。
25.权利要求23所述的器件，进一步包括至少在所述半导体层中的多个隔离特征，以隔离所述光探测器的阵列中的每个光探测器，其中所述隔离特征使每个光探测器电隔离、光隔离或电隔离且光隔离。
26.权利要求23所述的器件，进一步包括与所述至少一个光探测器相关联的至少一个光学透镜。
27.权利要求23所述的器件，进一步包括与所述至少一个光探测器相关联的至少一个滤色镜。
28.制造半导体器件的方法，包括 纹理化半导体层的至少一部分表面，以形成纹理化区域； 将第一电介质层沉积在所述半导体层上，以便纹理化区域布置在所述半导体层和所述第一电介质层之间；和 将所述第一电介质层晶片键合至布置在半导体基板上的第二电介质层。
29.权利要求28所述的方法，其中所述半导体层是外延生长的半导体层。
30.权利要求29所述的方法，其中纹理化半导体层的至少一部分表面以形成纹理化区域进一步包括 在生长基板上形成所述外延生长的半导体层；和 纹理化所述外延生长的半导体层的至少一部分表面，以形成纹理化区域。
31.权利要求30所述的方法，进一步包括去除所述生长基板以暴露所述外延生长的半导体层。
32.权利要求28所述的方法，进一步包括在所述半导体层上在所述纹理化区域的对侧形成外延生长的半导体层。
33.权利要求28所述的方法，其中晶片键合进一步包括 将多晶硅层沉积在所述第一电介质层上；和 将所述多晶硅层键合在所述第一电介质层和所述第二电介质层之间。
34.权利要求33所述的方法，进一步包括掺杂所述多晶硅层的至少一部分。
35.权利要求28所述的方法，其中纹理化所述半导体层的至少一部分表面以形成纹理化区域进一步包括 在所述半导体基板、所述第二电介质层和所述第一电介质层中形成孔，以暴露一部分所述半导体层；和 纹理化所述半导体层的暴露部分的至少一部分，以形成所述纹理化区域。
36.权利要求28所述的方法，其中纹理化包括选自下述的技术等离子体蚀刻、反应离子蚀刻、多孔硅蚀刻、激光作用、化学蚀刻、纳米压印、材料沉积、选择性外延生长和其组合。
37.权利要求28所述的方法，其中纹理化包括激光作用。
38.保护纹理化区域以免在半导体器件制造期间被污染的方法，包括 纹理化半导体层的至少一部分表面，以形成纹理化区域； 将第一电介质层沉积在所述半导体层上，以便所述纹理化区域布置所述在半导体层和所述电介质层之间；和 将第一电介质层晶片键合至布置在半导体基板上的第二电介质层，其中所述纹理化区域被保护以免在进一步制造过程期间被所述半导体层和所述半导体基板污染。
全文摘要
本发明提供光敏半导体器件和相关方法。一方面，半导体器件可包括半导体基板和与半导体基板连接的半导体层，其中半导体层具有与半导体基板相对的器件表面。器件也包括连接在半导体基板和半导体层之间的至少一个纹理化区域。另一方面，器件进一步包括连接在半导体基板和半导体层之间的至少一个电介质层。
文档编号H01L31/0236GK102947953SQ201180024671
公开日2013年2月27日 申请日期2011年3月22日 优先权日2010年3月24日
发明者S·阿里, M·U·普拉里, C·帕尔斯犹勒, J·麦基, X·李 申请人:西奥尼克斯公司