专利名称：用于半导体存储器的布局的制作方法
技术领域：
本发明的系统和方法涉及半导体存储器。更具体地，本发明的系统和方法涉及用 于半导体存储器的布局。
背景技术：
静态随机存储器(“SRAM”)包括按行和列设置以形成阵列的多个单元。SRAM单 元包括多个连接到位线和字线的晶体管，位线和字线用于对存储器单元读写一些数据。双 端口 SRAM是使多个读写能够大约同时发生的特定类型SRAM。传统的双端口 SRAM结构包括 在单个导电层中的多条位线和电压供应线(VSS和VDD)，这就需要大的占位面积以适当地 将这些线彼此分开从而避免电阻和电容(“RC”)连接问题。
图1示出了包括按行和列布置的多个位单元的半导体存储器的一个实例；图2示出了可以在半导体存储器中实施的8个晶体管存储器位单元的一个实例；图3A是半导体衬底的一个实例的等距视图，其中，多个导电层形成在该半导体衬 底的上方以提供根据图1和图2的半导体存储器；图3B示出了根据图2的半导体位单元的第一导电层布局的一个实例；图3C示出了根据图2的半导体位单元的第二导电层布局的一个实例；图3D示出了根据图2的半导体位单元的第三导电层布局的一个实例；图3E示出了根据图2的半导体位单元的第四导电层布局的一个实例；图4A示出了根据图2的半导体位单元的第二导电层布局的另一个实例；图4B示出了根据图2的半导体位单元的第三导电层布局的一个实例；图5A示出了根据图2的半导体位单元的第二导电层布局的另一个实例；图5B示出了根据图2的半导体位单元的第三导电层布局的另一个实例；图6A示出了根据图2的半导体位单元的第二导电层布局的另一个实例；图6B示出了根据图2的半导体位单元的第三导电层布局的另一个实例；图7示出了通过对绞位线使得相互连接在一起的一对位单元的一个实例。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种半导体 存储器，所述半导体存储器包括第一导电层，包括连接到第一位单元的第一对位线；第二导电层，包括连接到所述第一位单元的第二对位线；其中，所述第一导电层和所述第二导电层在纵向彼此分开。在一可选实施例中，所述第一对位线和所述第二对位线中的每条位线均连接到所 述第一位单元中的相应的晶体管，所述晶体管形成在半导体衬底中，所述第一导电层和所述第二导电层设置在所述半导体衬底上方。
在一可选实施例中，所述晶体管中的每个晶体管均具有连接到在第三导电层中形成的第一字线和第二字线中之一的栅极。
在一可选实施例中，一对交叉连接逆变器形成在所述半导体衬底中，并且该对交叉连接逆变器形成与所述晶体管连接的所述第一位单元的锁存器。
在一可选实施例中，所述第一导电层和第二导电层中的每个均包括相应的电源线，所述电源线设置在相应的位线对之间并且平行于所述位线对延伸。
在一可选实施例中，所述第一导电层包括第一电源供应线和第二电源供应线，配置成供应设置在所述第一对位线之间的第一电压；和，第三电源供应线，配置成供应第二电压，所述第三电源供应线设置在所述第一电源供应线和第二电源供应线之间。
在一可选实施例中，所述第二导电层包括第四电源供应线和第五电源供应线，配置成供应设置在所述第二对位线之间的所述第一电压。
根据本发明的另一个方面，还提供了一种半导体存储器，该半导体存储器包括第一位单元，所述第一位单元包括锁存器；第一晶体管，连接到所述锁存器和第一位线;第二晶体管，连接到所述锁存器和第二位线；第三晶体管，连接到所述锁存器和第三位线；第四晶体管，连接到所述锁存器和第四位线；第一字线，连接到所述第一晶体管的栅极和所述第二晶体管的栅极；和第二字线，连接到所述第三晶体管的栅极和所述第四晶体管的栅极； 其中，所述第一位线和第四位线设置在第一导电层中，所述第二位线和第三位线设置在与所述第一导电层分开的第二导电层中。
在一可选实施例中，所述第一导电层包括第一电源供应线和第二电源供应线，配置成供应第一电压并且设置在所述第一位线和所述第四位线之间；和第三电源供应线，配置成供应第二电压并且设置在所述第一电源供应线和第二电源供应线之间。
在一可选实施例中，所述第二导电层包括第一电源供应线和第二电源供应线，配置成供应第一电压并且设置在所述第二位线和所述第三位线之间；和第三电源供应线，配置成供应第二电压并且设置在所述第一电源供应线和第二电源供应线之间。
在一可选实施例中，所述第一位线和所述第二位线设置在所述第三导电层中。
在一可选实施例中，通孔自半导体衬底通过所述第一导电层延伸到所述第三导电层，所述锁存器和所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管形成在所述半导体衬底中。
在一可选实施例中，通孔自所述半导体衬底通过所述第二导电层延伸到所述第三导电层。
在一可选实施例中，半导体存储器进一步包括第二位单元，设置在与所述第一位单元同列，其中，所述第一位线、第二位线、第三位线和第四位线中的至少两个在所述第一位单元和第二位单元之间对绞。
在一可选实施例中，所述第一导电层纵向设置在所述第二导电层的上方。
在一可选实施例中，所述第二导电层纵向设置在所述第一导电层的上方。
根据本发明的又一方面，还提供了一种半导体存储器，包括
多个位单元，按照多行和多列布置，所述多行中的每一行与相应的一对字线关联， 并且所述多列中的每一列与相应的两对不同的位线关联；
其中，设置在第一行和第一列中的第一位单元包括锁存器，形成在半导体衬底中；第一晶体管、第二晶体管、第三晶体管和第四晶体管，形成在所述半导体衬底中并且连接到所述锁存器；第一位线，设置在第一导电层中并且通过第一通孔连接到所述第一晶体管；第二位线，设置在所述第一导电层中并且通过第二通孔连接到所述第二晶体管；第三位线，设置在第二导电层中并且通过第三通孔连接到所述第三晶体管；和第四位线，设置在所述第二导电层中并且通过第四通孔连接到所述第四晶体管。
在一可选实施例中，所述第一位单元包括
第一字线，设置在第三导电层中并且连接到所述第一晶体管的栅极和所述第二晶体管的栅极；和第二字线，设置在所述第三导电层中并且连接到所述第三晶体管的栅极和所述第四晶体管的栅极。
在一可选实施例中，所述半导体存储器进一步包括设置在第一列和第二行中的第二位单元，所述第二位单元包括第二锁存器，形成在所述半导体衬底中；第五晶体管，形成在所述半导体衬底中并且连接到所述第二锁存器和所述第一位线；第六晶体管，形成在所述半导体衬底中并且连接到所述第二锁存器和所述第二位线；第七晶体管，形成在所述半导体衬底中并且连接到所述第二锁存器和所述第三位线；第八晶体管，形成在所述半导体衬底中并且连接到所述第二锁存器和所述第四位线；第三字线，设置在所述第三导电层中并且连接到所述第五晶体管的栅极和所述第六晶体管的栅极；和第四字线，设置在所述第三导电层中并且连接到所述第七晶体管的栅极和所述第八晶体管的栅极。
在一可选实施例中，所述第一位线、第二位线、第三位线和第四位线中的至少两个在所述第一位单元和第二位单元之间对绞。
具体实施方式
所公开的布局的一些实施例有助于提供穿过半导体存储器的字线(“WL”)的对称电阻和电容(“RC”)负载。对称负载使半导体存储器的运行速度能够比具有不均衡RC负载的传统半导体存储器的运行速度快。
图1示出了包括多个位单元102的双端口静态随机存取存储器(“SRAM”)阵列 100的一个实例。位单元102按η行104和m列106布置。每个位单元102置于一对字线 A_WL之间，这一对字线横向延伸穿过存储器阵列(即在X方向上)并且置于两对互补位线(“BL”)，A_BL和它的互补位线A_BLB，B_BL和它的互补位线B_BLB之间，互补位线纵向延伸穿过存储器阵列(即在Y方向上)。
如图2所示的8个晶体管(“8T”)的一个实施例，每个位单元包括由一对交叉连接逆变器110，112形成的锁存器108。上面虽然举例说明了 8T的例子，但本领域技术人员将会明白位单元102可以包括其他数量的晶体管，包括但不限于6T，10T，12T和14T，这些是列举的一些可能性。逆变器110包括PMOS晶体管114，PM0S晶体管114具有连接到高压电源VDD的源极以及连接到节点116的漏极，该漏极用作逆变器110的输出端。逆变器110 的NMOS晶体管118具有连接到低压电源VSS的源极和连接到节点116的漏极。晶体管114 和118的栅极在节点120处连接在一起，该栅极用作为逆变器110的输入端及逆变器112 的输出端。逆变器112包括PMOS晶体管122，PMOS晶体管122具有连接到VDD的源极，连接到节点116的栅极，连接到节点120的漏极。逆变器112的NMOS晶体管124具有连接到VSS的源极，连接到节点120的漏极，连接到节点116的栅极。
位单元102还包括多个传输晶体管126、128、130和132。在一些实施例中，晶体管 126，128，130和132是NMOS晶体管，然而本领域技术人员将会明白晶体管126、128、130和 132也可以实施为PMOS晶体管。晶体管具有在节点134处与字线A_WL连接的栅极126，与节点116连接的源极，以及在节点136处与位线A_BL连接的漏极。晶体管128具有在节点 138处与字线B_WL连接的栅极128，与节点116连接的源极，以及在节点140处与位线B_BL 连接的漏极。晶体管130具有与节点120连接的源极，在节点142处与位线A_BLB连接的漏极，在节点144与字线A_WL处连接的栅极。晶体管132具有与节点120连接的源极，在节点146处与位线B_BLB连接的漏极，在节点148处与字线B_WL连接的栅极。
可以使用各种技术将位单元102的晶体管形成在半导体衬底的一个或多个有源区中。例如，位单元的晶体管可以形成基极平面金属氧化物场效应晶体(“M0SFET”)，具有绝缘体上有一个或多个鳍或指形体的基极finFET，绝缘体上半导体(“SOI”)平面MOSFET， 具有一个或多个或指形体的SOI finFET元件,或它们的组合。这些器件的栅极可以包括多晶硅(“poly”)/氮氧化硅(“SiON”)结构，高k/金属栅极结构，或它们的组合。例如， 半导体衬底包括，但不限于体硅，磷硅(“SiP”)，锗硅(“SiGe”)，碳化硅(“SiC”)，锗 (“GE”)，硅-绝缘体上硅(“SO1-Si”)，锗-绝缘体上硅(“SO1-Ge”)，或它们的组合。本文公开的改进的布局有助于减少存储器位单元的空间，这使得能够通过缩短互连得到增加的密度和更快的运行时间，在一些实施例中，布局具有大于或等于3的长宽比。在一些实施例中，布局具有一个大于3. 5的长宽比；然而，本领域技术人员将会明白单元布局可以有其他的长宽比。
图3A-3E示出了位单元102的改进布局的一个实例。图3A是具有一个或者多个掺杂有源区IOla的半导体衬底101的等距视图。例如一个或多个N阱和/或P阱形成在掺杂区IOla中。多个导电层，M1-M4，沿着纵向方向或Z-方向形成在衬底101上。每个导电层M1-M4限定了沿着X方向和y方向的平面，并且通过一个或者多个介电层(未示出) 将每个导电层彼此分开以及将每个导电层与衬底101分开。本领域技术人员将会明白，通孔沿着纵向方向(即z方向)延伸以提供导电层M1-M4和半导体衬底101之间的互连。少于四个金属层或者多于四个金属层可以形成在半导体衬底101上。
现在转向图3B，其可以为位单元102的第一导电层(如导电层Ml)的布局，多个通孔沿着位单元102的外围设置以实现将各种线与位单元102中的器件连接。例如，通孔 138和通孔148分别将形成在半导体衬底101中的晶体管128和晶体管132的栅极(图3B 中未示出)与字线B_WL连接，通孔134和通孔144分别将形成在半导体衬底101中的晶体管126和晶体管130的栅极(图3B中未示出)与字线A_WL连接。通孔146将形成在半导体衬底101中的晶体管132的漏极(图3B中未示出)连接到位线B_BLB，位线B_BLB在如图3B所示的第二导电层中沿着I方向延伸。
通孔160和通孔162将晶体管114和晶体管122的源极与电源VDD连接，晶体管 114和晶体管122设置在半导体衬底101中(图3B中未显示)，电源VDD在图3C中示出的导电层中沿着y方向延伸。如上所述，半导体衬底101可以包括一个或多个限定P阱和/ 或η阱的有源区101a。虚线“PN”和虚线“NP”确定了一对p阱和一个η阱形成在半导体衬底的有源区IOla中的大概位置， 所述半导体衬底纵向设置在图3Β示出的导电层的下面。
通孔152、154、156、158将晶体管118和124的源极连接到电源供应线VSS0通孔 160、162将晶体管114和122的源极连接到电源VDD。通孔136将晶体管126的漏极连接到位线A_BL，通孔140将晶体管128的漏极连接到位线B_BL，通孔142将晶体管132的漏极连接到位线A_BLB。
图3C中示出了在第二导电层M2中的布局的一个实例。如图3C所示，通孔138和通孔148分别将晶体管128和晶体管132的栅极与字线B_WL连接。通孔134和通孔144 分别将晶体管126和晶体管130的栅极与字线A_WL连接。第二导电层还包括用于VSS的第一线和第二线以及通孔152、154、156和158，这些通孔将第二导电层中的电源供应线VSS 连接到第三导电层中的电源供应线VSS(见图3D)。通孔142将晶体管132的漏极连接到位线A_BLB，晶体管132形成在Ml下面的半导体衬底中(未示出)，所述位线A_BLB在第三导电层中沿着y方向延伸，如图3D所示。通孔140将传输晶体管130的漏极连接到位线B_ BL，所述晶体管130形成在Ml下面的半导体衬底中(未示出)，位线B_BL在第三导电层中沿着y方向延伸，如图3D所示。
图3D示出了位单元102的第三导电层(即M3)的布局的一个实例。第三导电层包括通孔138和148，用于分别将形成在半导体衬底中(未示出)的晶体管128和132的栅极连接到形成在图3E示出的第四导电层中的字线B_WL。通孔134和144分别将晶体管 126和130的栅极连接到如图3E所示沿着X方向延伸的字线A_WL，晶体管126和130形成在半导体衬底中(未示出)。第三导电层也包括位线A_BLB和位线B_BL，通过用于VSS的电压供应线使位线A_BLB和位线B_BL分开。位线A_BLB、B_BL中的每一个与用于VSS的电源供应线沿着y方向互相平行地延伸。
图3E示出了第四导电层(如M4)的布局的一个实例，第四导电层可设置在图3D 示出的第三导电层的上方。如图3E所示，第四导电层包括字线A_WL和字线B_W，沿着X方向穿过布局。通过如上所述的形成在从第一导电层到第三导电层中的每个导电层中的通孔 134，144，138和148，字线A_BL和字线WL分别连接到半导体衬底(未示出)中的有源器件。 在一些实施例中，字线与位线的长度比例在1. 5到5之间，然而，本领域技术 人员将会明白字线与位线的长度比例可以大于或者小于所公开的范围。
尽管描述的图3B-3E分别对应于导电层M1-M4，本领域技术人员将会明白图3B-3E 不出的布局可以设置在其它金属层上。例如，图3E中不出的布局可以设置在导电层Ml,M2, M3上，或者替代导电层M4的其它金属层上。相似地，例如，图3C和图3D示出的布局可以设置在其它导电层上，如层Ml，M4等，而不是金属层M2和M3上。
图4A和图4B示出了在区域内的导电层的布局的另一实例，区域包括一对位单元 (在区域内的有源器件的下面，图4A和4B中未示出)。如上所述，图4A可以相当于第二导电层，M2，图4B可以相当于第三导电层，M3，然而图4A和图4B示出的布局可以设置在其它导电层上。首先参考图4A，导电层包括通孔134，144和通孔138，148，所述通孔用于分别将在另一导电层中的位线4_胃1^和位线B_WL，另一导电层如设置在示出的导电层上面的第四导电层(未示出)，连接到在半导体衬底(未示出)中的有源器件，该半导体衬底设置在示出的导电层下面。通孔146设置在沿着y方向延伸的位与单元布局的外围(通孔 134和138沿其设置)之间。如上所述，通孔146将位线B_BLB，被设置在该实例(图4B) 的第三导电层中，连接到形成在半导体衬底中的晶体管132(未示出)的漏极。
用于VSS的第一电压供应线设置为与位线A_BLB以及用于VDD的电压供应线相邻。用于VSS的第二电压供应线设置在用于VDD的电压供应线和位线A_BL之间。用于VSS 的二根电压供应线和用于VDD的电压供应线使位线A_BLB和位线A_BL互相隔离。用于将位线B_BL(被置于该实例(图4B)的第三导电层中)连接到晶体管128的漏极的通孔140， 设置在位线A_BL与单元布局的外围(通孔144和通孔148沿其设置)之间。
图4B不出的导电层包括通孔134,144和通孔138,148,用于分别将另一导电层 (未示出，设置在示出的导电层的上面或下面)如第四导电层中的字和字线B_WL 连接到半导体衬底(未示出，设置在示出的导电层下面)中的有源器件。位线B_BL和位线 B_BLB沿着J方向延伸，并且通过用于VSS的一对电源供应线(与位线B_BL和位线B_BLB 平行延伸)将它们彼此分开。通过通孔152，154，156和158将设置在图4B示出的导电层中的用于VSS的这对电压供应线连接到设置在图4A示出的导电层中的用于VSS的电压供应线。通过通孔152，154，156，158将VSS电源供应线连接到形成在半导体衬底上的晶体管 118和晶体管124的源极(未示出)。
图5A和5B示出了导电层的布局的另一实施例，每个导电层包括一对位线。图5A 示出的导电层包括通孔134和通孔144，用于将设置在另一导电层(未示出)如第四导电层中的字线A_WL连接到形成在半导体衬底中的有源器件，如晶体管126和晶体管130的栅极。通孔138和通孔148将在另一导电层(未示出)如第四导电层中的字连接到形成在半导体衬底中的有源器件，如晶体管128和晶体管132的栅极。在沿着y方向延伸的位线B_BLB与单元布局的外围(通孔134和通孔138沿其设置)之间设置通孔142。通孔142将设置在图5B示出的导电层中的位线A_BLB连接到形成在半导体衬底上的晶体管 130的漏极。
位线B_BLB在通孔142和用于VSS的第一电压供应线之间沿着y方向延伸，所述用于VSS的电压供应线平行于位线B_BLB延伸。用于VDD的电压供应线设置在用于VSS的第一电压供应线和用于VSS的第二电压供应线之间。通孔152和通孔156沿着用于VSS的第一电源供应线设置，并且将设置在图5A示出的导电层中的用于VSS的第一电源供应线连接到设置在图5B示出的导电层中的用于VSS的一条供应线。通孔154和通孔158沿着用于VSS的第二电源供应线设置，并且将设置在图5A示出的导电层中的用于VSS的第二电源供应线连接到设置在图5B示出的导电层中的用于VSS的另一供应线。通孔152，154，156， 158还将用于VSS的供应线连接到形成在半导体衬底上的晶体管118和124的源极(未示出)。
图5A示出的导电层还包括位线A_BL，其通过用于VSS的电源供应线和用于VDD的电源供应线与位线B_BLB隔离。通孔140设置在位线A_BL与通孔144和148之间。通孔 140将设置在图5B示出的导电层中的位连接到形成在半导体衬底上的晶体管128 的漏极。
图5B中示出的第三导电层包括通孔134，144和通孔138，148，用于分别将在另一导电层如第四导电层(未示出)中的字和字线B_WL连接到在半导体衬底中的有源器件(未示出)。通孔134，通孔138，通孔144和通孔148沿着布局的外围设置。位线A_ BLB设置为与通孔138和134，以及用于VSS的电源供应线相邻。用于VDD的电压供应线设置在一对用于VSS的电压供应线之间。位线B_BL设置为与一对用于VSS的电源供应线中的一根相邻并与之平行地延伸，并且位线B_BL通过用于VSS电源供应线和用于VDD的电源供应线与位线A_BLB分开。
图6A和6B不出了包括一对位线的导电层的布局的另一实例。首先参考图6A,导电层包括通孔134和通孔144，被配置成将形成在半导体衬底上的有源器件(未示出)，例如晶体管126和晶体管130的栅极，连接到形成在另一导电层例如第四导电层(未示出) 中的字线A_WL。通孔138和通孔148被配置成将形成在半导体衬底上的有源器件(未示出)，例如晶体管128和晶体管132的栅极，连接到形成在另一导电层如第四导电层(未示出)中的字线^评^
通孔146将设置在图6B中示出的导电层中的位线B_BLB连接到形成在半导体衬底中的晶体管130的漏极(未示出)。通孔146设置在通孔134和通孔138 (沿着位单元布局的外围设置)之间，并且位线A_BLB沿着y方向延伸。通过用于VDD的电源供应线和设置在用于VDD的电源供应线两侧的一对用于VSS的电源供应线将位线A_BLB与位线A_BL 分开。
沿着用于VSS的第一电源供应线设置通孔152和通孔156，所述用于VSS的第一电源供应线设置在位线A_BLB和用于VDD的电源供应线之间，以及，沿着用于VSS的第二电源供应线设置通孔154和通孔158，所述用于VSS的第二电源供应线设置在用于VDD的供应线和位线A_BL之间。通孔152，154，156和158将用于VSS的电源供应线连接到形成在所述半导体衬底中的晶体管118和晶体管124的源极(未示出)，以及，连接到设置在图6B中示出的导电层中的用于VSS的供应线。通孔140设置在位线A_BL与通孔144和148之间，所述通孔144和通孔148沿着位单元的布局的外围设置。通孔140被配置成将形成在半导体衬底中的有源器件(未示出)，例如晶体管128，连接到设置在图6B中示出的导电层中的位线 B_BL。
图6B示出的导电层包括沿着位单元布局的外围设置的通孔134，138，144和148。 通孔134和通孔144与图6A中示出的导电层中的通孔134和通孔144纵向对齐，以使形成在半导体衬底中的器件(未示出)，例如晶体管126和晶体管130，连接到形成在另一导电层 如第四导电层(未示出)中的字线4_11^。类似地，通孔138和通孔148与图6A中示出的导电层中的通孔138和通孔148纵向对齐，并且配置成将形成在半导体衬底中的有源器件(未示出)，例如晶体管128和晶体管132，连接到形成在另一导电层如第四导电层中的字线B_WL(未示出)。
位线B_BLB设置为与通孔134和通孔138相邻，并且与图6A示出的通孔146纵向对齐。用于VSS的电源供应线和用于VDD的电源供应线设置为与位线B_BLB相邻，并且纵向对齐设置在图6A示出的导电层中的用于VSS的电源供应线和用于VDD的电源供应线。例如，图6B中示出的导电层中的用于VSS的第一电源供应线纵向对齐图6A中示出的导电层中的用于VSS的第一电源供应线，以使在不同导电层中的用与VSS的电源供应线通过通孔 152和通孔156连接在一起。类似地，图6B中示出的导电层中的用于VSS的第二电源供应线纵向对齐图6A中示出的导电层中的用于VSS的第二电源供应线，以使在导电层中的用于 VSS的电源供应线通过通孔154和通孔158连接在一起。
位线B_BL设置为与用于VSS的第二电源供应线以及通孔144和通孔148相邻。位布置在位单元的布局上，以使位线B_BL连接到图6A中示出的导电层中的通孔140。用于VSS的电源供应线和用于VDD的电源供应线设置在位线B_BLB和位线B_BL之间以将位线B_BLB和位线B_BL相互屏蔽从而减少串扰。
单个半导体存储器装置可以包括具有不同布局的位单元。例如，一列位单元可以包括两个或者多个不同布局类型以提供增强的布局灵活性同时减少连接电容和增加封装密度。图7示出了设置列106中的一对位单元102-1和102-2。位单元102-1具有可以实施在多个金属层上的第一布局，在第一布局中，位线A_BL和位线B_BLB可以设置为直接相邻，位线A_BLB和位线B_BL也设置为直接相邻。位线A_BL和位线B_BLB通过用于VSS的电源供应线和用于VDD的电源供应线与位线A_BLB和位线B_BL分开。位线A_BL和位线B_ BLB设置在不同的金属层，如位线A_BLB和位线B_BL设置在不同的金属层一样。
位单元102-2具有与位单元102-1不同的布局，位单元102_2包括设置为直接相邻的位线A_BLB和位线B_BLB。位线A_BL和位线B_BL设置为直接相邻，并且通过用于VSS 的电源供应线和用于VDD的电源供应线与位线A_BLB和位线B_BLB分开。位线A_BL和位线B_BL设置在相互不同的金属层上，并且位线A_BLB和位线B_BLB设置在相互不同的金属层上。
在图7示出的实施例中，位线B_BLB和位线B_BL从位单元102-1直线延伸至位单元102-2，位单元102-1中的位线A_BL和位线A_BLB与位单元102_2中的位线A_BL和位线 A_BLB不是直线对齐。在行104-1和行140-2之间实施对绞150使得位单元102_1的位线 A_BL连接到或者布线到位单元102-2的位线A_BL在x方向上的位置。对绞150也布线位单元102-1的 位线A_BLB，以使该位线A_BLB对齐并连接到位单元102-2的位线A_BLB。在一行中的位单元的位线与在另一行中的位单元的位线的对绞帮助减轻制造限制，同时能够节省空间以及提高位单元的性能。
本文所公开的多端口半导体位单元的改进布局有利减小位单元的占位面积或尺寸，从而能够在小面积区域中实施更多的位单元，而不遭受连接噪声引起的速度问题。例如，与常规布局相比，元件结构可以减少20 %。此外，改进的布局由于更少的连接噪声可以提闻50%的运行速度。
在一些实施例中，半导体存储器包括第一导电层和第二导电层，所述第一导电层包括连接到第一位单元的第一对位线，所述第二导电层包括连接到所述第一位单元的第二对位线。第一导电层和第二导电层在纵向彼此分开。
在一些实施例中，半导体存储器包括锁存器；第一晶体管，连接到与所述锁存器和所述第一位线；第二晶体管，连接到所述锁存器和所述第二位线。第三晶体管连接到所述锁存器和第三位线，并且第四晶体管连接到所述锁存器和第四位线。第一字线连接到第一晶体管的栅极和第二晶体管的栅极，并且第二字线连接到第三晶体管的栅极和第四晶体管的栅极相连接。第一位线和第四位线设置在第一导电层中，第二位线和第三位线设置在与第一导电层分开的第二导电层中。
在一些实施例中，半导体存储器包括按多行和多列布置的多个位单元。所述多行中的每一行与相应的一对字线关联，所述多列中的每一列与相应的两对不同的位线关联。 第一位单元设置在第一行和第一列中并且包括形成在半导体衬底中的锁存器。第一晶体管，第二晶体管，第三晶体管，第四晶体管形成在半导体衬底中并且与所述锁存器连接。第一位线设置在第一导电层中并且通过第一通孔连接到第一晶体管。第二位线设置在所述第一导电层中并且通过第二通孔连接到第二晶体管。第三位线设置在第二导电层中并且通过第三通孔连接到第三晶体管，第四位线设置在第二导电层中并且通过第四通孔连接到第四晶体管。
虽然就示例性的实施例而言已描述本发明，但是这并不构成对本发明的限定。相反，所附的权利要求应当被宽泛地解释为包括本领域技术人员在不脱离本发明的等效的范围的情况下可以进行的本发明的其它变化和实施例。·
权利要求
1.一种半导体存储器，包括 第一导电层，包括连接到第一位单元的第一对位线； 第二导电层，包括连接到所述第一位单元的第二对位线； 其中，所述第一导电层和所述第二导电层在纵向彼此分开。
2.根据权利要求1所述的半导体存储器，其中，所述第一对位线和所述第二对位线中的每条位线均连接到所述第一位单元中的相应的晶体管，所述晶体管形成在半导体衬底中，所述第一导电层和所述第二导电层设置在所述半导体衬底上方。
3.根据权利要求2所述的半导体存储器，其中，所述晶体管中的每个晶体管均具有连接到在第三导电层中形成的第一字线和第二字线中之一的栅极。
4.根据权利要求2所述的半导体存储器，其中，一对交叉连接逆变器形成在所述半导体衬底中，并且该对交叉连接逆变器形成与所述晶体管连接的所述第一位单元的锁存器。
5.—种半导体存储器,包括 第一位单元包括 锁存器， 第一晶体管，连接到所述锁存器和第一位线， 第二晶体管，连接到所述锁存器和第二位线， 第三晶体管，连接到所述锁存器和第三位线， 第四晶体管，连接到所述锁存器和第四位线， 第一字线，连接到所述第一晶体管的栅极和所述第二晶体管的栅极，和 第二字线，连接到所述第三晶体管的栅极和所述第四晶体管的栅极， 其中，所述第一位线和第四位线设置在第一导电层中，所述第二位线和第三位线设置在与所述第一导电层分开的第二导电层中。
6.根据权利要求5所述的半导体存储器，其中，所述第一导电层包括 第一电源供应线和第二电源供应线，配置成供应第一电压并且设置在所述第一位线和所述第四位线之间，和 第三电源供应线，配置成供应第二电压并且设置在所述第一电源供应线和第二电源供应线之间。
7.根据权利要求5所述的半导体存储器，其中，所述第二导电层包括 第一电源供应线和第二电源供应线，配置成供应第一电压并且设置在所述第二位线和所述第三位线之间，和 第三电源供应线，配置成供应第二电压并且设置在所述第一电源供应线和第二电源供应线之间。
8.一种半导体存储器，包括 多个位单元，按照多行和多列布置，所述多行中的每一行与相应的一对字线关联，并且所述多列中的每一列与相应的两对不同的位线关联； 其中，设置在第一行和第一列中的第一位单元包括 锁存器，形成在半导体衬底中， 第一晶体管、第二晶体管、第三晶体管和第四晶体管形成在所述半导体衬底中并且连接到所述锁存器，第一位线，设置在第一导电层中并且通过第一通孔连接到所述第一晶体管，第二位线，设置在所述第一导电层中并且通过第二通孔连接到所述第二晶体管，第三位线，设置在第二导电层中并且通过第三通孔连接到所述第三晶体管，和第四位线，设置在所述第二导电层中并且通过第四通孔连接到所述第四晶体管。
9.根据权利要求8所述的半导体存储器，其中，所述第一位单元包括第一字线，设置在第三导电层中并且连接到所述第一晶体管的栅极和所述第二晶体管的栅极，和第二字线，设置在所述第三导电层中并且连接到所述第三晶体管的栅极和所述第四晶体管的栅极。
10.根据权利要求8所述的半导体存储器，进一步包括设置在第一列和第二行中的第二位单元，所述第二位单元包括第二锁存器，形成在所述半导体衬底中，第五晶体管，形成在所述半导体衬底中并且连接到所述第二锁存器和所述第一位线， 第六晶体管，形成在所述半导体衬底中并且连接到所述第二锁存器和所述第二位线， 第七晶体管，形成在所述半导体衬底中并且连接到所述第二锁存器和所述第三位线， 第八晶体管，形成在所述半导体衬底中并且连接到所述第二锁存器和所述第四位线，第三字线，设置在所述第三导电层中并且连接到所述第五晶体管的栅极和所述第六晶体管的栅极，和第四字线，设置在所述第三导电层中并且连接到所述第七晶体管的栅极和所述第八晶体管的栅极。
全文摘要
本发明公开了一种半导体存储器，该半导体存储器包括第一导电层和第二导电层，所述第一导电层包括连接到第一位单元的第一对位线，所述第二导电层包括与连接到述第一位单元的第二对位线。所述第一导电层和所述第二导电层在纵向彼此分开。本发明还公开了用于半导体存储器的布局。
文档编号H01L23/538GK103022008SQ20121002113
公开日2013年4月3日 申请日期2012年1月30日 优先权日2011年9月23日
发明者廖忠志 申请人:台湾积体电路制造股份有限公司