专利名称：半导体器件的应变结构的制作方法
技术领域：
本发明涉及集成电路的制造，尤其是，具有应变结构的半导体器件。
背景技术：
为了追求更高的器件密度、性能和更低的成本，半导体产业已经发展到纳米技术工艺节点，对制造和设计的挑战促使半导体器件的三维设计的发展，例如，鳍片场效应晶体管(FinFET器件)。一般FinFET器件的制造是由从衬底延伸出的薄垂直“鳍片”(或鳍片结构)制造而成，该薄垂直“鳍片”(或鳍片结构)是通过例如蚀刻除去衬底的硅层的一部分而形成。FinFET器件的沟道在该垂直的鳍片中形成。将栅极提供到鳍片的三个侧面(例如，包裹)的上方。在沟道的两侧上都具有栅极使得栅极从两侧控制沟道。FinFET的优势还包括减少短沟道效应和提闻的电流。然而，在进行互补金属氧化物半导体(CMOS)制造中实施此种部件和工艺具有挑战。例如，应变材料的非均匀分布导致施加在半导体器件的沟道区域的应变不均匀，从而增加了器件不稳定和/或器件故障的可能性。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种半导体器件，包括:衬底，所述衬底包括主表面；位于所述衬底的所述主表面上的栅极堆叠件；设置在所述栅极堆叠件一侧的浅沟槽隔离件(STI)，其中所述STI在所述衬底中；以及被应变结构填充的腔，所述腔分布在所述栅极堆叠件和所述STI之间，其中所述腔包括一个由所述STI形成的侧壁，一个由所述衬底形成的侧壁和由所述衬底形成的底面，其中，所述应变结构包括SiGe层和与所述STI的侧壁邻接的第一应变膜。在上述半导体器件中，其中，所述第一应变膜的宽度小于所述SiGe层的宽度。在上述半导体器件中，其中，所述SiGe层的宽度与所述第一应变膜的宽度的比值是5至100。在上述半导体器件中，其中，所述第一应变膜的厚度大于所述SiGe层的宽度。在上述半导体器件中，其中，所述第一应变膜的厚度小于所述SiGe层的宽度。在上述半导体器件中，其中，所述第一应变膜的厚度与所述SiGe层的厚度的比值是 0.8 至 1.2。在上述半导体器件中，其中，所述第一应变膜包括I1-VI半导体材料或II1-V半导体材料。在上述半导体器件中，其中，所述第一应变膜包括I1-VI半导体材料或II1-V半导体材料，其中，所述I1-VI半导体材料包括选自由ZnSe、ZnO、CdTe和ZnS组成的组的材料。在上述半导体器件中，其中，所述第一应变膜包括I1-VI半导体材料或II1-V半导体材料，其中，所述II1-V半导体材料包括选自由GaAs、InAs, InGaAs, AlAs, AlGaAs, InP、AlInP, InGaP, GaN, AlGaN, InN、InGaN, InSb、InGaAsSb, InGaAsN 和 InGaAsP 组成的组的材料。在上述半导体器件中，进一步包括位于所述STI上方的具有侧壁间隔件的伪栅极堆叠件，其中至少一部分所述第一应变膜位于所述侧壁间隔件的下方。在上述半导体器件中，其中，所述应变结构进一步包括位于所述衬底的所述侧壁上的第二应变膜。在上述半导体器件中，其中，所述应变结构进一步包括位于所述衬底的所述侧壁上的第二应变膜，其中，所述第二应变膜的宽度大致等于所述第一应变膜的宽度。在上述半导体器件中，其中，所述应变结构进一步包括位于所述衬底的所述侧壁上的第二应变膜，其中，所述第二应变膜的宽度小于所述第一应变膜的宽度。在上述半导体器件中，其中，所述应变结构进一步包括位于所述衬底的所述侧壁上的第二应变膜，其中，所述第二应变膜包括I1-VI半导体材料或II1-V半导体材料。根据本发明的又一方面，还提供了一种制造半导体器件的方法，包括:提供具有主表面的衬底；在所述衬底中形成浅沟槽隔离件(STI);在所述衬底的所述主表面上形成栅极堆叠件，其中所述STI设置在所述栅极堆叠件的一侧；形成分布在所述栅极堆叠件和所述STI之间的腔，其中所述腔包括一个由所述STI形成的侧壁，一个由所述衬底形成的侧壁和由所述衬底形成的底面；在所述腔中外延地生长(外延生长)应变膜；通过移除所述应变膜的第一部分直至暴露出所述衬底的底面以形成开口，其中所述应变膜的第二部分与STI侧壁邻接；以及在所述开口中外延生长SiGe层。在上述方法中，进一步包括:位于所述STI上方形成具有侧壁间隔件的伪栅极堆叠件；以及在所述侧壁间隔件的下方在所述STI中形成凹槽。在上述方法中，进一步包括:位于所述STI上方形成具有侧壁间隔件的伪栅极堆叠件；以及在所述侧壁间隔件的下方在所述STI中形成凹槽，其中，在所述STI中形成凹槽的步骤通过湿式蚀刻工艺实施。在上述方法中，进一步包括:位于所述STI上方形成具有侧壁间隔件的伪栅极堆叠件；以及在所述侧壁间隔件的下方在所述STI中形成凹槽，其中，在所述STI中形成凹槽的步骤通过湿式蚀刻工艺实施，其中，湿式蚀刻工艺在包含HF的溶液中进行。在上述方法中，其中，形成所述开口的步骤同时移除位于所述衬底的侧壁上的所述应变膜。在上述方法中，其中，形成所述开口的步骤并未将所述衬底的侧壁上的所述应变膜全部移除。
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。图1是根据本发明的各个方面示出制造半导体器件的方法的流程图；图2和图3A至图6A根据本发明的各个方面示出具有应变结构的半导体器件在各个制造阶段的示意性截面图；以及图3B至图6B根据本发明的各个方面示出具有应变结构的半导体器件在各个制造阶段的示意性截面图。
具体实施例方式据了解为了实施本发明的不同部件，以下公开提供了许多不同的实施例或示例。以下描述元件和布置的特定示例以简化本发明。当然这些仅仅是示例并不打算限定。例如，以下描述中第一部件形成在第二部件上方或上可包括其中第一和第二部件以直接接触形成的实施例，并且也可包括其中额外的部件形成插入到第一和第二部件中的实施例，使得第一和第二部件不直接接触。再者，本发明可在各个示例中重复参照数字和/或字母。该重复是为了简明和清楚，而且其本身没有规定所述各种实施例和/或结构之间的关系。另外，空间相对位置的术语，例如“在...下面”、“在...之下”、“下方”、“在...之上”、“上方”等是用于简化本发明中一个元件/部件和其他元件/部件在图中的关系。除了图中所示的方向之外，这些空间相对术语也用于表示应用或操作使用的部件的不同方位。例如，如果图中的器件翻转，被描述为“在另一元件/部件下面”、“在另一元件/部件之下”的元件的位置则变为在另一元件或部件的上方。因此，示例性术语“在...之下”可以表示上方和下方的方向。装置可以被转向其他方向(旋转90度或在其他方向上)，因此应该同样相应地理解本文使用的空间相对描述符。参看图1，图1根据本发明的各个方面示出了制造半导体器件的方法100的流程图。方法100从步骤102开始，其中提供具有主表面的衬底。方法100继续到步骤104，在衬底中形成浅沟槽隔离件(STI)。方法100继续到步骤106，在衬底的主表面上形成栅极堆叠件，其中STI设置在栅极堆叠件的一侧。方法100继续到步骤108，形成在栅极堆叠件和STI之间分布的腔，其中该腔包括一个由STI形成的侧壁、一个由衬底形成的侧壁和一个由衬底形成的底面。方法100继续到步骤110，在腔中外延生长应变膜。方法100继续到步骤112，移除应变膜的第一部分直至暴露出衬底的底面以形成开口，其中应变膜的第二部分与STI侧壁邻接。方法100继续到步骤114，在开口中外延生长SiGe层。以下将讨论可以根据图1的方法100制造的半导体器件的实施例。图2和图3A-6A根据本发明的各个方面示出了具有应变结构的半导体器件200在不同制造阶段的示意性截面图。图3B-6B根据本发明的各个方面示出了具有应变结构的半导体器件300在不同制造阶段的示意性截面图。本发明所使用的术语半导体器件200、300指代鳍片场效应晶体管(FinFET)。FinFET指代任何基于鳍片的、多栅极晶体管。可选的，术语半导体器件200、300指代平面场效应晶体管(FET)。半导体器件200、300可以包括在微处理器、存储器单元和/或其他集成电路(IC)中。值得注意的是，图1所示的方法并不能产生完整的半导体器件200、300。可以采用互补金属氧化物半导体(CMOS)技术加工工艺制造完整的半导体器件200、300。因此，应当理解，可以在图1所示的方法100之前、期间或之后提供其他工艺，此处仅对其他的一些工艺作简要的介绍。此外，为更好地理解本发明的内容，图1至图6B被简化。例如，虽然图中仅示出了半导体器件200、300，应该理解，IC可以包括多个其他器件，包括电阻器、电容器、电感器、熔线等。如图2所示，提供具有主表面20s的衬底20。在一个实施例中，衬底20包括晶体硅衬底(例如，晶圆)。衬底20可以根据设计要求(如P型衬底或η型衬底)包括各种掺杂区域。在一些实施例中，掺杂区域可以被P型或η型掺杂剂掺杂。例如，掺杂区域可以被P型掺杂剂掺杂，例如，硼或BF2 ；n型掺杂剂，例如，磷或砷；和/或其组合。掺杂区域可以被配置用于η型FinFET器件，或者，可选的，被配置用于ρ_型FinFET器件。可选的，衬底20可以由一些其他合适的元素半导体制成，例如，金刚石或锗；合适的化合物半导体，例如，砷化镓、碳化硅、砷化铟或磷化铟；或者合适的合金半导体，例如，碳化硅锗、磷化镓砷或磷化镓铟。此外，衬底20可以包括外延层(印1-layer)，可被应变以增强性能和/或可以包括绝缘体上硅(SOI)结构。在所描述的实施例中，衬底20进一步包括鳍片结构202。鳍片结构202形成在衬底20上并且包括一个或多个鳍片。在本实施例中，为简化起见，鳍片结构202包括单个的鳍片。鳍片包括任何合适的材料，例如，鳍片可以包括硅、锗或化合物半导体。鳍片结构202可以进一步包括设置在鳍片上的保护层，该保护层可以是硅保护层。鳍片结构202可以使用任何合适的工艺形成，包括各种沉积、光刻和/或蚀刻工艺。示例性的光刻工艺可以包括形成覆盖在衬底20(例如，在硅层上)上的光刻胶层(抗蚀剂)，将抗蚀剂曝光成图案，进行曝光后烘烤工艺，以及将抗蚀剂显影以形成包括抗蚀剂的掩模元件。然后通过使用反应离子刻蚀(RIE)工艺和/或其他合适的工艺蚀刻硅层。在一个示例中，可以通过图案化和蚀刻硅衬底20的一部分形成鳍片结构202的硅鳍片。在另一个示例中，可以通过图案化和蚀刻沉积在绝缘层上方的硅层(例如，SOI衬底的硅-绝缘体-硅堆叠件上的硅层)形成鳍片结构202的硅鳍片。在所描述的实施例中，在衬底20中形成隔离区域以界定和电隔离鳍片结构202的各个鳍片。在一个示例中，隔离区域包括浅沟槽隔离件(STI)区域204。隔离区域可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(FSG)、低-K介电材料和/或其组合。隔离区域，以及在本实施例中的STI 204可以通过任何合适的工艺形成。在一个示例中，形成STI 204可以包括使用介电材料填充鳍片之间的沟槽(例如，使用化学汽相沉积工艺)。在一些实施例中，被填充的沟槽可以具有多层结构，例如，被氮化硅或氧化硅填充的热氧化衬垫层。仍参考图2，栅极堆叠件210形成在衬底20的主要表面20s上(即，鳍片结构202的顶面)，其中STI 204设置在栅极堆叠件210的一侧。此外，伪栅极堆叠件220可以选择性地形成在STI 204的上方。在所描述的实施例中，栅极堆叠件210和伪栅极堆叠件220包括栅极介电层212和栅电极层214。栅极堆叠件210和伪栅极堆叠件220可以使用任何合适的工艺形成，包括本文所述的工艺。在一个示例中，栅极介电层212和栅电极层214依次沉积在衬底20上。在一些实施例中，栅极介电层212可以包括氧化硅、氮化硅、氮氧化硅或高-k电介质。高-k电介质包括金属氧化物。用于高_k电介质的金属氧化物的例子包括L1、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu 的氧化物及其混合物。在本实施例中，栅极介电层212是厚度在大约10至30埃范围内的高_k介电层。栅极介电层212可以使用合适的工艺形成，例如，原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、热氧化，紫外臭氧氧化或其组合。栅极介电层212可以进一步包括界面层(未显示)以减少栅极介电层的212和鳍片结构202之间的损伤。界面层可以包括氧化硅。在一些实施例中，栅电极层214可以具有单层或多层结构。在本实施例中，栅电极层214可以包括多晶硅。此外，栅电极层214可以均匀地或者非均匀地掺杂多晶硅。另外，栅电极层 214 可以包括金属，例如，Al、Cu、W、T1、Ta、TiN, TiAUTiAlN, TaN, NiSi, CoSi 或其他具有与衬底材料兼容的功函数的导电材料或其组合。在本实施例中，栅电极层214包括在大约30nm至大约60nm范围内的厚度。栅电极层214可以使用合适的工艺形成,例如ALD、CVD、PVD、电镀或其组合。光刻胶层通过诸如旋涂的合适工艺形成在栅电极层214的上方，并通过适当的光刻图案化方法以形成图案化的光刻胶部件。在一个实施例中，图案化的光刻胶部件的宽度在大约15至45nm的范围内。然后，可以使用干式蚀刻工艺将图案化的光刻胶部件转印到下面的层(即，栅电极层214和栅极介电层212)以形成栅极堆叠件210和伪栅极堆叠件220。随后，可以剥离光刻胶层。在另一个示例中，硬掩模层216形成在栅电极层214的上方；图案化的光刻胶层形成在硬掩模层216上；将光刻胶层的图案转印到硬掩模层216上，然后转移到栅电极层214和栅极介电层212以形成栅极堆叠件210和伪栅极堆叠件220。硬掩模层216包括氧化硅。另外，硬掩模层216可选地包括氮化硅、氮氧化硅和/或其他合适的介电材料，并可以使用其他方法形成，例如，CVD或PVD。硬掩模层216具有大约100至800埃范围内的厚度。仍参考图2，半导体器件200进一步包括在栅极堆叠件210和伪栅极堆叠件220的上方形成的介电层。介电层可以包括氧化娃、氮化娃、氮氧化娃或其他合适的材料。介电层可以具有单层或多层结构。介电层可以通过CVD、PVD、ALD或其他合适的技术形成。介电层具有大约5至15纳米范围内的厚度。然后，在介电层上进行各向异性刻蚀，从而在栅极堆叠件210的两侧上形成一对侧壁间隔件218和在伪栅极堆叠件220的两侧形成一对侧壁间隔件228。参考图3A，部分鳍片结构202 (除在其上形成的栅极堆叠件210和间隔件218)凹进，从而在衬底20的主表面20s以下形成源极和漏极(S/D)腔222。在所描述的实施例中，每个腔222都分布在栅极堆叠件210和STI204之间，其中腔222包括由STI 204形成的一个侧壁222c，由衬底20形成的一个侧壁222a和由衬底20形成的底面222b。在所描述的实施例中，将一对间隔件218作为硬掩模，使用偏置蚀刻工艺使未受保护的或暴露的衬底20的主表面20s凹进以形成S/D腔222。在一个实施例中，蚀刻工艺在大约ImTorr至IOOOmTorr的压力、大约50W至1000W的功率、大约20V至500V的偏置电压、大约40°C至60°C的温度下，采用HBr和/或Cl2作为刻蚀气体进行。此外，在所提供的实施例中，可以调整蚀刻过程中使用的偏置电压，以便更好地控制蚀刻的方向，以实现S/D腔222的预期轮廓。在示例性实施例中，S/D腔222的高度H可以在大约20nm和大约70nm之间，而S/D腔222的宽W可以在大约50nm和大约IOOnm之间。因此，在所描述的实施例中，S/D腔222的纵横比(H/W)在大约0.2到大约1.4之间。本领域的技术人员应该理解，整个说明书中的尺寸和数值仅仅作为示例，可以作改变以适应不同尺寸的1C。流程进行到这一步骤，提供了分布在栅极堆叠件210和STI 204之间的腔222。使用低压化学汽相沉积(LPCVD)工艺，应变材料(例如，硅锗(SiGe)层)选择性地沿衬底20的侧壁222a和衬底20的底面222b，但是不沿STI 204的侧壁222c在腔222中生长。这使得腔222中的应变材料非均匀分布。由于应变材料的晶格常数与衬底20不同，半导体器件的沟道区域受到应力或者压力，从而加强器件的载流子迁移率。然而，腔222中的应变材料的非均匀分布使施加于半导体器件的沟道区域的应力不均匀。因此，如果应变材料的一个侧壁形成在具有非晶态材料(如，氧化硅)的STI上，则应变材料可能不会将一定量的应力传递到半导体器件的沟道区域中，从而导致半导体器件的开启电流(on-current)不足。因此，以下参考图4A-6A和3B-6B讨论的工艺用于形成被包括SiGe层的应变结构填充的腔和在STI的侧壁上的应变膜。应变结构可以减少应变材料(例如，SiGe层)的非均匀分布，从而将一定量的应力传递到半导体器件的沟道区域中。半导体器件的开启电流不足的相关的问题可以避免，从而提高器件的性能。为了制造制造半导体器件200的应变结构230 (如图6A所示)的实施例，通过在分布在栅极堆叠件210和STI 204之间的腔222中外延生长应变膜206产生图4A中的结构。因此，应变膜206与STI 204的侧壁222c，衬底20的侧壁222a和衬底20的底面222b邻接。在本实施例中，应变膜206可以包括I1-VI半导体材料或II1-V半导体材料。在一些实施例中，I1-VI半导体材料包括从由ZnSe、ZnO、CdTeJP ZnS组成的组中选择的材料。在一些实施例中，II1-V半导体材料包括从由GaAs、InAs, InGaAs、AlAs、AlGaAs、InP、AlInP, InGaP, GaN、AlGaN、InN、InGaN, InSb、InGaAsSb, InGaAsN, InGaAsP 组成的组中选择的材料。在所描述的实施例中，应变膜206，例如，砷化镓(GaAs)，通过金属有机化学汽相沉积(MOCVD)工艺外延生长。MOCVD工艺是在温度大约为400°C至500°C下，采用三甲基镓(TMGa)和甲锗烷(GeH4)为反应气体进行的。参考图5A，应变膜206在腔222中形成之后，通过移除应变膜206 —部分直到暴露出衬底20的底面222b形成开口 224，其中应变膜206的第二部分206a与STI 204的侧壁222c邻接，以及应变膜206的第三部分206b与衬底20的侧壁222a邻接(即没有完全移除衬底20的侧壁222a上的应变膜206)。应变膜206的剩余第二部分206a可以用作应力保持(strain-keeping)层以帮助SiGe层对半导体器件200的沟道区域施加应力或压力。在所描述的实施例中，开口 224可以通过使用反应离子蚀刻(RIE)和/或其他合适的工艺的蚀刻工艺形成。在一个示例中，氢氟酸(HF)或缓冲HF可用于蚀刻应变膜206以暴露衬底20的底面222b。在一个示例中，用于蚀刻应变膜206的干式蚀刻工艺包括具有含氟气体的化学物质。更进一步地，在本实施例中，干式蚀刻包括CF4、SF6或NF3。参考图6A，在移除应变膜206的第一部分直到暴露出衬底20的底面222b形成开口 224之后，SiGe层208在开口 224中外延生长。因此，SiGe层208与衬底20的底面222b邻接，应变膜206的第二部分206a与STI 204的侧壁222c邻接，以及应变膜206的第三部分206b与衬底20的侧壁222b邻接。SiGe层208可以作为应变层以对半导体器件200的沟道区域施加应力或压力。在一些实施例中，应变膜206的第二部分206a的宽度W1小于SiGe层208的宽度W2。SiGe层208的宽度W2与应变膜206的第二部分206a的宽度W1的比是5至100。在一个实施例中，应变膜206的第二部分206a的厚度&大于SiGe层208 (未显示)的厚度t2。在另一个实施例中，应变膜206的第二部分206a的厚度&小于SiGe层208的厚度t2。应变膜206的第二部分206a的厚度&与SiGe层208的厚度t2的比是0.8至1.2。在本实施例中，SiGe层208与应变膜206第二部分206a相结合，被称作应变结构230。应变结构230进一步包括与衬底20的侧壁222a邻接的应变膜206的第三部分206b。在一些实施中，应变膜206的第三部分206b的宽度W3与应变膜206的第二部分206a的宽度W1大致相等。应变结构230可以减少SiGe层208的非均匀分布，从而将一定量的应变传递到半导体器件200的沟道区域，从而提高器件的性能。可选的，对于另一个制造半导体器件300的应变结构330 (如图6B所示)的实施例，图3B中的结构示出了在STI 204中形成位于栅极堆叠件220的侧壁间隔件228下方的凹槽322之后的图3A的衬底20。因此，STI 204的侧壁222c被STI 204的侧壁322c取代。在所描述的实施例中，与伪栅极堆叠件220的侧壁间隔件228邻接的STI 204的顶部可以使用湿式蚀刻工艺移除，例如，将衬底20在含有HF的溶液中浸泡。由于湿式刻蚀工艺对氧化物的蚀刻选择性高于对硅和氮化硅的蚀刻选择性，该蚀刻工艺移除STI氧化物的速度比移除硅衬底20和氮化硅侧壁间隔件228的速度更快。然后，应变膜306(如图4b所示)在凹槽322和腔222中外延生长。因此，应变膜306与STI 204的侧壁322c、衬底20的侧壁222a和衬底20的底面222b邻接。在本实施例中，应变膜306可以包括I1-VI半导体材料或II1-V半导体材料。在一些实施例，I1-VI半导体材料包括从由ZnSe、ZnO、CdTe和ZnS组成的组中选择的材料。在一些实施例，II1-V 半导体材料包括从由 GaAs、InAs> InGaAs、AlAs、AlGaAs、ΙηΡ、Α1ΙηΡ、InGaP, GaN、AlGaN、InN、InGaN, InSb、InGaAsSb, InGaAsN 和 InGaAsP 组成的组中选择的材料。在所描述的实施例中，应变膜306(例如，砷化镓(GaAs))通过金属有机化学汽相沉积(MOCVD)工艺外延生长。MOCVD工艺在温度约400°C至500°C下，采用三甲基镓(TMGa)和甲锗烷(GeH4)为反应气体进行。参考图5B，在凹槽322和腔222中形成应变膜306后，移除应变膜306的第一部分直到暴露出衬底20的底面222b和衬底20的侧壁222a(即，同时去除衬底20的侧壁222a上的应变膜306)形成开口 324，其中应变膜306的第二部分306a与STI 204的侧壁322c邻接。换句话说，应变膜306的至少一部分第二部分306a在位于STI 204上方的伪栅极堆叠件220的侧壁间隔件228的下面。应变膜306的剩余第二部分306a可以作为应力保持层以帮助SiGe层对半导体器件300的沟道区域施加应力或压力。在所描述的实施例中，开口 324可以通过采用反应离子蚀刻(RIE)和/或其他合适的工艺的蚀刻工艺形成。在一个示例中，氢氟酸(HF)或缓冲HF可以用于蚀刻应变膜306以暴露衬底20的底面222b和衬底20的侧壁222a。在一个示例中，用于蚀刻应变膜306的干式刻蚀工艺包括具有含氟气体的化学物质。更进一步的，本实施例中，干式蚀刻的化学物质包括CF4、SF6或NF3。参考图6B，通过移除应变膜306的第一部分直到暴露出衬底20的底面222b和衬底20的侧壁222a形成开口 324之后，SiGe层308外延生长在开口 324中。因此，SiGe层308与衬底20的底面222b、衬底20的侧壁222a邻接，以及应变膜306的第二部分306a与STI 204的侧壁322c邻接。SiGe层308可以作为应变层对半导体器件300的沟道区域施加应力或压力。在本实施例中，SiGe层308与应变膜306的第二部分306a相结合，并被称为应变结构330。应变结构330可以进一步包括与衬底20的侧壁222a邻接的应变膜306的第三部分(未显示)。在一些实施例中，应变膜306的第三部分的宽度小于应变膜306的第二部分306a的宽度。应变结构330可以减少SiGe层308的非均匀分布，从而将一定量的应力传递到半导体器件300的沟道区域，从而提高器件的性能。在图1-6B所示的步骤完成之后，随后的工艺包括硅化和互连处理，通常用于完成半导体器件200、300的制造。根据实施例，半导体器件包括具有主表面的衬底；衬底的主表面上的栅极堆叠件；在栅极堆叠件的一侧设置的浅沟槽隔离件(STI)，其中STI在衬底中；以及被应变结构填充的腔分布在栅极堆叠件和STI之间，其中腔包括一个由STI形成的侧壁，一个由衬底形成的侧壁和由衬底形成的底面，其中应变结构包括SiGe层和与STI的侧壁邻接的第一应变膜。根据其他实施例，一种制造半导体器件的方法包括提供具有主表面的衬底；在衬底中形成浅沟槽隔离件(STI);在衬底的主表面上形成栅极堆叠件，其中STI设置在栅极堆叠件的一侧；形成分布在栅极堆叠件和STI之间的腔，其中腔包括一个由STI形成的侧壁，一个由衬底形成的侧壁和由衬底形成的底面；在腔中外延生长应变膜；通过移除应变膜的第一部分直至暴露出衬底的底面以形成开口，其中，应变膜的第二部分与STI的侧壁邻接；以及在开口中外延生长SiGe层。虽然通过示例和根据优选的实施例描述了本发明，但是应理解本发明不限于公开的实施例。相反地，本发明意图涵盖各种改进和相似的布置(对本领域的技术人员来说显而易见的)。因此，所附权利要求的范围应与最广泛的解释一致以涵盖所有这些改进和相似的布置。
权利要求
1.一种半导体器件，包括: 衬底，所述衬底包括主表面； 位于所述衬底的所述主表面上的栅极堆叠件； 设置在所述栅极堆叠件一侧的浅沟槽隔离件(STI)，其中所述STI在所述衬底中；以及 被应变结构填充的腔，所述腔分布在所述栅极堆叠件和所述STI之间，其中所述腔包括一个由所述STI形成的侧壁，一个由所述衬底形成的侧壁和由所述衬底形成的底面，其中，所述应变结构包括SiGe层和与所述STI的侧壁邻接的第一应变膜。
2.根据权利要求1所述的半导体器件，其中，所述第一应变膜的宽度小于所述SiGe层的宽度。
3.根据权利要求1所述的半导体器件，其中，所述SiGe层的宽度与所述第一应变膜的宽度的比值是5至100。
4.根据权利要求1所述的半导体器件，其中，所述第一应变膜的厚度大于所述SiGe层的宽度。
5.根据权利要求1所述的半导体器件，其中，所述第一应变膜的厚度小于所述SiGe层的宽度。
6.一种制造半导体器件的方法，包括: 提供具有主表面的衬底； 在所述衬底中形成浅沟槽隔离件(STI)； 在所述衬底的所述主表面上形成栅极堆叠件，其中所述STI设置在所述栅极堆叠件的一侧； 形成分布在所述栅极堆叠件和所述STI之间的腔，其中所述腔包括一个由所述STI形成的侧壁，一个由所述衬底形成的侧壁和由所述衬底形成的底面； 在所述腔中外延地生长(外延生长)应变膜； 通过移除所述应变膜的第一部分直至暴露出所述衬底的底面以形成开口，其中所述应变膜的第二部分与STI侧壁邻接；以及 在所述开口中外延生长SiGe层。
7.根据权利要求6所述的方法，进一步包括: 位于所述STI上方形成具有侧壁间隔件的伪栅极堆叠件；以及 在所述侧壁间隔件的下方在所述STI中形成凹槽。
8.根据权利要求7所述的方法，其中，在所述STI中形成凹槽的步骤通过湿式蚀刻工艺实施。
9.根据权利要求8所述的方法，其中，湿式蚀刻工艺在包含HF的溶液中进行。
10.根据权利要求6所述的方法，其中，形成所述开口的步骤同时移除位于所述衬底的侧壁上的所述应变膜。
全文摘要
本发明公开了一种半导体器件的应变结构。半导体器件的示例性结构包括具有主表面的衬底；在衬底的主表面上的栅极堆叠件；设置在栅极堆叠件一侧的浅沟槽隔离件(STI)；以及被应变结构填充的腔，该腔分布在栅极堆叠件和STI之间，其中腔包括一个由STI形成的侧壁，一个由衬底形成的侧壁和由衬底形成的底面，其中应变结构包括SiGe层和与STI的侧壁邻接的第一应变膜。
文档编号H01L29/06GK103107195SQ20121002683
公开日2013年5月15日 申请日期2012年2月7日 优先权日2011年11月15日
发明者吴政宪, 柯志欣, 万幸仁 申请人:台湾积体电路制造股份有限公司