专利名称：用于微电子和微系统的结构的制造方法
技术领域：
本发明涉及用于半导体器件或MEMS类型装置，具体为SOI装置或SOI类型装置的新结构的制造。
背景技术：
许多MEMS(微机电系统)微系统是使用SOI (绝缘层上覆硅)材料制成的，其中SOI材料具体可用于获得悬浮在空腔上方的单晶硅膜。SOI类型材料是包括表面层2的结构，该表面层由位于绝缘层4 (通常为二氧化硅)上的单晶硅制成(图I)。例如，通过将表面被氧化的硅晶片6通过分子键合方式与另一个硅晶片组合在一起，来获得这些结构。这种组合过程包括对两个晶片进行表面处理的步骤；使晶片接触的步骤；以及热处理步骤。传统上，该热处理在通常为900°C至1250°C之间的温度下进行，持续2小时。之后，对这两个晶片中的至少一个进行打薄(thin)，在绝缘层4上留下较薄的半导体层2。有时需要例如由单晶硅制成的薄悬浮膜，来制造一些微系统。器件制造商经常使用SOI材料的晶片来获得这种膜。他们使用表面层作为有源层(活性层)来制造装置，且使用隐埋氧化物(buried oxide)层作为牺牲层。例如，在表面硅2中形成开口 12，使得可以对隐埋氧化物层4进行蚀刻(图2A)。该隐埋氧化物通常被化学蚀刻(例如用HF)，这导致在层4中形成空腔14 (图2B)。之后，孔12可保持打开或例如通过材料(例如，硅)的沉积可被再次封闭(图2C)。因而，结果是在层2中形成悬浮膜16，并且在该悬浮膜上或悬浮膜中可形成微系统18 (图2D)。控制掩埋层的蚀刻通常是困难的。具体地，在化学蚀刻过程中可能出现问题，蚀刻液可能作为温度或PH值的函数而改变，这导致难以控制蚀刻孔及其尺寸。伴随该技术出现的另一个问题是，不可能在层2的平面中从开口 12形成的圆形孔开始制作任意形状的空腔，例如正方形、矩形或多边形的空腔。化学蚀刻基本上是各向同性的，并且围绕由开口 12限定的中心孔同心地进行。为了获得类似于矩形的不定形状，可尝试使用多个孔12，但是进而极难获得直角。 因此，出现的问题是，需要发现一种用于制造悬浮膜以及空腔(尤其是通过使用SOI晶片的技术)的新工艺。还出现的相同问题是，需要在空腔上方制造由压电材料、热电材料、或磁性材料制成的膜。
出现的另一个问题是，需要能够在一种结构中制成悬浮空腔或膜，所述结构包括可能为半导体的表面层(但是所述表面层也可为压电类型、热电类型或磁性类型的)、掩埋层、以及支架或用作支架的底层。出现的另一个问题是，产生空腔之后所形成的组件需要机械稳定性。因此，出现的问题是，需要发现以下类型的新结构以及机械加固所述结构的方法(means)，所述新结构包括表面层(其可能为半导体层 ，但是也可为压电类型、热电类型或磁性类型的)、掩埋层以及支架或用作支架的底层。
发明内容
本发明可用于制造一种结构，该结构包括表面层(其具体可为半导体的、或压电类型、热电类型或磁性类型的)、包含至少一个任意形状空腔的掩埋层、以及支架或用作支架的底层。本发明涉及用于制造包括表面层、至少一个掩埋层、以及支架的结构的方法，该方法包括-在第一支架上制造第一结构的第一步骤，所述第一结构包括具有由第一材料制成的第一区域以及包括空腔的至少一个第二区域的第一层，所述空腔填充有第二材料，所述第二材料的蚀刻速率高于或低于所述第一材料的蚀刻速率；-之后形成所述掩埋层以及形成所述表面层的第二步骤，所述掩埋层由所述第一层形成，所述表面层通过所述第一结构与第二支架的组合而形成。因此，在表面层形成之前，具有较高蚀刻速率的材料所构成的区域的形状被限定为，使得该形状可随意选择，因而，掩埋层中空腔在该材料(其具有较高蚀刻速率)的随后蚀刻过程中所具有的形状可被预先确定。这在形状的选择上提供了良好的灵活性，并且放宽了待蚀刻的层或区域的蚀刻条件，或减少了对这些条件的依赖性。由第一材料制成的掩埋层包括由至少一种第二材料构成的至少一个区域，该第二材料被优选地选择为，该材料与第一材料在随后蚀刻过程中的特性是不同的；且其蚀刻速率不同于第一材料的蚀刻速率。对于具有不同蚀刻速率的第一和第二材料的蚀刻可利用试剂(reagent)来进行。可使用干法蚀刻或湿法蚀刻。化学蚀刻也是可行的，如果要蚀刻诸如SiO2的氧化物，则例如使用HF，或者使用RIE (反应性离子蚀刻)类型的蚀刻。第一步骤可包括第一层的蚀刻，以形成至少一个空腔，之后是在如此形成的空腔中沉积第二材料。例如，可通过分子键合或通过胶粘制成所述组件。如果组件通过分子键合制成，则可在它们开始接触之前进行表面处理，使得其表面特性适合于该分子键合。例如，可应用调平处理来获得良好的表面特性(粗糙度、平面度、以及几乎没有颗粒等)。因此，在蚀刻具有较高速率的区域之前，使用根据本发明的工艺获得一中间结构，在待组合的两个元件开始接触或组装之前，制造由第二材料制成的区域。根据本发明的方法还可包括在表面层中制造至少一个开口的步骤，在由具有较高蚀刻速率的材料制成的区域中开口，之后蚀刻该材料，以在掩埋层中形成至少一个空腔，该空腔具有如上所述的预定形状。因此，空腔可具有由第二材料制成的区域的形状限定的任何形状，例如圆形、正方形、矩形、多边形、或椭圆形形状，或者在与底层和表面层的平面平行的平面中具有至少一个直角。
因此，根据本发明的方法尤其适合于获得悬浮在隐埋区域或空腔处或上方的膜，所述隐埋区域或空腔在蚀刻之前由具有较高蚀刻速率的材料占据。根据本发明的方法还可包括在表面层中形成所有或部分电子、微电子、机电或MEMS器件的步骤。根据一个实施例，第二材料具有比第一材料更高的蚀刻速率。表面层可通过第一层与第二支架的组合而制成。根据另一个实施例，第二材料具有比第一材料更低的蚀刻速率。之后可包括在包含第一和第二材料的第一层上形成第二均匀层的步骤，该第二均匀层由具有比第一材料更低蚀刻速率的第三材料制成。该第二层以及在第一材料被蚀刻之后剩余的第二材料构成的岛状物将形成用于表面层的机械阻力和锚固装置。此外，与在第一材料的区域和第二材料的区域被露出的非均匀表面上执行调平步骤的先前实施例中相比，第二层可更容易地被均匀地调平。根据该第二实施例，第二材料和第三材料可为相同的。之后，具有支架、包括具有不同蚀刻速率材料的区域的第一层、以及第二层的第一结构与第二支架组合，第二层也成为掩埋层。接着，在形成表面层之前可进行抛光步骤，但是当在第一掩埋层上形成由蚀刻速率低于第一材料蚀刻速率的材料制成的第二层时，该步骤会产生特别好的效果，这是因为调平是在均匀的该第二掩埋层上进行的。本发明还涉及包括表面层、由第一材料制成的掩埋层、以及支架的器件，所述掩埋层包括由蚀刻速率不同于第一材料蚀刻速率的第二材料制成的至少一个区域。由第二材料制成的至少一个区域可具有圆形、正方形、矩形、多边形、或椭圆形形状，或者可在与掩埋层和表面层的平面平行的平面中具有至少一个直角。根据一个实施例，第二材料具有大于第一材料蚀刻速率的蚀刻速率。根据另一个实施例,第二材料具有低于第一材料蚀刻速率的蚀刻速率。之后可提供由第三材料制成的第二掩埋层，第三材料也具有低于第一材料蚀刻速率的蚀刻速率，第二材料和第三材料可为相同的。本发明还涉及具有表面层、由第一材料制成的掩埋层、以及用作支架的底层的半导体器件，所述掩埋层包括至少一个空腔，所述空腔具有正方形、矩形、多边形、或椭圆形形状，或者在与掩埋层和表面层的平面平行的平面中具有至少一个直角。本发明还涉及具有表面层、包括由第一材料制成的区域和至少一个空腔的第一掩埋层、由第二材料制成的第二掩埋层、以及支架的半导体器件。在根据本发明的方法或器件中，第一材料例如可由二氧化硅、热硅石(thermalsilica)、多晶硅、非晶硅、或氮化硅制成。
例如，其它材 料可由Si3N4、BPSG型或PSG型掺杂的氧化硅、或SiO2制成。该第二材料被选择为使得在蚀刻时其特性不同于第一材料。因此，可选择SiO2作为对于一种类型的蚀刻具有较低蚀刻速率而对于另一种类型的蚀刻具有较高蚀刻速率的材料。掩埋层可包括具有Si3N4区域的硅石(silica)区域，或具有BPSG型或PSG型掺杂的氧化硅区域的热硅石区域。根据一个实例，掩埋层由待蚀刻的二氧化硅和由多晶硅(其蚀刻速率低于二氧化硅的蚀刻速率，尤其适用于使用HF的化学蚀刻)制成的区域构成，并且第二掩埋层也是由多晶硅制成的。表面层可由半导体(例如硅或锗)、或III-V族、II-VI族半导体、或半导体化合物(例如SiGe)、或压电材料、热电材料、或磁性材料制成。所获得的结构可为SOI型结构，换句话说所述结构包括具有不同特性(例如电特性、物理特性或化学特性)的半导体材料和掩埋层。所述基板也可为半导体的。
图I示出了 SOI结构；图2A-2D示出了根据现有技术的方法中的步骤；图3A和3B示出了根据本发明的元件，分别示出了侧视图和俯视图；图4A-4G示出了根据本发明的方法中的步骤；图5A-5G示出了根据本发明的另一个方法中的步骤。
具体实施例方式图3A示出了根据本发明的元件，该元件包括位于基板6上的最初由第一材料制成的掩埋层4，以及例如由硅或锗、或III-IV族半导体、或II-VI族半导体、或例如SiGe的半导体化合物制成的表面层2。该表面层2也可由压电材料、热电材料、或磁性材料制成。例如,层4的厚度在50nm至数μ m(例如10 μ m)之间，并且层2的厚度在IOnm至数十μπι(例如ΙΟΟμπι)之间。这些厚度可以变化超出所示范围。掩埋层4将包括由不同于层4中的第一材料的第二材料制成的一个或多个隐埋区域20，该隐埋区域与层4的关键差异在于其在随后的蚀刻(诸如干法蚀刻或湿法蚀刻)过程中的特性；对于给定的蚀刻类型，区域20中的材料(第二材料)的蚀刻速率高于第一材料以及表面层中材料的蚀刻速率。换句话说，如上面参照图2Α所述的，形成开口 12将使得以大于层4中材料蚀刻速率的蚀刻速率优先蚀刻该区域20成为可能。例如，第二材料与第一材料蚀刻速率的比率大于I或2，或者在2与10之间或者在10与1000之间，并且甚至可能大于1000。下面的表I给出了对于某些材料和某些化学蚀刻液的典型实例蚀刻速率。
权利要求
1.一种用于制造如下结构的方法，所述结构包括表面层(2、61)、至少一个掩埋层(4、34)、以及支架(6、72)，所述方法包括 -在第一支架(6)上制造第一结构的第一步骤，所述第一结构包括第一层(4、34)，所述第一层具有由第一材料制成的第一区域以及包括空腔的至少一个第二区域，所述空腔中填充有第二材料，所述第二材料的蚀刻速率高于或低于所述第一材料的蚀刻速率； -之后形成所述掩埋层以及形成所述表面层(2、61)的第二步骤，所述掩埋层由所述第一层形成，所述表面层(2、61)通过所述第一结构与第二支架(32、72)的组合而形成。
2.根据权利要求I所述的方法，还包括打薄所述两个支架中的至少一个。
3.根据权利要求I或2所述的方法，包括蚀刻所述第一层(4、34)，以形成至少一个空腔(22、24、52、54);之后，在所述空腔中沉积所述第二材料。
4.根据权利要求I所述的方法，其中，所述组合通过分子键合或通过胶粘而进行。
5.根据权利要求I所述的方法，还包括在所述表面层(2、61)中制造至少一个开口(12)的步骤，以开口至所述掩埋层(4、34)的第一材料和第二材料中的具有较高蚀刻速率的材料。
6.根据权利要求5所述的方法，还包括蚀刻所述第一材料和第二材料中的具有较高蚀刻速率的材料，以在所述掩埋层(4、34)中形成至少一个空腔(22、24、52、54)。
7.根据权利要求6所述的方法，其中，所述空腔具有圆形、多边形、或椭圆形形状，或者在与所述底层(4、34)和表面层(2、61)的平面平行的平面中具有至少一个直角。
8.根据权利要求7所述的方法，其中，所述空腔具有正方形或矩形形状。
9.根据权利要求I所述的方法，其中，所述第一材料和所述第二材料中的具有较高蚀刻速率的材料由二氧化硅、热硅石、多晶硅、非晶硅或氮化硅制成。
10.根据权利要求I所述的方法，其中，所述第一材料和所述第二材料中的具有较低蚀刻速率的材料由PSG型掺杂的氧化硅制成。
11.根据权利要求10所述的方法，其中，所述第一材料和第二材料中的具有较低蚀刻速率的材料由BPSG型掺杂的氧化硅制成。
12.根据权利要求I所述的方法，其中，所述第一材料和第二材料中的具有较低蚀刻速率的材料由Si3N4或SiO2制成。
13.根据权利要求I所述的方法，其中，所述表面层(2、61)由半导体制成。
14.根据权利要求13所述的方法，其中，所述表面层(2、61)由硅、锗或SiGe制成。
15.根据权利要求I所述的方法，其中，所述表面层(2、61)由压电材料、热电材料、或磁性材料制成。
16.根据权利要求I所述的方法，还包括在所述表面层(2、61)中形成电子元件、或机电元件(18)中的至少一部分的步骤。
17.根据权利要求16所述的方法，包括在所述表面层(2、61)中形成微电子元件的至少一部分的步骤。
18.根据权利要求16所述的方法，包括在所述表面层(2、61)中形成MEMS元件的至少一部分的步骤。
19.根据权利要求I所述的方法，其中，所述第二材料的蚀刻速率高于所述第一材料的蚀刻速率。
20.根据权利要求I所述的方法，其中，所述第二材料的蚀刻速率低于所述第一材料的蚀刻速率。
21.根据权利要求20所述的方法，还包括在包含所述第一和第二材料的所述第一层上形成第二层￠0)的步骤，所述第二层由第三材料制成，所述第三材料的蚀刻速率低于所述第一材料的蚀刻速率。
22.根据权利要求21所述的方法，所述第二材料和所述第三材料是相同的。
23.根据权利要求20至22中任一项所述的方法，其中，所述表面层通过所述第二层与所述第二支架(72)的组合而制成。
24.根据权利要求I所述的方法，还包括在形成所述表面层(2、61)之前对所述第一步骤中形成的所述第一层进行的抛光步骤。
25.根据权利要求21或22所述的方法，还包括对由所述第三材料制成的所述第二层进行的抛光步骤。
26.根据权利要求I所述的方法，其中，所述第二支架的待与所述第一层组合的表面的一侧包括即将与所述第一层中的所述至少一个区域相接触的元件，当将所述第一结构与所述第二支架组合时两个晶片彼此对齐。
全文摘要
本发明涉及一种用于微电子和微系统的结构的制造方法。具体地，涉及一种用于制造如下结构的方法，所述结构包括表面层(2、61)、至少一个掩埋层(4、34)、以及支架(6、72)，所述方法包括在第一支架(6)上制造第一结构的第一步骤，所述第一结构包括第一层(4、34)，所述第一层具有由第一材料制成的第一区域以及包括空腔的至少一个第二区域，所述空腔中填充有第二材料，所述第二材料的蚀刻速率高于或低于所述第一材料的蚀刻速率；之后形成所述掩埋层以及形成所述表面层(2、61)的第二步骤，所述掩埋层由所述第一层形成，所述表面层(2、61)通过所述第一结构与第二支架(32、72)的组合而形成。
文档编号H01L21/762GK102637626SQ20121005869
公开日2012年8月15日 申请日期2005年9月27日 优先权日2004年9月30日
发明者贝尔纳·阿斯帕尔 申请人:S.O.I.泰克绝缘体硅技术公司