半导体元件的制作方法

专利名称：半导体元件的制作方法
技术领域：
本发明涉及半导体元件。
背景技术：
作为上下电极构造的半导体元件的例子，有上下电极构造的功率MOSFET (MetalOxide Semiconductor Field Effect Transistor)。该种功率 MOSFET 的导通电阻较大地依存于作为传导层的漂移层的电阻。决定漂移层电阻的杂质的掺杂浓度，对应于基区和漂 移层所形成的Pn结的耐压而不能増加到界限以上。因此，元件耐压和导通电阻存在权衡(trade-off)的关系。改善该权衡对于低消耗电カ元件变得重要。该权衡存在由元件材料所決定的界限，超越该界限是通向实现超越已有功率MOSFET的低导通电阻元件的道路。作为解决该问题的MOSFET的ー个例子，在漂移层埋入被称作超级结构造(以下记作SJ构造)的P型柱体层和η型柱体层的构造，近年备受瞩目。SJ构造通过使包含在P型柱体层和η型柱体层中的充入量(杂质量)大致相同，而虚拟地做成未掺杂层，維持高耐压，通过高掺杂的η型柱体层而使电流流过，从而实现超越了材料界限的低导通电阻。但是，在上下电极构造的功率MOSFET中，即使对于设置在元件区域外周的终端区域，也需要保持高耐压。为了保持高耐压，而存在如此结构通过在终端区域不形成SJ构造，来抑制因杂质量的偏差而引起的耐压低下。在该构造中，使SJ构造的最外周的柱体层的杂质浓度，为最外周以外的SJ构造的柱体层的杂质浓度的大概一半。再者，在SJ构造外的終端区域，不形成SJ构造，设置低浓度的漂移层。然后，在此种元件中，由于是功率M0SFET，所以期待耐压变得更高。

发明内容
本发明的实施方式提供高耐压的半导体元件。本发明的实施方式的半导体元件，具备第I导电型的第I半导体层，周期的排列构造，在上述第I半导体层之上，沿着与上述第I半导体层的主面平行的方向，分别周期性地排列了第I导电型的第2半导体层和第2导电型的第3半导体层，第2导电型的第4半导体层，设置在上述第3半导体层之上，第I导电型的第5半导体层，选择性地设置在上述第4半导体层的表面，控制电扱，隔着绝缘膜与上述第2半导体层的一部分、上述第4半导体层、及上述第5半导体层的一部分连接，第I导电型的第6半导体层，设置在上述周期的排列构造的外侧的上述第I半导体层之上、且杂质浓度低于上述周期的排列构造中所含的杂质浓度，第I主电极，与上述第I半导体层电连接，及第2主电极，与上述第4半导体层和上述第5半导体层连接，从与上述第I半导体层的主面垂直的方向看，上述第2半导体层和上述第3半导体层分别呈点状地配置，上述周期的排列构造的最外周的周期构造不同于上述最外周以外的上述周期的排列构造的周期构造。根据本发明的实施方式，可以提供高耐压的半导体元件。


图I是第I实施方式涉及的半导体元件的示意图，(a)是示出半导体元件的全体 的概要的平面示意图，(b)是沿着(a)的线的位置的剖面示意图。图2是參考例涉及的用于形成超级结构造的掩模图形的平面示意图。图3是參考例涉及的超级结构造的平面示意图。图4是第I实施方式涉及的用于形成超级结构造的掩模图形的平面示意图。图5是第I实施方式涉及的超级结构造的平面示意图。图6是第2实施方式涉及的用于形成超级结构造的掩模图形的平面示意图。图7是第2实施方式涉及的超级结构造的平面示意图。图8是第3实施方式涉及的用于形成超级结构造的掩模图形的平面示意图。图9是第3实施方式涉及的超级结构造的平面示意图。
具体实施例方式以下，參照附图来说明实施方式。(第I实施方式)图I是第I实施方式涉及的半导体元件的示意图，(a)是示出半导体元件的全体的概要的平面示意图，(b)是沿着(a)的线的位置的剖面示意图。如图I (a)所示，半导体元件I具有元件区域(単元区域)Ia和设置在元件区域Ia周围的终端区域lb。在元件区域Ia设有栅极布线lg。如图1(b)所示，在半导体元件I中，具有超级结构造(周期的排列构造)80A，该超级结构造80A是在n+型的漏层(第I半导体层)10之上，沿与漏层10的主面平行的方向，η型柱体层(第2半导体层)11和P型柱体层(第3半导体层)12分别周期性地排列而形成的。在半导体元件I中，在P型柱体层12之上，设有P型的基层(第4半导体层)13。在基层13的表面，选择性地设有η+型的源层(第5半导体层)14。栅电极(控制电极)21隔着栅极绝缘膜20而与η型柱体层11的一部分、基层(第4半导体层)13和源层14的一部分相接。栅电极21与上述栅极布线Ig电连接。在半导体元件I中，在终端区域Ib没有SJ构造80Α。η型或者ρ型的高电阻层(第6半导体层)15与SJ构造80Α的最外周的ρ型柱体层12a相接。S卩，在SJ构造80A的外侧的漏层10之上，设有高电阻层15。高电阻层15所含的杂质浓度低于SJ构造80A所含的杂质浓度。例如，为了半导体元件I得到高耐压，而优选高电阻层15的杂质浓度在η型柱体层11或者P型柱体层12的杂质浓度的1/10以下。在设置在SJ构造80Α的最外周的ρ型柱体层12a之上的ρ型基层13中，不设n+型的源层14。在高电阻层15的表面，选择性设有保护环层25。通过在高电阻层15的表面设有保护环层25，来抑制基层13的端部处的电场集中。由此，半导体元件I保持高的終端耐压。在高电阻层15和保护环层25之上，设有场绝缘层22。电场终止(Field stop)层23和与SJ构造80A相反侧的高电阻层15的侧面相接。在电场终止层23和场绝缘层22的一部分之上，设有电场终止电极24。漏电极(第I主电极)30与漏层10电连接。源电极(第2主电极)31与基层13和源层14连接。漏层10、η型柱体层11、P型柱体层12、12a、基层13、源层14、高电阻层15、电场 终止层23及保护环层25的主成分，例如为硅(Si)。栅电极21、栅极布线Ig的主成分，例如为多晶硅。栅极绝缘膜20、场绝缘层22的材质，例如为氧化硅(SiO2)。漏电极30、源电极31及电场终止电极24的材质是金属。在实施方式中，也可以设定n+型、η型为第I导电型，设定P型为第2导电型。而且，如图中所示的Z轴方向(第I方向)，是从漏层10朝向基层13的方向，X轴方向(第2方向)是与Z轴方向垂直的方向，Y轴方向(第3方向)是与X轴方向及Z轴方向垂直的方向。半导体元件I的平面形状是矩形状的情况下，X轴方向是矩形的一条边的方向(图中的矩形的纵向的边)，Υ轴方向是与X轴方向及Z轴方向垂直的方向。在漏层10的平面形状是矩形状的情况下，与该矩形的相互对置的边平行的方向(X轴方向)上的SJ构造80Α的最外周的上述周期构造，不同干与平行于该边的方向正交的方向(Y轴方向)上的SJ构造80Α的最外周的上述周期构造。接着，对形成半导体元件I的SJ构造80Α的方法进行说明。SJ构造80Α通过例如反复进行离子注入和结晶生长的エ序来形成。这种情況，η 型柱体层11的各自的杂质浓度，或者，P型柱体层12各自的杂质浓度，可以通过使离子注入时所使用的掩模的开ロ面积变化来进行调整。例如，也可以为了选择性地使特定的部分的柱体层的杂质浓度降低，而使与特定的部分的柱体层的位置相对应的掩模的开ロ部的面积变小。掩模的开ロ部的面积通过光刻等来调整。例如，也可以为了使SJ构造的最外周的柱体层的杂质浓度为其他柱体层的杂质浓度的大概一半，而使与最外周的柱体层的位置相对应的掩模的开ロ部的面积，为与其他柱体层的位置相对应的掩模的开ロ部的面积的大概一半。但是，掩模的材质是蚀刻剂，掩模的开ロ部的面积越小，则开ロ部的面积的偏差变得越大。即，若通过以前的手法来形成SJ构造，则SJ构造的最外周的柱体层的杂质浓度可能存在偏差。例如，图2是參考例涉及的用于形成超级结构造的掩模图形的平面示意图。如图2所例示的掩模图形400，在形成如图I所示的区域90时使用。在离子注入时，杂质经由掩模图形400的开ロ部选择性地注入半导体层。并且，在图2中，为了便于说明，合并示出用于注入η型杂质的开ロ部410、410a，以及用于注入ρ型杂质的开ロ部420、420a。在掩模图形400中，用于形成P型柱体层12的开ロ部420、及用于形成η型柱体层11的开ロ部410成周期性点状地设置。开ロ部410a的位置和开ロ部420a的位置对应于SJ构造的最外周的柱体层的位置。而且，在图中，示出了元件区域Ia的单位单元430的区域。也可以为了使SJ构造的最外周的ρ型柱体层12a的杂质浓度为最外周以外的SJ构造的P型柱体层12的杂质浓度的大概一半，而如图2所示，而使开ロ部420a的面积为开ロ部420的面积的大概一半。由此，经由开ロ部420a注入的杂质的量，变为经由开ロ部420注入的杂质的量的大概一半。同样,也可以为了使SJ构造的最外周的η型柱体层的杂质浓度为最外周以外的SJ构造的η型柱体层11的杂质浓度的大概一半，而如图2所示，使开ロ部410a的面积为开ロ部410的面积的大概一半。由此,经由开ロ部410a注入的杂质的量成为经由开ロ部410注入的杂质的量的大概一半。 而且，通过使开ロ部410a、420a各自的面积为开ロ部410、420各自的面积的一半，而使各自的单位单元430内的η型柱体层的杂质量及ρ型柱体层的杂质量的合计量为大致相同。若使用这样的掩模图形400，则可以使SJ构造的最外周的P型柱体层(或η型柱体层)的杂质浓度，为最外周以外的SJ构造的ρ型柱体层(或η型柱体层)的杂质浓度的
大概一半。图3示出使用掩模图形400形成SJ构造时的SJ构造的平面形状的示意图。图3是參考例涉及的超级结构造的平面示意图。在图3中，为了使各柱体层的位置和掩模图形的各开ロ部的位置的对应清晰，在η型柱体层11、P型柱体层12等之外，还示出了掩模图形400涉及的开ロ部410、420等。在參考例涉及的SJ构造100中，在设置了开ロ部420a的地方，形成P型柱体层12a。ρ型柱体层12a位于SJ构造100的最外周。在SJ构造100侧,η型柱体层11与P型柱体层12a相邻。而且，在与SJ构造100侧相反一侧，高电阻层15与ρ型柱体层12a相邻。在半导体元件截止时，例如，为了使η型柱体层IlUla的电位变得高于ρ型柱体层12、12a的电位，而在ρ型柱体层12、12a和η型柱体层11、Ila之间设有电位差。因此，耗尽层从由P型柱体层12和η型柱体层11形成的ρη结界面向ρ型柱体层12侧及η型柱体层11侧延伸，各P型柱体层12和各η型柱体层11因规定的电压而完全耗尽。例如，在图中，用箭头Pl来表示从由ρ型柱体层12和η型柱体层11形成的ρη结界面向P型柱体层12侧延伸的耗尽层的方向，用箭头NI来表示从该ρη结界面向η型柱体层11侧延伸的耗尽层的方向。但是,位于SJ构造100最外周的ρ型柱体层12a,与杂质浓度低于P型柱体层12a的杂质浓度的高电阻层15相邻。因此，耗尽层难以从由ρ型柱体层12a和高电阻层15形成的ρη结界面延伸到ρ型柱体层12a侧。例如，在图中，用箭头P2来表示从由ρ型柱体层12a和高电阻层15形成的ρη结界面向P型柱体层12a侧延伸的耗尽层的方向，用箭头Ν2来表示从该ρη结界面向高电阻层15侧延伸的耗尽层的方向。有关高电阻层15，由于高电阻层15自体的杂质浓度低，所以从ρη结界面开始的耗尽层容易延伸。因此，表示耗尽的延伸的箭头Ν2的长度，表记为比箭头NI、Pl的长度还长。但是，存在从由P型柱体层12a和高电阻层15形成的ρη结界面向ρ型柱体层12a侧延伸的耗尽层，变得比向P型柱体层12内延伸的耗尽层难以延伸的可能性。同样的现象，也可以在位于SJ构造100最外周的η型柱体层Ila内发生。为了消除该现象，在參考例中，使开ロ部420a、410a的面积小于开ロ部420、410的面积，来形成杂质浓度低于P型柱体层12 (或η型柱体层11)的P型柱体层12a (或η型柱体层Ila)。由此，在ρ型柱体层12a及η型柱体层Ila中，耗尽层变得也容易延伸，半导体元件的終端区域成为高耐压。例如，将SJ构造的最外周的P型柱体层12a(或η型柱体层Ila)的杂质浓度调整为P型柱体层12 (或η型柱体层11)的杂质浓度的大概一半，而调整成在P型柱体层12a (或η型柱体层Ila)中，耗尽层也变得容易延伸。但是，掩模的开ロ部的面积变得越小，则开ロ部的面积的偏差变得越大。例如，将开ロ部的“宽度”，定义为从与漏层10的主面垂直的方向看时的开ロ部的宽度。在开ロ部的宽度的偏差为±0. Ιμπι的情况下，开ロ部的ー边的长度为2μπι时的开ロ部的面积的偏差约为土 10%左右，与之相对,若开ロ部的一边的长度为I μ m时,贝Ij开ロ部的面积的偏差变为±20%左右。因此，在參考例中，存在P型柱体层12a的杂质量的偏差及η型柱体层Ila的杂质量的偏差变大，在SJ构造的最外周，耐压下降的可能性。与之相对，在第I实施方式中，通过以下所示的方法，形成SJ构造80Α。图4是第I实施方式涉及的用于形成超级结构造的掩模图形的平面示意图。第I实施方式涉及的掩模图形40在形成如图I所示的区域90时使用。在图4中，示出掩模图形40的最外周附近的样子。在离子注入吋，杂质经由掩模图形40的开ロ部选择性地注入半导体层。在图4中，为了便于说明，合并示出用于注入η型杂质的开ロ部41、41a和用于注入ρ型杂质的开ロ部42、42a。在实际的掩模中，向半导体层注入η型杂质吋，仅设有开ロ部41、41a，在向半导体层注入ρ型杂质时，仅设有开ロ部42、42a。在掩模图形40中，开ロ部41、41a、42、42a分别呈点状地周期性配置。开ロ部41a的位置对应于在SJ构造80A的最外周配置的η型柱体层的位置。开ロ部42a的位置对应于在SJ构造80A的最外周配置的ρ型柱体层的位置。开ロ部41、42分别对应于在SJ构造80A的最外周以外配置的η型柱体层、ρ型柱体层。开ロ部41、41a、42、42a各自的面积大致相同。掩模图形40的最外周的周期构造对应于SJ构造80A的最外周。掩模图形40的最外周以外的周期构造对应于SJ构造80A的最外周以外的周期构造。掩模图形40的最外周的周期构造不同于掩模图形40的最外周以外的周期构造。例如，在X轴方向上，开ロ部41a的周期是开ロ部42的周期的2倍。在Y轴方向上，开ロ部42a的周期是开ロ部41的周期的2倍。而且，在X轴方向上，开ロ部41a的一部分被插入相互对置的开ロ部42之间。在Y轴方向上，开ロ部42a的一部分被插入相互对置的开ロ部41之间。
开ロ部41a及其内侧的开ロ部41的间隔设置得窄于在Y轴方向上相邻的开ロ部41的间隔。而且，开ロ部42a及其内侧的开ロ部42的间隔设置得窄于X轴方向上相邻的开ロ部41的间隔。
而且，在图4中，示出元件区域Ia中的单位单元43的区域和最外周单位单元44X、44Y的区域。在掩模图形40中，单位单元43内的开ロ部41的面积和开ロ部42的面积大致相同。而且，在掩模图形40中，X轴方向上的最外周单位单元44X内的开ロ部41a的面积和开ロ部42的面积大致相同。而且，在掩模图形40中，Y轴方向上的最外周单位单元44Y内的开ロ部42a的面积和开ロ部41的面积大致相同。在第I实施方式中，将单位单元43和最外周单位单元44X、44Y进行组合，而使最外周的开ロ部41a、42a各自的面积和最外周以外的开ロ部41、42各自的面积大致相同。由此，在第I实施方式涉及的掩模图形40中，各个开ロ部的面积的偏差被抑制。若使用这样的掩模图形40实施离子注入，则在单位単元43内及最外周单位单元44X、44Y内，η型柱体层的杂质浓度和ρ型柱体层的杂质量变得大致相同。图5示出使用掩模图形40形成SJ构造80Α时的示意性平面形状。
图5是第I实施方式涉及的超级结构造的平面示意图。图1(b)的剖面示意图对应于例如图5的α ’ -β ’的位置。在图5，为了使各柱体层的位置和掩模图形的各开ロ部的位置的对应清晰，而在η型柱体层11、P型柱体层12等之外，还示出掩模图形40涉及的开ロ部41、42等。而且，在图5中，示出元件区域Ia中的单位单元43和最外周单位单元44Χ、44Υ。如图5所示，单位单元43内的η型柱体层11的面积和P型柱体层12的面积大致相同。再者,在最外周单位单元44Χ内，η型柱体层Ila的面积和ρ型柱体层12的面积也大致相同，在最外周单位单元44Υ内，ρ型柱体层12a的面积和η型柱体层11的面积也大致相同。即，在各单位单元43及各最外周单位单元44Χ、44Υ中，η型柱体层的杂质量和ρ型柱体层的杂质量大致相同。在第I实施方式涉及的SJ构造80Α中，从与漏层10的主面垂直的方向看，η型柱体层ll、lla和ρ型柱体层12、12a呈点状地配置。SJ构造80A的最外周的周期构造不同于最外周以外的SJ构造80A的周期构造。例如，X轴方向上的SJ构造80A的最外周的周期构造不同于Y轴方向上的SJ构造80A的最外周的周期构造。具体而言，在X轴方向上，在设有开ロ部41a的地方，形成η型柱体层11a。η型柱体层Ila位于SJ构造80Α的最外周。在SJ构造80Α侧，ρ型柱体层12与η型柱体层Ila相邻。η型柱体层Ila被设置在相互对置的ρ型柱体层12之间。而且，在与SJ构造80Α侧相反ー侧，高电阻层15与η型柱体层Ila和ρ型柱体层12a相邻。在Y轴方向上，在设有开ロ部42a的地方，形成ρ型柱体层12a。P型柱体层12a位于SJ构造80A的最外周。在SJ构造80A侧，η型柱体层11与P型柱体层12a相邻。ρ型柱体层12a设置在相互对置的η型柱体层11之间。而且，在与SJ构造80Α侧相反ー侧，高电阻层15与ρ型柱体层12a和η型柱体层11相邻。而且，在第I实施方式中，X轴方向的最外周单位单元44Χ的图形不同于Y轴方向的最外周单位单元44Υ的图形。例如，SJ构造80Α的最外周的η型柱体层Ila及ρ型柱体层12a的任意一方的周期,为沿着该最外周的最外周以外的SJ构造80A中的η型柱体层11及P型柱体层12的任意另一方的周期的2倍。而且，各最外周单位单元44Χ、44Υ的杂质量大致相同。在半导体元件I截止时，例如，为了使η型柱体层11、I Ia的电位变得高于P型柱体层12、12a的电位，而在ρ型柱体层12、12a和η型柱体层IlUla之间设置电位差。然后，单位单元43内的η型柱体层11的杂质浓度和P型柱体层12的杂质量大致相同。因此，耗尽层分别从由P型柱体层12和η型柱体层11形成的ρη结界面，向ρ型柱体层12侧及η型柱体层11侧延伸，各个P型柱体层12和各个η型柱体层11因规定的电压而完全耗尽。例如，在图中，用箭头Pl来表示从由P型柱体层12和η型柱体层11形成的ρη结界面向P型柱体层12侧延伸的耗尽层的方向，用箭头NI来表示从该ρη结界面向η型柱体层11侧延伸的耗尽层的方向。由此，半导体元件I的元件区域Ia保持高耐压。而且，如上所述，最外周单位单元44Χ、44Υ内的η型柱体层的杂质浓度和ρ型柱体层的杂质量大致相同。因此，耗尽层也从由位于SJ构造80Α最外周的η型柱体层Ila和与η型柱体层Ila相邻的ρ型柱体层12形成的ρη结界面，分别向ρ型柱体层12侧及η型柱体层Ila侧延伸，各个ρ型柱体层12和各个η型柱体层Ila因规定的电压而完全耗尽。 例如，在图中，用箭头Pl来表示从由ρ型柱体层12和η型柱体层Ila形成的ρη结界面向P型柱体层12侧延伸的耗尽层的方向，用箭头NI来表示从该ρη结界面向η型柱体层Ila侧延伸的耗尽层的方向。同样的现象，也在位于SJ构造80Α最外周的ρ型柱体层12a内发生。由此，半导体元件I的元件区域Ia的終端(SJ构造80A的最外周)保持高耐压。并且，若实际使用掩模图形40对半导体层实施离子注入，则，η型柱体层Ila和ρ型柱体层12之间的距离变得还短于η型柱体层11和ρ型柱体层12之间的距离。这是因为在掩模图形40中，开ロ部41a和开ロ部42之间的距离短于开ロ部41和开ロ部42之间的距离。即，η型柱体层Ila的杂质分布和ρ型柱体层12的杂质分布相互重叠。换而言之，位于最外周的η型柱体Ila和在Y轴方向上相邻的η型柱体11的间隔，窄于SJ构造80Α中的η型柱体11的排列节距。而且，位于最外周的P型柱体12a和在X轴方向上相邻的P型柱体12的间隔，窄于SJ构造80A中的ρ型柱体11的排列节距。在此，η型柱体11、Ila和ρ型柱体12及12a各自的位置，为各自的杂质浓度的峰值位置。另外，各柱体的杂质浓度的峰值位置分别对应于掩模图形40的开ロ部的位置。由此，有效的η型柱体层Ila的杂质浓度比η型柱体层11減少。同样，与η型柱体层11和P型柱体层12之间的距离相比较，η型柱体层11和P型柱体层12a之间的距离变短。由此，有效的P型柱体层12a的杂质浓度比ρ型柱体层12減少。其結果，SJ构造80A的最外周与最外周以外的SJ构造80A相比较,容易完全耗尽,SJ构造80A的最外周处的耐压变尚。S卩，在SJ构造80A中，使位于最外周的η型柱体Ila和位于其内侧的η型柱体11的间隔比η型柱体11的排列节距窄，使位于最外周的ρ型柱体12a和位于其内侧的ρ型柱体12的间隔比ρ型柱体11的排列节距窄。由此,可以使位于最外周的η型柱体Ila及ρ型柱体12a的有效的杂质浓度降低，使耐压提高。在此，所谓“有效的杂质浓度”，是在η型半导体层中，从η型杂质浓度中抵消了 ρ型杂质浓度的浓度，或者，在P型半导体层中，从P型杂质浓度中抵消了 η型杂质浓度的浓度。并且，在图4中，虽然示出了在X轴方向上，开ロ部41a的一部分被插入相互对置的开ロ部42之间，在Y轴方向上，开ロ部42a的一部分被插入相互对置的开ロ部41之间的形态，但也可以是开ロ部41a被夹在相互对置的开ロ部42之间、开ロ部42a被夹在相互对置的开ロ部41之间的掩模图形。使用这样的掩模图形，也可以得到同样的効果。这样，在掩模图形40中，由于开ロ部41、41a、42、42a各自的面积大致相同，所以η型柱体层Ila的杂质浓度及ρ型柱体层12a的杂质浓度不易有偏差。因此，半导体元件I的耐压变得高于參考例。(第2实施方式)图6是第2实施方式涉及的用于形成超级结构造的掩模图形的平面示意图。第2实施方式涉及的掩模图形50在形成如图I所示的区域90时使用。在图6中，为了便于说明，合并示出用于注入η型杂质的开ロ部51、51a和用于注入ρ型杂质的开ロ部52、52a。在实际的掩模中，在向半导体层注入η型杂质时，仅设有开ロ部51、51a，在向半导 体层注入P型杂质时，仅设有开ロ部52、52a。而且，在图6中，相同面积的开ロ部为ー组，按每个组来分群。各组用虚线分群。括号内所示的数字为属于各群的开ロ部的面积的规格值。在掩模图形50中，从SJ构造的最外周的内侧向SJ构造的最外周侧(图中的箭头91的方向)，开ロ部51的面积和开ロ部52的面积阶段性变小。例如，开ロ部51的面积和开ロ部52的面积，在X轴方向及Y轴方向上分别阶段性地变化。具体而言，在开ロ部51中，每个群以面积变为1.0、0. 9、0. 8、0. 7、0. 6、0. 5那样地阶段性变小。在开ロ部52中，每个群以面积变为I. 0,0. 9,0. 8,0. 7,0. 6,0. 5那样地阶段性变小。最外周的开ロ部51a、52a的面积是O. 5。若使用这样的掩模图形50形成SJ构造，则为如图7那样。图7是第2实施方式涉及的超级结构造的平面示意图。在图7中，为了使各柱体层的位置和掩模图形的各开ロ部的对应清晰，而在η型柱体层11、P型柱体层12等之外，还示出掩模图形50涉及的开ロ部51、52等。之外，在图7中，使出了元件区域Ia中的单位单元53的区域和最外周处的最外周单位单元54Χ、54Υ的区域。在第2实施方式涉及的SJ构造80Β中，各个η型柱体层11和各个P型柱体层12呈点状而周期性地配置。如上所述，掩模图形50的开ロ部的面积，从SJ构造80Β的最外周的内侧向SJ构造80Β的最外周侧阶段性地变小。因此，η型柱体层11的杂质浓度和ρ型柱体层12的杂质浓度沿着X轴方向及Y轴方向而阶段性地变化。例如，从SJ构造80Β的最外周的内侧向SJ构造80Β的最外周侧(图中的箭头91的方向)，η型柱体层11的杂质浓度和P型柱体层12的杂质浓度阶段性地变低。而且，在第2实施方式涉及的SJ构造80Β中，单位单元53内的η型柱体层11的面积和P型柱体层12的面积大致相同。再者,在最外周单位单元54Χ内，η型柱体层Ila的面积和P型柱体层12的面积大致相同，最外周单位单元54Υ内，ρ型柱体层12a的面积和η型柱体层11的面积也大致相同。即，在各单位单元53及各最外周单位单元54Χ、54Υ中，η型柱体层的杂质量和P型柱体层的杂质量大致相同。如上所述，在掩模图形50中，单位单元53内的开ロ部51和开ロ部52的面积变得大致相同。由此，在SJ构造80Β中，单位单元53内的η型柱体层11的杂质量和ρ型柱体层12的杂质量变得大致相同。而且，在掩模图形50中，最外周单位单元54Χ内的开ロ部51a和开ロ部52的面积大致相同，最外周单位单元54Y内的开ロ部51和开ロ部52a的面积大致相同。由此，在SJ构造80B中，最外周单位单元54X内的η型柱体层Ila的杂质量和ρ型柱体层12的杂质量变得大致相同，最外周单位单元54Υ内的η型柱体层11的杂质量和P型柱体层12a的杂质量变得大致相同。S卩，在第2实施方式涉及的SJ构造80B中，在各个单位单元53内及各个最外周单位单元54X、54Y内，η型柱体层的杂质量和ρ 型柱体层的杂质量大致相同。由此，在各个单位単元53内及各个最外周单位单元54Χ、54Υ内，η型柱体层和ρ型柱体层被完全耗尽成为可能。其结果，第2实施方式涉及的SJ构造80Β保持高耐压。而且，在第2实施方式涉及的SJ构造80Β中，单位单元53内及最外周单位单元54Χ、54Υ内的η型柱体层的杂质量和ρ型柱体层的杂质量的平衡不被打破,单位单元53内的杂质量从SJ构造80Β的最外周的内侧向最外周侧(图中的箭头91的方向)阶段性地变低。由此，SJ构造80Β的端部的耐压变高。—般而言,SJ构造80Β的最外周越接近基层13的端部,SJ构造80Β的最外周的电场分布就越容易通过基层13的端部处的电场集中而被调制。若SJ构造80Β的最外周的电场分布被调制，则存在SJ构造80Β的端部的耐压降低的情形。但是，在第2实施方式中，预先将SJ构造80Β的端部的耐压设定为高，即使SJ构造80Β的最外周接近基层13的端部，也难以引起SJ构造80Β的端部的耐压降低。从由此，可以缩短SJ构造80Β的最外周到基层13的端部为止的多余的偏移区域，元件面积变得更小。而且，由于如图7所示的各群中所属的各个开ロ部的面积大致相同，所以每个群的开ロ部的宽度的偏差变得大致相同。其結果，SJ构造80Β的端部处的柱体层的杂质浓度难以存在偏差，SJ构造80Β的端部处的耐压降低被抑制。(第3实施方式)图8是第3实施方式涉及的用于形成超级结构造的掩模图形的平面示意图。在图8中，示出元件区域Ia中的单位单元63的区域和最外周单位单元64Χ、64Υ的区域。第3实施方式涉及的掩模图形60在形成如图I所示的区域90的SJ构造时使用。在图8中，示出掩模图形60的最外周附近的样子。在离子注入吋，杂质经由掩模图形60的开ロ部向半导体层选择性地注入。在图8中，为了便于说明，合并示出用于注入η型杂质的开ロ部61、61a和用于注入ρ型杂质的开ロ部62、62a。在实际的掩模中，对半导体层注入η型杂质时，仅设有开ロ部61、61a，对半导体层注入ρ型杂质时，仅设有开ロ部62、62a。在掩模图形60中，开ロ部61配置成蜂巢状，开ロ部62被开ロ部61包围。掩模图形60的最外周的周期构造对应于SJ构造的最外周。掩模图形60的最外周以外的周期构造对应于SJ构造的最外周以外。掩模图形60的最外周的周期构造不同于掩模图形60的最外周以外的周期构造。例如，在掩模图形60的最外周，在X轴方向的最外周单位单元64X中，开ロ部62a被开ロ部61夹着。在X轴方向上，2个开ロ部61和I个开ロ部62a形成为列。而且，在掩模图形60的最外周,在Y轴方向的最外周单位单元64Y中，开ロ部61a为终端,开ロ部61a形成为列。而且，在掩模图形60中，在X轴方向上，开ロ部62a的周期与开ロ部62的周期大致相同。而且，在掩模图形60中，在Y轴方向上，开ロ部61a的周期与开ロ部62的周期大致相同。在掩模图形60中，单位单元63内的开ロ部61的面积为开ロ部62的面积的大致2倍。而且，在掩模图形60中，X轴方向上的最外周单位单元64X内的开ロ部61的面积是开ロ部62的面积的大致2倍。而且，在掩模图形60中，Y轴方向上的最外周单位单元64Y内的开ロ部61的面积是开ロ部62的面积的2倍。在第3实施方式中，将单位单元63和最 外周单位单元64X、64Y进行组合，使各个最外周的开ロ部61、62的面积和各个最外周以外的开ロ部61、62的面积大致相同。由此，在第3实施方式涉及的掩模图形60，各个开ロ部的面积的偏差被抑制。在使用掩模图形60实施离子注入时，使从开ロ部62注入到半导体层中的掺杂量(atoms/cm2),为从开ロ部61注入到半导体层中的掺杂量(atoms/cm2)的大致2倍。由此，在单位单元63内及最外周单位单元64X、64Y内，η型柱体层11的杂质浓度和P型柱体层12的杂质量变得大致相同。若使用这样的掩模图形60形成SJ构造，则变得如图9所示。图9是第3实施方式涉及的超级结构造的平面示意图。在图9中，为了使各柱体层的位置和掩模图形的各开ロ部的对应变得清晰，而在η型柱体层11、P型柱体层12等之外，还示出掩模图形60涉及的开ロ部61、62等。之外，在图9中，示出元件区域Ia中的单位单元63的区域和最外周的最外周单位单元64Χ、64Υ的区域。在第3实施方式涉及的SJ构造80C中，从与漏层10的主面垂直的方向看，η型柱体层11配置成蜂巣状。P型柱体层12被η型柱体层11包围。SJ构造80C的最外周的周期构造不同于最外周以外的SJ构造80C的周期构造。而且，SJ构造80C的最外周处的X轴方向的ρ型柱体层12a的周期,与最外周以外的SJ构造80C中的X轴方向的ρ型柱体层12的周期相同。SJ构造80C的最外周处的Y轴方向的η型柱体层Ila的周期，与最外周以外的SJ构造80C中的Y轴方向的ρ型柱体层12的周期相同。η型柱体层11的配置即使为蜂巣状，也通过将X轴方向的最外周单位单元64Χ和Y轴方向的最外周单位单元64Υ配置在SJ构造80C的最外周，而使各最外周单位单元64Χ、64Υ内的杂质量大致相同，而且，掩模图形的开ロ面积，在元件区域Ia和終端区域lb，大致相同。在第3实施方式中也可以如第2实施方式那样，使柱体层的杂质浓度阶段性地变化，使SJ构造80C的端部的耐压变高。以上，參照具体例来说明实施方式。但是，实施方式不限于这些具体例。即，在这些具体例中，本领域的技术人员加以适当设计变更而成的，只要具备实施方式的特征，就包含在实施方式的范围内。如上所述的各具体例所具备的各要素及其配置、材料、条件、形状、尺寸等，不限于例示出的，还可以适当变更。例如，在实施方式中，说明了将第I导电型设为η型、将第2导电型设为ρ型的情况，但将第I导电型设为P型，将第2导电型设为η型的构造也包含在实施方式中。而且，虽然使用平面型栅极构造进行了说明，但使用沟槽型栅极构造形成为同样的柱体配置，也可以得到同样的効果。而且，虽然示出了在終端区域表面形成保护环层的构造，但不限于终端构造，也能使用RESURF、场板电极等其它构造来实施。而且，虽然使用反复进行离子注入和埋入结晶生长的エ艺进行说明，但不限于SJ构造的形成エ艺，也能使用使加速电压变化的エ艺等其它エ艺来实施。而且，如上所述的各实施方式所具备的各要素，能在技术上可能的情况下进行复合，只要是组合了这些的包含实施方式的特征就包含在实施方式的范围内。另外，实施方式的思想的范畴内，对于本领域的技术人员而言，当然明白从各种变更例及修正例所想到的， 这些变更例及修正例也属于实施方式的范围。
权利要求
1.一种半导体元件，其特征在于，具备 第I导电型的第I半导体层， 周期的排列构造，在上述第I半导体层之上，沿着与上述第I半导体层的主面平行的方向，分别周期性地排列了第I导电型的第2半导体层和第2导电型的第3半导体层， 第2导电型的第4半导体层，设置在上述第3半导体层之上， 第I导电型的第5半导体层，选择性地设置在上述第4半导体层的表面， 控制电扱，隔着绝缘膜与上述第2半导体层的一部分、上述第4半导体层、及上述第5半导体层的一部分连接， 第I导电型的第6半导体层，设置在上述周期的排列构造的外侧的上述第I半导体层之上、且杂质浓度低于上述周期的排列构造中所含的杂质浓度， 第I主电极，与上述第I半导体层电连接，及 第2主电极，与上述第4半导体层和上述第5半导体层连接； 从与上述第I半导体层的主面垂直的方向看，上述第2半导体层和上述第3半导体层分别呈点状地配置， 上述周期的排列构造的最外周的周期构造不同于上述最外周以外的上述周期的排列构造的周期构造。
2.如权利要求I记载的半导体元件，其中， 从与上述第I半导体层的主面垂直的方向看，上述第I半导体层是矩形状， 与上述矩形的对置的ー对边平行的方向上的上述周期的排列构造的最外周的上述周期构造，不同干与上述边正交的方向上的上述周期的排列构造的上述最外周的上述周期构造。
3.如权利要求I记载的半导体元件，其中， 上述周期的排列构造的最外周的上述第2半导体层及上述第3半导体层的任意一方的周期，是沿着上述最外周的、上述最外周以外的上述周期的排列构造中的上述第2半导体层及上述第3半导体层的任意另一方的周期的2倍。
4.如权利要求I记载的半导体元件，其中， 上述最外周的上述第2半导体层和与之相邻的上述第3半导体层之间的间隔，窄于上述周期的排列构造中的上述第2半导体层和与之相邻的上述第3半导体层之间的间隔，上述最外周的上述第3半导体层和与之相邻的上述第2半导体层之间的间隔，窄于上述周期的排列构造中的上述第3半导体层和与之相邻的第2半导体层之间的间隔。
5.如权利要求I记载的半导体元件，其中， 上述最外周的上述第2半导体层及其内侧的上述第2半导体层之间的间隔，窄于上述周期的排列构造中的上述第2半导体层的排列节距， 上述最外周的上述第3半导体层及其内侧的上述第3半导体层之间的间隔，窄于上述周期的排列构造中的上述第3半导体层的排列节距。
6.如权利要求I记载的半导体元件，其中， 在上述周期的排列构造中，上述第2半导体层中所含的第I导电型的杂质量，与上述第3半导体层中所含的第2导电型的杂质量相同， 上述最外周的上述第2半导体层中所含的第I导电型的杂质量，与上述周期的排列构造中的上述第2半导体层中所含的第I导电型的杂质量相同， 上述最外周的上述第3半导体层中所含的第I导电型的杂质量，与上述周期的排列构造中的上述第3半导体层中所含的第I导电型的杂质量相同。
7.如权利要求I记载的半导体元件，其中， 上述最外周的上述第2半导体层的至少一部分，被夹在其内侧的上述第3半导体层之间， 上述最外周的上述第3半导体层的至少一部分，被夹在其内侧的上述第2半导体层之间。
8.如权利要求I记载的半导体元件，其中， 在设置在上述最外周的上述第3半导体层之上的上述第4半导体层的表面，不设置上述第5半导体层。
9.如权利要求I记载的半导体元件，其中， 上述第6半导体层中所含的杂质的浓度，小于等于上述第2半导体层及上述第3半导体层的某一层所含的杂质的浓度的十分之一。
10.如权利要求I记载的半导体元件，其中， 还具备在上述第6半导体层的表面设置的保护环。
11.如权利要求I记载的半导体元件，其中， 还具备与上述第6半导体层相接的电场终止层， 上述第6半导体层位于上述周期的排列构造和上述电场终止层之间。
12.如权利要求I记载的半导体元件，其中， 在上述周期的排列构造中，上述第2半导体层中所含的杂质的量和上述第3半导体层中所含的杂质的量，在上述平行的方向及上述正交的方向上变化，上述第2半导体层所含的杂质的量和上述第3半导体层中所含的杂质的量，从上述周期的排列构造的上述最外周的内侧向上述周期的排列构造中的上述最外周侧而阶段性地变少。
13.如权利要求12记载的半导体元件，其中， 在上述周期的排列构造中的上述最外周，上述第2半导体层中所含的第I导电型的杂质的量与上述第3半导体层中所含的第2导电型的杂质的量相同， 在沿着上述最外周的、内侧的排列中，上述第2半导体层中所含的第I导电型的杂质的量与上述第3半导体层中所含的第2导电型的杂质的量相同。
14.一种半导体元件，其特征在于，具备 第I导电型的第I半导体层， 周期的排列构造，在上述第I半导体层之上，沿着与上述第I半导体层的主面平行的方向，分别周期性地排列了第I导电型的第2半导体层和第2导电型的第3半导体层， 第2导电型的第4半导体层，设置在上述第3半导体层之上， 第I导电型的第5半导体层，选择性地设置在上述第4半导体层的表面， 控制电扱，隔着绝缘膜与上述第2半导体层的一部分、上述第4半导体层、及上述第5半导体层的一部分连接， 第I导电型的第6半导体层，设置在上述周期的排列构造的外侧的上述第I半导体层之上、且杂质浓度低于上述周期的排列构造中所含的杂质浓度，第I主电极，与上述第I半导体层电连接，及 第2主电极，与上述第4半导体层和上述第5半导体层连接， 从与上述第I半导体层的主面垂直的方向看，上述第2半导体层配置成蜂巣状， 上述第3半导体层被上述第2半导体层包围， 上述周期的排列构造的最外周的周期构造不同于上述最外周以外的上述周期的排列构造的周期构造。
15.如权利要求14记载的半导体元件，其中， 从与上述第I半导体层的主面垂直的方向看，上述第I半导体层是矩形状， 在与上述矩形的相互对置的边平行的方向，上述第3半导体层的周期与上述最外周以外的上述周期的排列构造中的上述第3半导体层的周期相同， 在与上述平行的方向正交的方向，上述第2半导体层的周期与上述最外周以外的上述周期的排列构造中的上述第3半导体层的周期相同。
16.如权利要求14记载的半导体元件，其中， 上述第3半导体层中所含的第2导电型的杂质的量是上述第2半导体层中所含的第I导电型的杂质的量的2倍。
17.如权利要求14记载的半导体元件，其中， 与上述蜂巣状配置的I个边垂直的方向上的上述最外周的上述第2半导体层的排列周期，与同方向上的上述第3半导体层的排列周期相同。
全文摘要
实施方式的半导体元件，具备在第1半导体层之上，沿着与第1半导体层的主面平行的方向，分别周期性地排列了第2半导体层和第3半导体层的周期的排列构造；设置在第3半导体层之上的第4半导体层；选择性地设置在第4半导体层的表面的第5半导体层；控制电极；设置在周期的排列构造的外侧的第1半导体层之上、且杂质浓度低于周期的排列构造所含的杂质浓度的第6半导体层；与第1半导体层电连接的第1主电极；与第4半导体层和第5半导体层连接的第2主电极。从与第1半导体层的主面垂直的方向看，第2半导体层和第3半导体层分别呈点状地配置，周期的排列构造的最外周的周期构造不同于最外周以外的周期的排列构造的周期构造。
文档编号H01L29/78GK102694029SQ20121006129
公开日2012年9月26日 申请日期2012年3月9日 优先权日2011年3月23日
发明者仲敏行, 小野升太郎, 山下浩明, 斋藤涉, 渡边美穗, 谷内俊治 申请人:株式会社东芝