专利名称：提高浮体效应存储单元写入速度的侧墙刻蚀方法
技术领域：
本发明涉及半导体制造领域，尤其涉及一种提高浮体效应存储单元写入速度的侧墙刻蚀方法。
背景技术：
嵌入式动态存储技术的发展使得大容量动态存储器(DRAM)在目前的系统级芯片 (SOC)中应用的非常普遍。大容量嵌入式动态存储器(EDRAM)只能通过嵌入技术来改善SOC 的带宽以及降低SOC的功耗。传统的嵌入式动态存储器的每个存储单元除了包括晶体管之外，还包括一个深沟槽电容器结构，电容器的深沟槽使得存储单元的高度比其宽度大很多， 造成制造工艺困难。此外，嵌入式动态存储器的制作工艺与CMOS (互补金属氧化物半导体) 超大规模集成电路的制作工艺非常不兼容，限制了它在嵌入式SOC中的应用。浮体效应存储单元(Floating Body Cell,即FBC)是一种有希望替代EDRAM的动态存储器。FBC是利用浮体效应(Floating Body Effect，即FBE)的动态随机存储器单元， 其原理是利用绝缘体上娃(Silicon on Insulator,即SOI)器件中氧埋层(BOX)的隔离作用所带来的浮体效应，将被隔离的浮体(Floating Body)作为存储节点，实现写“ I”和写 “O”。图IA IB为FBC的工作原理示意图。以NMOS晶体管为例，请参照图1A，在栅极 (G) 13和漏极⑶12端加正向偏压，NMOS晶体管导通，由于NMOS晶体管内部横向电场的作用，电子在漏极12附近与硅原子碰撞电离从而产生电子空穴对，其中一部分空穴被纵向电场扫入衬底11，形成衬底电流，又由于有氧埋层(BOX)的存在，衬底电流无法释放，使得空穴作为浮体积聚，此时为第一种存储状态，可定义为写“I”。写“O”的情况如图IB所示，在栅极13上施加正偏压，在漏极12上施加负偏压，通过PN结正向偏置，空穴从浮体发射到两端的漏极12和源极14，此时为第二种存储状态，定义为写“O”。由于衬底电荷的积聚，会改变NMOS晶体管器件的阈值电压(Vt)，因此可以通过电流的大小感知阈值电压的差异从而判断写“O”和写“I”这两种状态，即实现读操作。由于浮体效应存储单元去掉了传统DRAM中的电容器，其工艺流程完全与CMOS工艺兼容，同时可以构成密度更高的存储器，因此有希望替代现有的传统EDRAM应用于嵌入式系统芯片中。浮体效应存储单元在写“I”时，载流子一边在衬底积聚，一边会从源极慢慢的泄漏。写“I”的速度由衬底电流的大小和积聚的载流子从源极泄漏的速度共同决定的。提高浮体效应存储单兀的衬底电流，就可以提闻浮体效应存储单兀的与入速度。此外，减少衬底积聚的载流子从源极泄漏，也可以达到提高浮体效应存储单元写入速度的目的。如图2A 2C所示，通常工艺中，浮体效应存储单元的侧墙刻蚀工艺包括以下步骤首先，提供衬底21，所述衬底21包括源极区域和漏极区域，所述源极区域中形成有源极延伸区24，所述漏极区域中形成有漏极延伸区25，所述衬底21上形成有栅极结构 22，随后在衬底21和栅极结构22上沉积形成侧墙沉积层23，如图2A所示；
接下来，采用各向异性的干法刻蚀工艺对侧墙沉积层23进行刻蚀，以在源极区域上方形成源极侧墙23a，在漏极区域上方形成漏极侧墙23b，所述源极侧墙23a和漏极侧墙 23b为对称结构，如图2B所示；然后，如图2C所示，进行源漏重掺杂以及退火工艺，在衬底中形成源极重掺杂区 241和漏极重掺杂区251,可以得知,源极重掺杂区241和漏极重掺杂区251的位置受源极侧墙23a和漏极侧墙23b的影响，即，源极重掺杂区241和漏极重掺杂区251中掺杂离子距离器件沟道的距离由侧墙的宽度所决定。
发明内容
本发明的目的在于提供一种能够有效提闻浮体效应存储单兀与入速度的侧墙刻蚀方法。为解决上述技术问题，本发明提供一种提高浮体效应存储单元写入速度的侧墙刻蚀方法，所述方法包括提供衬底，所述衬底上形成有栅极结构，所述衬底包括源极区域和漏极区域；在所述衬底上形成侧墙沉积层；在所述源极区域上方的侧墙沉积层上形成光刻胶层；采用中性离子对漏极区域上方的侧墙沉积层进行离子注入；去除所述光刻胶层，对所述侧墙沉积层进行刻蚀，以在所述源极区域上方形成源极侧墙，并在所述漏极区域上方形成漏极侧墙，所述源极侧墙的截面宽度大于所述漏极侧墙的截面宽度。较佳的，在所述的提高浮体效应存储单元写入速度的侧墙刻蚀方法中，所述中性离子为锗离子或氙离子。本发明还提供一种半导体器件制造方法，包括在衬底上形成栅极结构，所述衬底包括源极区域和漏极区域；以所述栅极结构为掩膜，在栅极结构两侧的衬底内进行轻掺杂， 形成源极延伸区和漏极延伸区；在所述衬底上形成侧墙沉积层；在所述源极区域上方的侧墙沉积层上形成光刻胶层；采用中性离子对漏极区域上方的侧墙沉积层进行离子注入；去除所述光刻胶层，对所述侧墙沉积层进行刻蚀，以在所述源极区域上方形成源极侧墙，在所述漏极区域上方形成漏极侧墙，所述源极侧墙的截面宽度大于所述漏极侧墙的截面宽度； 进行源漏重掺杂以及退火工艺。较佳的，在所述的半导体器件制造方法中，所述中性离子为锗离子或氙离子。本发明还提供一种半导体器件，包括衬底，所述衬底包括源极区域和漏极区域； 形成于所述衬底上的栅极结构；形成于所述源极区域上方的源极侧墙以及形成于所述漏极区域上方的漏极侧墙，所述源极侧墙的截面宽度大于漏极侧墙的截面宽度；形成于所述衬底中的源极重掺杂区和漏极重掺杂区，所述源极重掺杂区和漏极重掺杂区为非对称结构， 所述漏极重掺杂区比源极重掺杂区更靠近沟道。本发明利用光刻胶覆盖源极区域上方的侧墙沉积层并采用中性离子对漏极区域上方的侧墙沉积层进行离子注入，使得在侧墙刻蚀工艺中对漏极区域上方的侧墙沉积层的刻蚀速度要大于源极区域上方的侧墙沉积层的刻蚀速度，刻蚀后漏极侧墙的截面宽度相对较小，而源极侧墙的截面宽度相对增大；在源漏重掺杂注入和退火工艺后，漏极重掺杂区的掺杂离子离沟道距离被拉近，源极重掺杂区的掺杂离子与沟道的距离被拉远。在栅极加电压后，漏极区域纵向电场加强，使得电离的空穴在更强的纵向电场作用下被扫入衬底，增加了衬底电流；另一方面降低了积聚载流子从源极重掺杂区的泄漏速度，从而提高了浮体效应存储单元的写入速度。
图IA-图IB为浮体动态随机存储单元写“I”和“O”的示意图；图2A-图2C为现有技术中侧墙刻蚀方法中的器件剖面示意图；图3A-图3F为本发明一具体实施例的侧墙刻蚀方法中的器件剖面示意图。
具体实施例方式为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。请参照图3A-图3C，浮体动态随机存储器工艺中可以采用NMOS器件作为浮体动态随机存储单元，本发明的提高浮体效应存储单元写入速度的侧墙刻蚀方法，包括首先，如图3A所示，在衬底31上形成栅极结构32，所述衬底包括源极区域和漏极区域，所述源极区域是指后续要形成源极延伸区和源极重掺杂区的区域，同理，所述漏极区域是指后续要形成漏极延伸区和漏极重掺杂区的区域；然后，如图3B所示，以栅极结构32为掩膜，在栅极结构32两侧的衬底31内进行轻掺杂，形成源极延伸区33和漏极延伸区34 ；随后，如图3C所示，在上述衬底31和栅极结构32上形成侧墙沉积层35，所述侧墙沉积层35包括覆盖在源极区域上方的侧墙沉积层351以及覆盖在漏极区域上方的侧墙沉积层352，其中，侧墙沉积层材质为氧化硅或氮化硅；接着，请参照图3D，在源极区域上方的侧墙沉积层351上覆盖光刻胶层36，并采用中性离子对漏极区域上方的侧墙沉积层352进行离子注入，其中所述中性离子可为锗、氙等离子，本发明实施例采用锗离子对漏极上方的侧墙沉积层352进行离子注入，可以增加漏极区域上方的侧墙沉积层352相对于源极区域上方的侧墙沉积层351的刻蚀速率；接着，请参照图3E，去除源极区域上方的光刻胶36，对侧墙沉积层35进行侧墙刻蚀。由于漏极区域上方的侧墙沉积层352的刻蚀速率要高于源极区域上方的侧墙沉积层 351的刻蚀速率，适当调节刻蚀机台的侧墙刻蚀菜单(recipe)，最终刻蚀后的侧墙，在漏极的宽度会减小，在源极会增大，即源极侧墙351A的宽度大于漏极侧墙352A的宽度，本领域技术人员可通过有限次实验获知工艺菜单，在此不予限定；最后，请参照图3F，对上述器件进行源漏重掺杂以及退火步骤，在源漏重掺杂以及退火工艺中，由于掺杂离子与器件沟道的距离由侧墙的宽度所决定，因此掺杂后，漏极重掺杂区的掺杂离子与器件沟道的距离被拉近，在栅极加电压后，漏端区域纵向电场加强，使得电离的空穴在更强的纵向电场作用下被扫入衬底，增加了衬底电流，而源极重掺杂区的掺杂离子与器件沟道的距离被拉远，降低了衬底积聚的载流子从源极泄漏的速度。但由于源极侧墙351A和漏极侧墙352A的宽度之和保持不变，所以源漏重掺杂离子之间的距离保持不变。相应的，本发明还提供一种半导体器件，参考图3F，所述半导体器件包括衬底31，所述衬底31包括源极区域和漏极区域；形成于所述衬底上的栅极结构32 ；
形成于所述源极区域上方的源极侧墙351A以及形成于所述漏极区域上方的漏极侧墙352A，所述源极侧墙351A的截面宽度大于漏极侧墙352A的截面宽度；形成于所述衬底31中的源极重掺杂区331和漏极重掺杂区341，所述源极重掺杂区331和漏极重掺杂区341为非对称结构，所述漏极重掺杂区341比源极重掺杂区更靠近沟道331。由于漏极重掺杂区的掺杂离子与器件沟道的距离被拉近，从而提高了漏极沟道中的纵向电场，由横向电场加速的载流子碰撞产生的电子空穴对，空穴会在更强的纵向电场作用下被扫入衬底，增大了衬底电流，另一方面，源极重掺杂区的掺杂离子与器件衬底的距离被拉远，从而降低了积聚载流子从源极重掺杂区的泄漏速度。本发明通过改进侧墙刻蚀工艺，提高了浮体效应存储器单元的写入速度。此外，由于在源极重掺杂区的重掺杂离子与沟道的距离被拉远的同时，漏极重掺杂区的重掺杂离子与沟道的距离被拉近，总的源漏重掺杂离子之间的距离保持不变，因此器件的有效沟道长度(Effective Channel Length)基本保持不变,器件的其他性能得以保持。以上所述仅为本发明的较佳实施例，凡依本发明权利要求范例所作的均等变化与修饰，皆应属于本发明权利要求涵盖范围。
权利要求
1.一种提高浮体效应存储单元写入速度的侧墙刻蚀方法，其特征在于，包括提供衬底，所述衬底上形成有栅极结构，所述衬底包括源极区域和漏极区域；在所述衬底上形成侧墙沉积层；在所述源极区域上方的侧墙沉积层上形成光刻胶层；采用中性离子对漏极区域上方的侧墙沉积层进行离子注入；去除所述光刻胶层，对所述侧墙沉积层进行刻蚀，以在所述源极区域上方形成源极侧墙，并在所述漏极区域上方形成漏极侧墙，所述源极侧墙的截面宽度大于所述漏极侧墙的截面宽度。
2.如权利要求I所述的提高浮体效应存储单元写入速度的侧墙刻蚀方法，其特征在于，所述中性离子为锗离子或氙离子。
3.一种半导体器件制造方法，其特征在于，包括在衬底上形成栅极结构，所述衬底包括源极区域和漏极区域；以所述栅极结构为掩膜，在栅极结构两侧的衬底内进行轻掺杂，形成源极延伸区和漏极延伸区；在所述衬底上形成侧墙沉积层；在所述源极区域上方的侧墙沉积层上形成光刻胶层；采用中性离子对漏极区域上方的侧墙沉积层进行离子注入；去除所述光刻胶层，并对所述侧墙沉积层进行刻蚀，以在所述源极区域上方形成源极侧墙，在所述漏极区域上方形成漏极侧墙，所述源极侧墙的截面宽度大于所述漏极侧墙的截面宽度；进行源漏重掺杂以及退火工艺，形成源极重掺杂区和漏极重掺杂区，所述源极重掺杂区和漏极重掺杂区为非对称结构，所述漏极重掺杂区比源极重掺杂区更靠近沟道。
4.如权利要求3所述的半导体器件制造方法，其特征在于，所述中性离子为锗离子或氙离子。
5.一种半导体器件，其特征在于，包括衬底，所述衬底包括源极区域和漏极区域；形成于所述衬底上的栅极结构；形成于所述源极区域上方的源极侧墙以及形成于所述漏极区域上方的漏极侧墙，所述源极侧墙的截面宽度大于漏极侧墙的截面宽度；形成于所述衬底中的源极重掺杂区和漏极重掺杂区，所述源极重掺杂区和漏极重掺杂区为非对称结构，所述漏极重掺杂区比源极重掺杂区更靠近沟道。
全文摘要
本发明公开了一种提高浮体效应存储单元写入速度的侧墙刻蚀方法，通过采用中性离子对漏极区域上方的侧墙进行离子注入，使得在侧墙刻蚀工艺中对漏极区域上方的侧墙薄膜刻蚀速度要大于源极区域上方的侧墙薄膜的刻蚀速度，刻蚀后漏极区域上方的侧墙宽度较小，而源极区域上方的侧墙宽度较大；在源漏重掺杂注入和退火工艺后，漏极重掺杂区的掺杂离子离沟道距离被拉近，源极重掺杂区的掺杂离子与沟道的距离被拉远，不仅提高了漏极沟道中的纵向电场，增大了衬底电流，而且降低了积聚载流子从源极重掺杂区的泄漏速度，从而提高了浮体效应存储单元的写入速度。
文档编号H01L21/266GK102610501SQ20121008121
公开日2012年7月25日 申请日期2012年3月23日 优先权日2012年3月23日
发明者俞柳江 申请人:上海华力微电子有限公司