专利名称：一种双层隔离混合晶向应变硅纳米线cmos制备方法
技术领域：
本发明涉及半导体器件制造领域，尤其涉及一种双层隔离混合晶向应变硅纳米线CMOS制备方法。
背景技术：
通过缩小晶体管的尺寸来提高芯片的工作速度和集成度、减小芯片功耗密度一直是微电子工业发展所追求的目标。在过去的四十年里，微电子工业发展一直遵循着摩尔定律。当前的场效应晶体管的物理栅长已接近20n m，栅介质也仅有几个氧原子层厚，通过缩小传统场效应晶体管的尺寸来提高性能已面临一些困难，这主要是因为小尺寸下短沟道效应和栅极漏电流使晶体管的开关性能变坏。纳米线场效应晶体管(NWFET，Nanowire MOSFET)有望解决这一问题。一方面，小的沟道厚度和宽度使NWFET的栅极更接近于沟道的各个部分，有助于晶体管栅极调制能力的增强，而且它们大多采用围栅结构，栅极从多个方向对沟道进行调制，能够进一步增强调制能力，改善亚阈值特性。因此，NWFET可以很好地抑制短沟道效应，使晶体管尺寸得以进一步缩小。另一方面，NWFET利用自身的细沟道和围栅结构改善栅极调制力和抑制短沟道效应，缓解了减薄栅介质厚度的要求，有望减小栅极漏电流。此外，纳米线沟道可以不掺杂，减少了沟道内杂质离散分布和库仑散射。对于一维纳米线沟道，由于量子限制效应，沟道内载流子远离表面分布，故载流子输运受表面散射和沟道横向电场影响小，可以获得较高的迁移率。基于以上优势，NWFET越来越受到科研人员的关注。由于Si材料和工艺在半导体工业中占有主流地位，与其他材料相比，硅纳米线场效应晶体管(SiNWFET)的制作更容易与当前工艺兼容。NWFET的关键工艺是纳米线的制作，可分为自上而下和自下而上两种工艺路线。对于Si纳米线的制作，前者主要利用光刻(光学光刻或电子束光刻)和刻蚀(ICP、RIE刻蚀或湿法腐蚀)工艺，后者主要基于金属催化的气-液-固(VLS)生长机制，生长过程中以催化剂颗粒作为成核点。目前，自下而上的工艺路线制备的硅纳米线由于其随机性而不太适合SiNWFET的制备，因此目前的硅纳米线场效应晶体管中的SiNW主要是通过自上而下的工艺路线制备。当前，在先进半导体器件制造中引入应变工程非常普遍，对于沟道方向为〈110〉的M0SFET，当沟道方向具有张应力时，可以有效增大NM0SFET的电流驱动能力，而当沟道方向具有压应力时，可以有效增大PMOSFET的电流驱动能力。同样道理，对于最先进的半导体纳米线场效应晶体管(Nanowire Field EffectTransistor, NWFET)，如果在其纳米线长度方向(即沟道方向)引入应变工程，也将大大增大NWFET的电流驱动能力。Masumi Saitoh等人在IEDM2010论文“Understandingof Short-Channel Mobility in Tri-Gate Nanowire MOSFETs and Enhanced StressMemorization Technique for Performance Improvement”中J艮道了在针对 <110>NW nFET中引入应力工程后(采用应力记忆技术，SMT),电流驱动能力增大了 58%。
美国专利US20110254058A1、US20110254099A1、US20110254101A1、US20110254013AUUS20110254102AUUS20110254100AUUS20110248354A1 中公开了全包围栅混合晶向CMOS场效应晶体管结构，但是它们都有以下共同缺陷NM0S和PMOS共用同一栅极层，只能实现钳位式的CMOS结构，无法实现NMOS和PMOS分离结构，而实际CMOS电路中具有大量NMOS和PMOS分离结构。NMOS和PMOS共用同一栅极层，无法针对NMOS和PMOS分别进行栅极功函数调节和栅极电阻率调节。工艺上很难实现针对NMOS和PMOS分别进行源漏离子注入。
发明内容
本发明针对现有技术中存在的缺陷，提出一种新型的双层隔离混合晶向应变硅纳米线CMOS制备方法，在有效克服现有技术缺陷同时，又能保持同样高的器件集成密度。此夕卜，可以有效增大载流子迁移率，进而增大CMOS电流驱动能力。为了实现上述目的，本发明提供一种双层隔离混合晶向应变硅纳米线CMOS制备方法，包括以下顺序步骤
步骤I :对顶层硅含有杂质离子且表面晶向为(110)的SOI硅片进行光刻和刻蚀定义出硅纳米线场效应晶体管的区域，刻蚀至暴露出埋氧层为止，除去光刻和刻蚀过程中留下的光阻和/或硬掩膜。步骤2 :采用湿法刻蚀除去SOI顶层硅片下方的部分埋氧层，使得硅纳米线区域下方存在空洞层，其中顶层硅层源漏衬垫位置与下面的埋氧层相连。步骤3 :采用热氧化工艺和湿法刻蚀工艺去除顶层硅层中硅纳米线区表面的氧化层，制备形成硅纳米线，在器件上淀积绝缘介质层，使得硅片层下方空洞层中填充绝缘介质；对绝缘介质层进行磨平，使得NWFET的源漏衬垫上方形成2(T200nm的绝缘介质层。步骤4 :对绝缘介质层进行光刻和选择性刻蚀，刻蚀除去NWFET的栅极区域的绝缘介质，暴露出SiNW，刻蚀至露出埋氧层为止。步骤5 :对器件进行栅极氧化层工艺，在SiNW和衬底及源漏区域表面形成Si02、Si0N、Si3N4、高k介质层、或其的混合栅氧层；再在栅极氧化层上淀积栅极材料，研磨去除多余栅极材料。步骤6 :对器件进行光刻和刻蚀，将源漏衬垫区刻蚀开，刻蚀至留下底部硅薄层；去除光阻，在刻蚀出的源漏衬垫区域选择性外延生长SiGe，同时进行源漏元位掺杂。步骤7 :对器件进行源漏退火工艺和自对准金属硅/锗硅合金工艺，从而制备得到下层(110)表面晶向应变硅纳米线PM0SFET，在器件表面沉积绝缘介质层以隔离PMOSFET和NM0SFETo步骤8 :将(100)表面晶向硅和已制备有(110)/〈110〉SiNW PMOSFET的支撑片进行低温键合处理，使得绝缘介质层上形成(100)硅层，这时如果上层硅层厚度不够则可以进行低温外延生长硅层以增大上层硅层厚度。步骤9 :在步骤8形成的硅层上重复进行上述步骤I至7所述的步骤，形成上层(100)表面晶向应变硅纳米线NM0SFET，在上层NM0SFET过程中源漏衬垫区域选择性外延生长 SiC。步骤10 :通过后道金属互连工艺引出下层PMOSFET和上层NM0SFET各端口。
在本发明提供的一个优选实施例中，所述顶层含有杂质离子的SOI硅片选用对SOI硅片进行离子注入形成或在形成SOI硅片过程中形成杂质离子。在本发明提供的一个优选实施例中，所述硅纳米线的截面形状为圆形、横向跑道型或纵向跑道型。在本发明提供的一个优选实施例中，所述下层PMOSFET制备过程中，外延生长SiGe中的Ge的化学摩尔比为1°/Tl00%，优选的外延生长SiGe中的Ge的化学摩尔比为10 50%。在本发明提供的一个优选实施例中，所述下层PMOSFET制备过程中，源漏本位掺 杂选用B、BF、BF2或其混合离子。在本发明提供的一个优选实施例中，所述上层NM0SFET制备过程中，外延生长SiC中的C的化学摩尔比为0. Of 10%。优选的外延生长SiC中的C的化学摩尔比为0. f 5%。在本发明提供的一个优选实施例中，所述上层NM0SFET制备过程中，源漏本位掺杂选用P，As或其混合离子。在本发明提供的一个优选实施例中，所述步骤9中个各步骤在小于500°C的环境下进行。在本发明提供的一个优选实施例中，所述高k介质层为Hf02、ZrO2, La203、A1203、TiO2' SrTiO3> LaAlO3' Y2O3> HfOxNy、ZrOxNy、La2OxNy' Al2OxNy' TiOxNy、SrTiOxNy, LaAlOxNy' Y2OxNy的一种或组合物材料。本发明提供一种双层隔离混合晶向应变硅纳米线CMOS制备方法，形成上下两层MOSFET的沟道区是具有不同表面晶向的硅纳米线，其中下层MOSFET为PMOSFET，上层MOSFET为NM0SFET。由于引入应力机制，在下层PMOSFET的沟道中沿源漏方向引入压应力，从而增大PMOSFET载流子空穴的迁移率；在上层NM0SFET的沟道中沿源漏方向引入张应力，从而增大NM0SFET载流子电子的迁移率。由于引入应力机制，有效增大CMOS的电流驱动能力。
图I是制备使用的SOI硅片结构剖面示意图。图2 (a)和图2 (b)是本发明双层隔离混合晶向应变硅纳米线CMOS中制备出硅纳米线后器件结构的俯视图和剖面图。图3是本发明中SiNW截面示意图。图4是本发明双层隔离混合晶向应变硅纳米线CMOS中硅层下方空洞层填充绝缘介质后的结构剖面示意图。图5 (a)和图5 (b)是本发明双层隔离混合晶向应变硅纳米线CMOS中刻蚀去除栅极区域的绝缘介质露出SiNW后器件的俯视图和剖面图。图6 (a)和图6 (b)是本发明双层隔离混合晶向应变硅纳米线CMOS中在沟槽内沉积栅极材料后器件的俯视图和剖面图。图7是本发明双层隔离混合晶向应变硅纳米线CMOS中沉积完上下层之间隔离介质层后器件的结构剖面示意图。图8是本发明中Si键合片与制备有(110)/〈110〉SiNW PMOSFET支撑片进行低温键合的工艺剖面示意图。图9是本发明中低温键合完成后的剖面结构剖面示意图。图10是本发明中形成上层NM0SFET后的剖面结构剖面示意图。图11 (a)和图11 (b)是本发明中完成后道金属互连工艺引出下层PMOSFET和上层NM0SFET各端口后的沿X-X’方向和Y-V方向的剖视结构示意图。图12是本发明双层隔离混合晶向应变硅纳米线CMOS的俯视结构示意图。
具体实施例方式本发明提供一种双层隔离混合晶向应变硅纳米线CMOS制备方法。即上下两层MOSFET的沟道区是具有不同表面晶向的硅纳米线。其中，下层MOSFET可以为PM0SFET，上层MOSFET可以为NM0SFET。在下层PMOSFET的沟道中沿源漏方向引入压应力，从而增大PMOSFET载流子空穴的迁移率；在上层NM0SFET的沟道中沿源漏方向引入张应力，从而增大·NM0SFET载流子电子的迁移率。通过应力机制的引入，有效增大CMOS的电流驱动能力。理论上讲,上下两层的SiNWFET可以采用任何表面晶向的娃纳米线,根据Yang M等人的研究成果，(100)/<110>的电子迁移率最大，(110)/<110>的空穴迁移率最大。因此，优选地，我们以(100)表面晶向的硅纳米线作为NM0SFET的沟道材料，并且NM0SFET的沟道方向为〈110〉，以(110)表面晶向的硅纳米线作为PMOSFET的沟道材料，并且PMOSFET的沟道方向为〈110〉。为详细说明本发明创造的技术内容、构造特征、所达成目的及功效，下面将结合实施例并配合附图予以详细说明。如图I所不,选用顶层含有杂质离子的SOI娃片,其中顶层娃为(110)表面晶向，埋氧层厚度为IOnnTlOOOnm,顶层硅层厚度为10nnT200nm。制备反型模式PM0SFET，则沟道杂质离子为施主杂质，制备积累模式PM0SFET，则沟道杂质离子为受主杂质。顶层含有杂质离子的SOI硅片可以通过离子注入或者顶层硅层中原始包括杂质离子，作为后续NWFET的沟道掺杂离子。对顶层含有杂质离子的SOI硅片进行光刻和刻蚀(可以采用PR mask,也可以采用Hard mask)定义出娃纳米线场效应晶体管的区域,形成中间为娃纳米线区域,两边为NWFET的源漏衬垫(Pad)。刻蚀至暴露出埋氧层为止，可以过刻蚀掉部分埋氧层。除去光刻和刻蚀过程中留下的光阻和/或硬掩膜。采用湿法刻蚀除去SOI顶层硅中硅纳米线区域下方的部分埋氧层，使得硅片层下方存在空洞层，其中硅片层源漏衬垫位置与下面的埋氧层相连。采用热氧化工艺和湿法刻蚀工艺去除硅纳米线区域表面的氧化层，制备形成硅纳米线，具体结构如图2 (a)和图2 (b)所示。根据硅纳米线区域刻蚀宽度和厚度的不同，所形成硅纳米线的截面形状也不同，有圆形、横向跑道形和纵向跑道形三种，具体结构如图3所示。在器件上沉积绝缘介质层(如SiO2层)，使得硅层下方的空洞层填充绝缘介质，CMP将绝缘介质层磨平，使得NWFET的源漏衬垫上方的绝缘介质层厚度为10nnT2000nm，形成结构如图4所示。如图5 Ca)和图5 (b)所示，对绝缘介质层进行光刻、选择性刻蚀(可以采用PRmask,也可以采用Hard mask)将NWFET的栅极区域刻蚀出来,刻蚀掉栅极区域的绝缘介质，露出SiNW，并且一直刻蚀到埋氧层为止。在对器件进行栅氧工艺，可以通过热氧化或者沉积工艺制备SiO2或者SiON或者Si3N4或者通过沉积工艺制备高K材料或者其组合的栅氧层，其中，高K材料可以为Hf02、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、Hf OxNy、ZrOxNy、La2OxNy、Al2OxNy'TiOxNy、SrTiOxNy、LaAlOxNy, Y2OxNy的一种或组合物材料。再在栅极氧化层上沉积栅极材料，栅极材料可以为多晶硅、无定形硅、金属或者其组合。采用CMP研磨去除多余栅极材料，形成结构如图6(a)和图6 (b)所示。对器件进行光刻、刻蚀将源漏衬垫区刻蚀开。可以采用Hard mask，优选地，采用Si3N4, SiON，TiN中的一种或者其组合。刻蚀至留下底部硅薄层；作为后续外延SiGe的籽晶 层。去除光阻,在刻蚀出的源漏衬垫区域选择性外延生长(SEG, Selective EpitaxialGrowth) SiGe，其中Ge的化学摩尔比为1% 100%，优选地，为10% 50%。同时，进行源漏原位掺杂，优选地，掺杂B、BF、BF2离子。如果栅极材料采用多晶硅或者无定形硅，则必须在本步骤保留Hard mask以避免在栅极区域发生外延生长，如果栅极材料采用金属，则本步骤前可以去除Hard mask。由于本工艺制备方法使得源漏区和栅极之间已经有绝缘介质隔离，并且最终源漏区和栅极区顶部是同一平面，因此不需要栅极侧墙工艺，简化了工艺流程。如果上个步骤是保留Hard mask的,这时去除Hard mask后进行源漏退火工艺。对器件进行自对准金属硅/锗硅合金工艺，完成下层(110)表面晶向应变硅纳米线PMOSFET的制备。由于源漏区域采用e-SiGe，它们对沟道区域沿沟道方向具有压应力作用，可以有效增大空穴迁移率，进而增大PMOSFET电流驱动能力。在器件表面沉积绝缘介质(如SiO2),以隔离上层与下层的NM0SFET和PM0SFET，形成结构如图7所示。如图8和图9所示，将(100)表面晶向硅和已制备有(110)/〈110〉SiNW PMOSFET的支撑片进行低温键合处理，使得绝缘介质层上形成(100)硅层，这时如果上层硅层厚度不够则可以进行低温外延生长硅层以增大上层硅层厚度。其中，低温外延(100)硅层是可以进行原位掺杂，作为后续NM0SFET的沟道掺杂离子。由于下层PMOSFET已制备完成，为了不影响下层器件和金属硅合金的性能，后续上层NM0SFET制备过程中必须采用低温方法，一般要求低于500°C环境下进行。基于上述低温键合工艺制备的上层(100)硅层，制备上层应变硅纳米线NM0SFET。工艺流程与下层PMOSFET制备基本相同，这里不赘述。其中，在刻蚀出的源漏衬垫区域选择性外延生长SiC，其中C的化学摩尔比为0. 019^10%，优选地，为0. 19T5%。同时，进行源漏原位掺杂，优选掺杂用P，As尚子。在对于源漏杂质热处理中，由于对下层器件温控的要求，优选采用Laser Anneal方法，可以实现上层器件局部Anneal，而不会影响到下层器件的性能。完成自对准金属硅合金工艺后，上层(100)表面晶向应变硅纳米线NM0SFET制备完成，形成如图10所示结构。由于源漏区域采用e-SiC，它们对沟道区域沿沟道方向具有张应力作用，可以有效增大电子迁移率，进而增大NM0SFET电流驱动能力。通过后道金属互连工艺引出下层PMOSFET和上层NM0SFET各端口，剖面结构如图11(a)和图11 (b)所示。图12是制备完成后的双层隔离混合晶向应变硅纳米线CMOS结构俯视示意图，其中110为下层PMOSFET的SiGe源区、111为下层PMOSFET的SiGe漏区、112为下层PMOSFET栅极层、120为上层NM0SFET的SiC源区、121为上层NM0SFET的SiC漏区、122为上层NM0SFET栅极层、126为双层堆叠SiNW鳍形有源区。以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。
权利要求
1.一种双层隔离混合晶向应变硅纳米线CMOS制备方法，其特征在于，包括以下顺序步骤 步骤I :对顶层硅含有杂质离子且表面晶向为(110)的SOI硅片进行光刻和刻蚀定义出硅纳米线场效应晶体管的区域，刻蚀至暴露出埋氧层为止，除去光刻和刻蚀过程中留下的光阻和/或硬掩膜； 步骤2 :采用湿法刻蚀除去SOI顶层硅片下方的部分埋氧层，使得硅纳米线区域下方存在空洞层，其中顶层硅层源漏衬垫位置与下面的埋氧层相连； 步骤3 :采用热氧化工艺和湿法刻蚀工艺去除顶层硅层中硅纳米线区表面的氧化层，制备形成硅纳米线，在器件上淀积绝缘介质层，使得硅片层下方空洞层中填充绝缘介质；对绝缘介质层进行磨平，使得NWFET的源漏衬垫上方形成2(T200nm的绝缘介质层； 步骤4 :对绝缘介质层进行光刻和选择性刻蚀，刻蚀除去NWFET的栅极区域的绝缘介质，暴露出SiNW，刻蚀至露出埋氧层为止； 步骤5 :对器件进行栅极氧化层工艺，在SiNW和衬底及源漏区域表面形成Si02、SiON,Si3N4、高k介质层、或其的混合栅氧层；再在栅极氧化层上淀积栅极材料，研磨去除多余栅极材料； 步骤6 :对器件进行光刻和刻蚀，将源漏衬垫区刻蚀开，刻蚀至留下底部硅薄层；去除光阻，在刻蚀出的源漏衬垫区域选择性外延生长SiGe，同时进行源漏元位掺杂； 步骤7 :对器件进行源漏退火工艺和自对准金属硅/锗硅合金工艺，从而制备得到下层(110)表面晶向应变硅纳米线PM0SFET，在器件表面沉积绝缘介质层以隔离PMOSFET和NM0SFET ； 步骤8 :将(100)表面晶向硅和已制备有(110)/〈110〉SiNW PMOSFET的支撑片进行低温键合处理，使得绝缘介质层上形成(100)硅层； 步骤9 :在步骤8中形成的硅层上重复进行上述步骤I至7所述的步骤，形成上层(100)表面晶向应变硅纳米线NM0SFET，在上层NM0SFET过程中源漏衬垫区域选择性外延生长SiC ； 步骤10 :通过后道金属互连工艺引出下层PMOSFET和上层NM0SFET各端口。
2.根据权利要求I所述的制备方法，其特征在于，所述顶层含有杂质离子的SOI硅片选用对SOI硅片进行离子注入形成或在形成SOI硅片过程中形成杂质离子。
3.根据权利要求I所述的制备方法，其特征在于，所述硅纳米线的截面形状为圆形、横向跑道型或纵向跑道型。
4.根据权利要求I所述的制备方法，其特征在于，所述下层PMOSFET制备过程中，外延生长SiGe中的Ge的化学摩尔比为f 100%，优选的外延生长SiGe中的Ge的化学摩尔比为10 50%。
5.根据权利要求I所述的制备方法，其特征在于，所述下层PMOSFET制备过程中，源漏本位掺杂选用B、BF、BF2或其混合离子。
6.根据权利要求I所述的制备方法，其特征在于，所述上层NM0SFET制备过程中，夕卜延生长SiC中的C的化学摩尔比为0. Of 10%，优选的外延生长SiC中的C的化学摩尔比为0.I 5%。
7.根据权利要求I所述的制备方法，其特征在于，所述上层NM0SFET制备过程中，源漏本位掺杂选用P，As或其混合离子。
8.根据权利要求I所述的制备方法，其特征在于，所述步骤9中个各步骤在小于500°C的环境下进行。
9.根据权利要求I所述的制备方法，其特征在于，所述高k介质层为Hf02、Zr02、La2O3、Al2O3' TiO2' SrTiO3' LaAlO3' Y2O3' HfOxNy' ZrOxNy, La2OxNy' Al2OxNy、TiOxNy' SrTiOxNy, LaAlOxNy'Y2OxNy的一种或组合物材料。
全文摘要
本发明提供一种双层隔离混合晶向应变硅纳米线CMOS制备方法。形成上下两层MOSFET的沟道区是具有不同表面晶向的硅纳米线，其中下层MOSFET为SiNW中沿源漏方向具有压应力的PMOSFET，上层MOSFET为SiNW中沿源漏方向具有张应力的NMOSFET。
文档编号H01L21/8238GK102683283SQ20121013393
公开日2012年9月19日 申请日期2012年5月3日 优先权日2012年5月3日
发明者黄晓橹 申请人:上海华力微电子有限公司