专利名称：单向瞬态电压抑制器的制作方法
技术领域：
本发明涉及ー种瞬态电压抑制，更确切地说是指一种单向瞬态电压抑制器(TVS)及其制备方法。
背景技术：
瞬态电压抑制器(TVS)是用于保护集成电路免遭过电压损害的器件。所设计的集成电路都是在电压的正常范围上工作的。然而，静电放电(ESD)、电快速瞬变以及闪电等意外情况产生的不可预测、不可控的高电压，会对电路造成严重损害。当这种高电压产生吋，就需要TVS器件保护集成电路，规避这些可能会损坏集成电路的情況。随着集成电路中配置的易受过电压影响的器件不断增多，对TVS保护的需求也不断增长。典型的TVS应用在USB电源与数据线保护、数字视频界面、高速以太网、笔记本电脑、监视器以及平板显示器中。 单向的TVS器件广泛用于保护上述应用的集成电路。这类器件受限于它们的工作方式。当瞬态正循环时(即正电压峰值)，单向TVS器件反向偏置。器件在雪崩模式下运行，将瞬态电流引入接地。瞬态被嵌制在TVS器件由TVS器件提供的箝位能级，确保对集成电路的保护。当瞬态负循环时(即负电压峰值)，单向TVS器件正向偏置。瞬态被嵌制在单边器件的内置电压降，电流沿正向传导。传统的单向TVS器件采用ー个NPN晶体管，基极和发射极短接，以实现单向器件的功能。这些都可以典型应用于钳位电压为5V以下的器件。然而，为了使3. 3V以下(例如3. 3V、2. 4V或I. 8V)的应用获得有效的保护，NPN晶体管的基极(即p_层)必须极其轻掺杂。由于单向TVS器件的钳位电压与基极层的掺杂浓度关系密切，因此处理/制备エ艺中任何细微的变化都会严重地影响单向器件的性能。因此，在本领域中，有必要提出ー种支持5V以下应用的单向TVS器件。正是在这一背景下，提出了本发明的技术方案。
发明内容
因此，本发明的目的是提供一种单向瞬态电压抑制器，应用于低钳位电压的电子器件，同时具有良好的钳位电压性能。本发明的ー个方面在于，提出了一种单向瞬态电压抑制器的器件结构，具体包括a) ー个第一导电类型的半导体衬底；b) —个形成在衬底上的第一导电类型的外延层；c)ー个与第一导电类型相反的第二导电类型的第一和第二本体区，形成在外延层中，第一和第二本体区之间水平间隔ー预定距离；d) —组第二导电类型的触发区，形成在外延层的顶面中；e) —组第一导电类型的源极区，形成在外延层的顶面中；触发区和源极区包括一个第一源极区，位于第一和第二触发区之间的第一本体区的横切附近，所述第一和第二触发区水平靠近第一源极区，且横切靠近第一本体区；ー个第二源极区，位于第三和第四触发区之间的第二本体区的横切附近，所述第三和第四触发区水平靠近第二源极区，且横切靠近第二本体区；ー个第三源极区，水平靠近第四触发区，所述第四触发区位于第二和第三源极区之间；以及f) ー个第二导电类型的植入区，位于第四触发区中，所述植入区水平靠近第三源极区。本发明的另ー个方面在于，提出了一种用于制备单向瞬态电压抑制器器件的方法，具体包括步骤a)在第一导电类型的衬底上方，形成ー个第一导电类型的外延层；b)在外延层中，形成与第一导电类型相反的第二导电类型的第一本体区和第二本体区；c)在外延层的顶面中，形成ー组第二导电类型的触发区；d)在外延层的顶面中，形成ー组第一导电类型的源极区；触发区和源极区包括ー个第一源极区，位于第一和第二触发区之间的第一本体区的横切附近，所述第一和第二触发区水平靠近第一源极区，且横切靠近第一本体区；ー个第二源极区，位于第三和第四触发区之间的第二本体区的横切附近，所述第三和第四触发区水平靠近第二源极区，且横切靠近第二本体区；ー个第三源极区，水平靠近第四触发区，所述第四触发区位于第二和第三源极区之间；以及e)在第四触发区中，形成一个第二导电类型的植入区，所述植入区水平靠近第三源极区。阅读以下详细说明并參照附图之后，本发明的这些和其他的特点和优势，对于本 领域的技术人员而言，无疑将显而易见。
图IA表示依据本发明的一个实施例，一种单向瞬态电压抑制器(TVS)器件的电路 图IB表示图IA所示的单向瞬态电压抑制器(TVS)器件运行的示意 图2A表示依据本发明的一个实施例，一种单向瞬态电压抑制器(TVS)器件的剖面示意
图2B表示依据本发明的ー个可选实施例，一种单向瞬态电压抑制器(TVS)器件的剖面示意 图2C表示依据本发明的另一个可选实施例，一种单向瞬态电压抑制器(TVS)器件的剖面示意 图2D表示依据本发明的另一个可选实施例，一种单向瞬态电压抑制器(TVS)器件的剖面示意 图3A-3I表不依据本发明的一个实施例，一种单向瞬态电压抑制器(TVS)器件的制备方法。
具体实施例方式以下结合附图，通过详细说明较佳的具体实施例，对本发明做进ー步阐述。图IA表示依据本发明的一个实施例，一种单向瞬态电压抑制器(TVS) 101的电路图。单向瞬态电压抑制器101含有两个并联的单独的NPN结构103、105。第一个NPN结构103可以作为一个带有浮动基极的NPN晶体管，下文还将详细介绍。第二个NPN结构105可以作为一个基极短接至发射极的NPN晶体管，下文也将详细介绍。TVS器件101可以并联到集成电路IC上。TVS器件101用于保护该集成电路IC不受瞬态(即不受欢迎的高压峰值)的影响，通过引导电流在发生瞬态时流经TVS 101，并嵌制电压穿过集成电路1C。
配置TVS 101，当VIN>0时，激活第一个NPN结构103，当VIN〈0时，激活第二个NPN结构105。当发生正向偏置(即VIN>0)瞬态时，第一个NPN结构103控制TVS运行。当发生负向偏置(即VIN〈0)瞬态时，第二个NPN结构105控制TVS运行。图IB表示发生瞬态时，TVS101的运行动作。当瞬态正向循环(即VIN>0)时，第一个NPN结构103以及第ニ个NPN结构105反向偏置。由于第一个NPN结构103的击穿电压比第二个NPN结构105的击穿电压低得多，因此第一个NPN结构103将在正向瞬态时，控制单向TVS运行动作。第一个NPN结构103在发生正向瞬态时，作为雪崩ニ极管，将瞬态电流引入接地，并将瞬态电压嵌制在第一NPN结构103相关的钳位电压处。当发生瞬态负向循环(即VIN〈0)时，第二个NPN结构105正向偏置，而第一个NPN结构103仍然反向偏置。因此，第二个NPN结构105在正向传导瞬态电流，同时将瞬态电压嵌制在第二个NPN结构105相关 内置正向电压降(例如O. 7V)处。因此，为了支持低压应用，必须为TVS器件101配置第一个NPN结构103，以获得低钳位电压。第一个NPN结构103的钳位电压，极其依赖于第一个NPN结构103的击穿电压，因此应使第一个NPN结构103获得很低的击穿电压。为了适合单向应用，第二个NPN结构105应同第一个NPN结构103共同封装。要更加详细地了解本发明所述的单向瞬态电压抑制器的结构及功能，请參见图2A。图2A表示依据本发明的一个实施例，一种单向瞬态电压抑制器(TVS)器件200的剖面示意图。图2A中的TVS 200工作方式与图IA所示的电路图中TVS 101相同，具有良好的钳位电压性能。TVS 200形成在重掺杂的η+半导体衬底201上，η+半导体衬底201承载外延层203。利用η+衬底201，使两个NPN结构易于制备，它们共同构成TVS器件200。外延层203为轻掺杂的η-层。此处所用的掺杂物浓度低于IOlfVcm3，可以认为是“轻掺杂”，掺杂物的浓度高于IO1Vcm3,可以认为是“重掺杂”。作为示例，但不作为局限，外延层203可以掺杂浓度大约为3 X IOlfVcm3的磷。为了简便，在电荷载流子类型的符号(P或η)之后使用+或-表示半导体材料中指定类型的电荷载流子相对的浓度级别。一般来说，η+材料的负电荷载流子(例如电子)的浓度高于η材料，η材料的载流子浓度高于η-材料。同样地，ρ+材料的正电荷载流子浓度(例如空穴)浓度高于P材料，P材料的浓度高于P-材料。要注意的是，我们所关注的是电荷载流子浓度，而不是掺杂物。例如，ー种材料可以重掺杂η-型掺杂物，但是如果也充分地反掺杂P-型掺杂物，那么该材料仍然具有相当低的电荷载流子浓度。为了便于理解本发明的实施例，有必要定义水平和横切方向。衬底201和外延层203通常在外型上是平面的，因此，可以定义ー个平行于衬底和/或外延层的參考面。所附的剖面图中，这种參考面可以在图纸中可以左右延伸，并且垂直于纸平面。此处所述的水平是指平行于參考面的方向，所述的横切是指垂直于參考面的方向。为了简便，讨论附图时，可以用左和右代替水平，上和下以及类似的词都可用于指示横切方向。ー对绝缘沟槽(即第一绝缘沟槽205以及第ニ绝缘沟槽205’)可以形成在外延层203和衬底201中的横切方向上，使每个绝缘沟槽205、205’的底部位于衬底201中，衬底201和外延层203之间的交界面之下。每个绝缘沟槽205、205’都内衬电介质材料(例如氧化硅)207。绝缘沟槽205、205’没有用电介质材料填充的剩余部分，可以用多晶硅209填充。还可选择，用电介质材料(例如氧化硅)填充绝缘沟槽。多晶硅最好处于氧化硅上方，以便填充沟槽，这会简化TVS器件200的制备エ艺。配置绝缘沟槽205、205’，使两个NPN结构206,208相互绝缘，从而不会在器件运行时，发生不良的水平P-N-P动作。在外延层203中形成ー对P-本体区(即第一 P-本体区211和第二 ρ-本体区211’)。第一 ρ-本体区211构成第一个NPN结构206的本体。第二 ρ-本体区211构成第ニ个NPN结构208的本体。在外延层203的顶面内，形成ー组P-型掺杂触发区213、213’、213”、213’”。这组三个η+源极区215、215’、215”也形成在外延层203的顶面中。第一源极区215横切地位于第一本体区211附近，第一和第二触发区213、213’之间，第一和第二触发区213、213’位于第一源极区的水平附近，第一本体区的横切附近。第二源极区215’位于第二本体区211’的横切附近，第三和第四触发区213”、213’”之间，第三和第四触发区213”、213”’在第ニ源极区215’的水平附近，第二本体区211’的横切附近。第三源极区215”位于第四触发区213’”的水平附近。第四触发区213’”位于第二源极区215’和第三源极区215”之间。
触发区213、213’、213”、213’”允许电接触到或接受来自ρ-本体区211、211’的电接触。第一和第二 η+源极区215、215’分别构成第一个和第二个NPN结构的集电极区。第三η+源极区215”的作用将在下文中详细介绍。P+植入区217形成在第四触发区213’”的顶面中，第四触发区213’”在第三源极区215”的水平附近。P+植入区217可以掺杂浓度大约为I X IO1Vcm3的硼。这个ρ+植入区的作用将在下文中详细介绍。通过第一 η+源极区215、ρ_本体区211、外延区203以及η+衬底201，形成第一个NPN结构206，用于嵌制正向偏置瞬态电压。N+源极区215构成NPN结构的集电极，ρ_本体区211构成第一个NPN结构206的基板，部分外延层203和η+衬底201 —起构成NPN结构20的发射极。第一个NPN结构20的钳位电压极其依赖于第一个NPN结构的击穿电压。NPN结构的击穿电压与两个不同的因素有关Ρ-Ν结(即ρ+本体区211和η+源极区215之间的结)的击穿电压以及NPN结构的增益。NPN结构的击穿电压与P-N结的击穿电压成正比，与NPN结构的增益成反比。ー种限制击穿电压的方法是提高P+本体区211的掺杂浓度，从而有效降低NPN结构的击穿电压。然而，存在ー个特定的阈值，进ー步提高掺杂浓度超过阈值后，会产生巨大的反向漏电流，可能会损坏器件。第一个NPN结构206通过配置ー个浮动基极(即没有直接连接到P-本体区211上的外部电连接)，可以修正该问题。配置浮动基极NPN结构，可以无需产生很大的漏电流，就用高掺杂浓度，获得低击穿电压。凭借ー个浮动基极NPN晶体管，流经基极-集电极结的漏电流，也必须流经发射极-基极结。因此，NPN晶体管的増益将漏电流放大，浮动基极NPN晶体管的击穿电压低于带有发射极NPN晶体管的短接基极。此外，可以通过提高第一个NPN结构206的增益，来降低NPN结构的击穿电压。NPN结构的増益依赖于基极(即P+本体区211)的厚度，所以通过减小P+本体区211的厚度，可以有效降低TVS的击穿电压。因此，可以配置单向TVS器件200中的第一个NPN结构，具有很低的钳位电压，保护集成电路不受正向偏置瞬态的影响。第二个NPN结构208用于嵌制反向配置瞬态电压，由第二源极区215’、第二 ρ-本体区211’、部分外延层203以及部分η+衬底201构成。第二 η+源极区215’构成第二个NPN结构208的集电极，第二 P-本体区211’构成第二个NPN结构的基极，外延层203和η+衬底201 —起构成第二个NPN结构208的发射极。第三η+源极区215”和ρ+植入区217将基极(第二 P-本体区211’)短接至发射极(η+衬底201和外延层203)，从而第二个NPN结构208在发生反向偏置瞬态时，作为正向偏置二极管。当发生正向偏置瞬态时，电流全部流经第一个NPN结构206，而不是第二个NPN结构208。其原因在于，第一个NPN结构206的击穿电压远低于第二个NPN结构208。因此，与第二个NPN结构相比，它具有更低的巨大瞬态下的雪崩击穿，从而在发生正向偏置瞬态时，主导TVS的运行。在发生反向偏置瞬态时，电流全部流经第二个NPN结构208，而不是第一个NPN结 构206。其原因在于，第二个NPN结构208将作为正向偏置的P-N 二极管，从而在发生反向偏置瞬态时，主导TVS的运行。顶面绝缘层219和金属垫221形成在外延层203上方。多个开口形成在顶面绝缘层219中，使金属垫电接触到TVS 200的零部件上。一个开口形成在第一源极区215上方，使金属垫221与第一个NPN结构相接触。另一个开口形成在第二源极区215’上方，使金属垫221与第二个NPN结构相接触。第三个开口形成在P+植入区217和第三源极区215”上方，使第二个NPN结构208的基极短接至第二个NPN结构的发射极上。图2B-2D表示图2Α所示的单向瞬态电压抑制器(TVS)器件的可选实施例。图2B表示依据本发明的一个可选实施例，一种单向瞬态电压抑制器(TVS)器件的剖面示意图。图2B中的单向TVS 200’的结构除了添加了一个η+沉降区223之外，其他都与图2Α中的TVS 200相同。N+沉降区223位于外延层203中，第三η+源极区215”下方，η+衬底201和外延层203之间的交界面上方。N+沉降区223有助于将第二个NPN结构的电阻降至接地。单向TVS器件200’的运行情况及功能参见图IA中的电路图。图2C表示依据本发明的另一个可选实施例，一种单向瞬态电压抑制器(TVS )器件的剖面示意图。图2C中的单向TVS 200”的结构除了删除了第一和第二绝缘沟槽205、205’之外，其他都与图2Α中的TVS 200相同。图2Α中的绝缘沟槽205、205’用于使第一个NPN结构和第二个NPN结构相互绝缘，从而不会在器件运行时，发生不理想的横向PNP (即第一P-本体区211、外延层203以及第二 P-本体区213)动作。然而，如果两个ρ_本体区211、211’相隔足够远，那么无需引入绝缘沟槽，这种横向PNP动作就可以忽略。作为示例，但不作为局限，两个P-本体区大约间隔10微米。单向TVS器件200”的运行情况及功能参见图IA中的电路图。图2D表示依据本发明的另一个可选实施例，一种单向瞬态电压抑制器(TVS)器件的剖面示意图。图2D中的单向TVS 200’”的结构除了删除了第一和第二绝缘沟槽205、205’，并添加了 η+沉降区223之外，其他都与图2B中的TVS 200’相同。参见上述图2C，只要两个P-本体区211、211’相隔足够远，那么无需引入绝缘沟槽，从而不会发生横向PNP动作。而且，如上所述，添加η+沉降区223有助于将第二个NPN结构的电阻降至接地。单向TVS器件200’ ”的运行情况及功能参见图IA中的电路图。图3Α-3Ι表示用于制备图2Α所示的单向TVS器件的方法。虽然附图及说明仅仅针对图2Α所示的TVS器件，但是本领域的技术人员应明确，该制备方法加入或省略标准处理工艺后即可轻松应用于任意的TVS器件。
如图3A所示，单向TVS器件从η+型衬底301 (例如硅晶圆开始)。利用η+衬底301有利于制备构成单向TVS器件的两个NPN结构。如图3Β所示，外延层303生长在η+衬底301上方。外延层303为轻掺杂的η-型外延层。第一外延层303和η+衬底301将一起构成两个NPN结构的发射极。如图3C所示，第一绝缘沟槽305和第二绝缘沟槽305’形成在外延层303和衬底301内。可以利用硬掩膜(掩膜未示出)，刻蚀绝缘沟槽305、305’，刻蚀到大约5微米的深度，使沟槽305、305’的底部位于衬底301中。然后，可以选择沿绝缘沟槽305、305’壁，沉积或生长一层厚度约50nm的氧化物307。还可选择,用氧化物而不是多晶娃,填充绝缘沟槽305、305’。用多晶硅309填充绝缘沟槽305、305’的剩余部分。利用回刻工艺，除去多余的多晶硅309。图3C表示刻蚀和填充沟槽后的单向TVS器件。可以选择形成绝缘沟槽305、305’。如上所述，如果两个NPN结构间隔足够远，那么就可以忽略横向PNP动作。如图3D所示，随后进行带掩膜的植入(掩膜未示出)，形成第一 P-本体区311和 第二本体区311’。作为示例，但不作为局限，植入后进行扩散，得到所需的掺杂浓度。第一P-本体区311形成在第一绝缘沟槽305和第二绝缘沟槽305’之间的外延层303中。第一P-本体区311将作为第一个NPN结构的本体。第二 ρ-本体区311’形成在外延层303中，第二绝缘沟槽305’的右侧。第二 ρ-本体区311’将作为第二个NPN结构的本体。如图3E所示，进行另一个带掩膜的植入(掩膜未示出)，形成四个一组的P-触发区313、313’、313”、313’”。作为示例，但不作为局限，植入后进行扩散，得到所需的掺杂浓度。第一 P-触发区313形成在外延层303的顶面中，第一 ρ-本体区311的左边缘部分上方。第二 P-触发区313’形成在外延层303的顶面中，第一 P-本体区311的右边缘部分上方。第三P-触发区313”形成在外延层303的顶面中，第二 P-本体区311的左边缘部分上方。第四P-触发区313’”形成在外延层303的顶面中，第二 P-本体区311’的右边缘部分上方。P-触发区313、313’、313”、313’”允许连接或连接到ρ-本体区311、311’。如图3F所示，进行另一个带掩膜的植入(掩膜未示出)，形成三个一组的η+源极区315、315’、315”。作为示例，但不作为局限，植入后进行扩散，得到所需的掺杂浓度。第一 η+源极区315形成在外延层303的顶面中，第一 ρ-本体区311的上方，并且位于第一 ρ-触发区313和第二 ρ-触发区313’之间。第一 η+源极区315将作为第一个NPN结构的集电极。第二 η+源极区315’形成在外延层303中，第二 ρ_本体区311’上方，位于第三ρ-触发区313”和第四ρ-触发区313’”之间。第二 η+源极区将作为第二个NPN结构的集电极。第三η+源极区315”形成在外延层303的顶面中，靠近第四P-触发区313’ ”的右侧。第三η+源极区315”有助于将第二个NPN结构的基极(即第二 P-本体区311’)短接至第二个NPN结构的发射极(即外延层303和η+衬底301)。如图3G所示，进行另一个带掩膜的植入(掩膜未示出)，形成ρ+植入区317。作为示例，但不作为局限，植入后进行扩散，得到所需的掺杂浓度。P+植入区317形成在第四P-触发区313’ ”的顶面中，靠近第三η+源极区315”的左侧。P+植入区317沿第三η+源极区315”用于将第二个NPN结构的基极(即第二 P-本体区311’)短接至第二个NPN结构的发射极(即外延层303和η+衬底301)。如图3Η所示，绝缘层319 (例如氧化硅)可以选择沉积在外延层319上方。利用传统工艺，在绝缘层319中形成开口，以便提供到单向TVS器件上的接头。第一开口形成在第一 η+源极区315上方，以便连接到第一个NPN结构。第二开口形成在第二 η+源极区315’上方，以便连接到第二个NPN结构。第三开口形成在ρ+植入区317和第三源极区315”上方，以便将第二个NPN结构的基极短接至第二个NPN结构的发射极。如图31所示，最后，金属垫321形成在绝缘层319开口中，提供到单向TVS器件零部件的电接头/接触。金属垫321沉积在第一开口和第二开口上方，从而在两个NPN结构之间形成电接触，也使 外部源极连接到第一个和第二个NPN结构上。另一个金属垫321沉积在P+植入区317和第三η+源极区315”上方的开口上，以便将第二个NPN结构的基极短接至第二个NPN结构的发射极。如上所述，上述制备单向TVS器件的步骤局限于图2Α所示的单向TVS器件，然而添加或删除部分制备工艺后，也可用于制备上述其他的单向TVS器件。例如，利用额外的带掩膜植入，可以制备图2Β和2D所示的单向TVS器件。又例如，删除制备绝缘沟槽的步骤，就可以形成图2C和2D中所示的单向TVS器件。尽管以上是本发明的较佳实施例的完整说明，但是也有可能使用各种可选、修正和等效方案。因此，本发明的范围不应局限于以上说明，而应由所附的权利要求书及其全部等效内容决定。任何可选件(无论首选与否)，都可与其他任何可选件(无论首选与否)组合。在权利要求中，不定冠词“一个”或“一种”都指内容中的一个或多个项目的数量。
权利要求
1.一种单向瞬态电压抑制器器件，其特征在于，包括 a)ー个第一导电类型的半导体衬底； b)ー个形成在衬底上的第一导电类型的外延层； c)ー个与第一导电类型相反的第二导电类型的第一和第二本体区，形成在外延层中，第一和第二本体区之间水平间隔ー预定距离； d)ー组第二导电类型的触发区，形成在外延层的顶面中； e)ー组第一导电类型的源极区，形成在外延层的顶面中；触发区和源极区包括ー个第一源极区，位于第一和第二触发区之间的第一本体区的横切附近，所述第一和第二触发区水平靠近第一源极区，且横切靠近第一本体区；ー个第二源极区，位于第三和第四触发区之间的第二本体区的横切附近，所述第三和第四触发区水平靠近第二源极区，且横切靠近第二本体区；ー个第三源极区，水平靠近第四触发区，所述第四触发区位于第二和第三源极·区之间；以及 f)ー个第二导电类型的植入区，位于第四触发区中，所述植入区水平靠近第三源极区。
2.如权利要求I所述的器件，其特征在于，还包括第一和第二绝缘沟槽，形成在外延层和衬底中，第一本体区、第一触发区、第一源极区和第二触发区位于第一和第二绝缘沟槽之间，第二绝缘沟槽位于第一和第二本体区之间，内衬电介质材料。
3.如权利要求2所述的器件，其特征在于，每个沟槽中都填充电介质材料。
4.如权利要求2所述的器件，其特征在于，每个沟槽中未被电介质材料填充的部分用多晶硅填充。
5.如权利要求I所述的器件，其特征在于，还包括ー个第一导电类型的重掺杂沉降区，在第三源极区和衬底之间横切延伸。
6.如权利要求I所述的器件，其特征在于，还包括ー个第一导电类型的重掺杂沉降区，穿过第三源极区和衬底之间的外延层横切延伸。
7.如权利要求I所述的器件，其特征在于，用浓度大于IO1Vcm3的掺杂物掺杂衬底。
8.如权利要求7所述的器件，其特征在于，用浓度小于衬底和源极区的掺杂物掺杂外延层。
9.如权利要求8所述的器件，其特征在于，用浓度小于植入区的掺杂物掺杂本体区。
10.如权利要求9所述的器件，其特征在于，用浓度小于衬底和源极区的掺杂物掺杂触发区。
11.如权利要求10所述的器件，其特征在于，用浓度大于IO1Vcm3的掺杂物掺杂源极区。
12.如权利要求11所述的器件，其特征在于，用浓度大于IO1Vcm3的掺杂物掺杂植入区。
13.如权利要求I所述的器件，其特征在于，第一导电类型为η型。
14.如权利要求I所述的器件，其特征在于，第二导电类型为P型。
15.如权利要求I所述的器件，其特征在于，还包括ー个形成在外延层上的绝缘层，其中外延层位于绝缘层和衬底之间，绝缘层具有ー个横切靠近第一源极区的第一开ロ，一个横切靠近第二源极区的第二开ロ，以及ー个横切靠近植入区和第三源极区的第三开ロ。
16.如权利要求15所述的器件，其特征在于，还包括ー个第一金属接头，形成在绝缘层的第一开口和第二开ロ中，以及ー个第二金属接头，形成在绝缘层的第三开ロ中。
17.一种用于制备单向瞬态电压抑制器器件的方法，其特征在于，包括 a)在第一导电类型的衬底上方，形成ー个第一导电类型的外延层； b)在外延层中，形成与第一导电类型相反的第二导电类型的第一本体区和第二本体区； c)在外延层的顶面中，形成ー组第二导电类型的触发区； d)在外延层的顶面中，形成ー组第一导电类型的源极区；触发区和源极区包括ー个第一源极区，位于第一和第二触发区之间的第一本体区的横切附近，所述第一和第二触发 区水平靠近第一源极区，且横切靠近第一本体区；ー个第二源极区，位于第三和第四触发区之间的第二本体区的横切附近，所述第三和第四触发区水平靠近第二源极区，且横切靠近第二本体区；ー个第三源极区，水平靠近第四触发区，所述第四触发区位于第二和第三源极区之间；以及 e)在第四触发区中，形成ー个第二导电类型的植入区，所述植入区水平靠近第三源极区。
18.如权利要求17所述的方法，其特征在于，形成第一本体区和第二本体区的步骤b)包括 在外延层的表面上使用一个掩膜；并且 在扩散后进行离子植入。
19.如权利要求17所述的方法，其特征在于，形成四个ー组的触发区的步骤c)包括 在外延层的表面上使用一个掩膜；并且 在扩散后进行离子植入。
20.如权利要求17所述的方法，其特征在于，形成三个ー组的源极区的步骤d)包括 在外延层的表面上使用一个掩膜；并且 在扩散后进行离子植入。
21.如权利要求17所述的方法，其特征在于，形成植入区的步骤e)包括 在外延层的表面上使用一个掩膜；并且 在扩散后进行离子植入。
22.如权利要求17所述的方法，其特征在于，还包括在步骤b)之前形成第一和第二绝缘沟槽，其中所述第一本体区位于所述第一和第二绝缘沟槽之间，所述第二绝缘沟槽位于第一本体区和第二本体区之间。
23.如权利要求22所述的方法，其特征在于，形成绝缘沟槽的步骤包括 在外延层的表面上使用一个掩膜；并且 通过掩膜刻蚀外延层。
24.如权利要求22所述的方法，其特征在于，还包括使用电介质材料填充每个绝缘沟槽。
25.如权利要求22所述的方法，其特征在于，还包括使用电介质材料内衬每个绝缘沟槽，对于每个绝缘沟槽中未被电介质材料填充的剰余部分，使用多晶硅填充。
26.如权利要求17所述的方法，其特征在于，还包括形成ー个第一导电类型的沉降区，所述沉降区在第三源极区和衬底之间横切延伸。
27.如权利要求17所述的方法，其特征在于，还包括在外延层上形成ー个绝缘层，其中外延层位于绝缘层和衬底之间；所述绝缘层具有ー个横切靠近第一源极区的第一开ロ，ー个横切靠近第二源极区的第二开ロ，以及ー个横切靠近植入区和第三源极区的第三开□。
28.如权利要求27所述的方法，其特征在于，还包括在所述绝缘层的第一开口和第二开ロ中形成第一金属接头，以及在所述绝缘层的第三开ロ中形成第二金属接头。·
全文摘要
本发明涉及一种单向瞬态电压抑制器。其中，外延层位于衬底上方。第一和第二本体区形成在外延层中，并且相互间隔一预设的水平间距。触发和源极区形成在外延层中。第一源极区在第一和第二触发区之间的第一本体区横切附近，第一和第二触发区在第一源极区的水平附近，且在第一本体区的横切附近。第二源极区位于第三和第四触发区之间的第二本体区横切附近，第三和第四触发区在第二源极区的水平附近，且在第二本体区的横切附近。第四触发区在第二和第三源极区之间。第四触发区中的植入区在第三源极区的水平附近。
文档编号H01L27/02GK102856318SQ20121018647
公开日2013年1月2日 申请日期2012年6月8日 优先权日2011年6月28日
发明者管灵鹏, 马督儿·博德, 安荷·叭剌 申请人:万国半导体股份有限公司