一种金属栅半导体器件的制造方法
【专利摘要】一种金属栅半导体器件的制造方法，包括步骤：提供半导体衬底；在所述衬底上形成栅堆栈层，包括依次层叠的界面层、介电层、覆盖层、牺牲栅材料层、硬掩膜层；蚀刻所述栅堆栈层以在所述衬底上形成虚设栅极结构；在所述衬底中形成源漏极；蚀刻所述虚设栅极结构的所述硬掩膜层和所述牺牲栅材料层以形成沟槽；填充所述沟槽形成金属栅极。其可以解决金属栅半导体器件的制造的金属栅替代（RMG）步骤中所使用的CMP方法不易控制而无法得到理想厚度/高度的金属栅极的问题。使用本发明方法所制造的半导体器件可获得统一的金属栅极高度，改善金属栅极的填充效果，避免源/漏极暴露并能改善半导体的电学性能。
【专利说明】一种金属栅半导体器件的制造方法【技术领域】[0001]本发明是涉及一种半导体制造【技术领域】，更确切的说，本发明涉及一种金属栅半 导体器件的制造方法。【背景技术】[0002]在制造金属栅半导体的过程中经常会使用到化学机械抛光平坦化(CMP)的方法。 举例来说，在制造金属栅半导体的金属栅替代(RMG)步骤中包括的两个子步骤，即虚设栅 极打开以暴露牺牲栅材料层的抛光步骤和金属栅极形成之后的抛光步骤中都会使用到CMP 的方法。[0003]在现有技术中由于在金属栅替代(RMG)的步骤中不能对CMP方法很好地控制以致 该步骤之后得到的栅极和侧壁(充当金属栅填充的模具)的高度难以控制。而该缺陷会导 致:半导体栅极的高度各异，金属栅极填充的效果不好，源/漏极暴露等，并由此会使得半 导体的电学性能降低。[0004]而在目前的半导体制造工艺中没有方法来克服上述问题。
【发明内容】
[0005]鉴于以上问题，本发明提供一种金属栅半导体器件的制造方法，发明包括以下步 骤:[0006]a)提供半导体衬底；[0007]b)在所述衬底上形成栅堆栈层，包括依次层叠的界面层、介电层、覆盖层、牺牲栅 材料层、硬掩膜层；[0008]c)蚀刻所述栅堆栈层以在所述衬底上形成虚设栅极结构；[0009]d)在所述衬底中形成源漏极；[0010]e)蚀刻所述虚设栅极结构的所述硬掩膜层和所述牺牲栅材料层以形成沟槽；[0011]f)填充所述沟槽形成金属栅极。[0012]进一步的，述硬掩膜层具有2_50nm的厚度。[0013]进一步的，所述硬掩膜层是SiN层。[0014]进一步的，所述硬掩膜层是BN层。[0015]进一步的，所述硬掩膜层的形成方法是PVD、ALD或CVD。[0016]进一步的，蚀刻SiN硬掩膜层的条件包括:使用F2，所述F2的流量为 100_2000sccm ;压力为 0.3-lmtorr;功率为 50_1500w。[0017]进一步的，蚀刻BN硬掩膜层的条件包括:使用流量为100-2000sCCm的C12 ;压力 为 0.3-lmtorr;功率为 50_1500w。[0018]进一步的，还包括在步骤d)之后，在所述虚设栅极结构和所述衬底上形成层间介 电层以及平坦化所述层间介电层以露出所述硬掩膜层的步骤。[0019]进一步的，其中步骤f)还包括在所述填充沟槽之后的平坦化步骤。[0020]进一步的，还包括在步骤d)之后，在所述衬底和所述虚设栅极结构上形成应力记 忆层，执行热退火以及去除所述应力记忆层的步骤。[0021]进一步的，还包括在所述形成层间介电层之前，在所述虚设栅极结构和所述衬底 上形成蚀刻停止层的步骤。[0022]进一步的，所述牺牲栅材料层是多晶硅层。[0023]进一步的，所述金属栅材料是铝。[0024]进一步的，执行化学机械抛光工艺来实现所述平坦化。[0025]本发明可以解决金属栅半导体器件的制造的金属栅替代(RMG)步骤中所使用的 CMP方法不易控制而无法得到理想厚度/高度的金属栅极的问题。使用本发明方法所制造 的半导体器件可获得统一的金属栅极高度，改善金属栅极的填充效果，避免源/漏极暴露 并能改善半导体的电学性能。【专利附图】
【附图说明】[0026]图1A-1I是本发明各个工艺步骤的器件剖面图。【具体实施方式】[0027]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然 而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以 实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进 行描述。[0028]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出 的金属栅半导体器件的制造方法。显然，本发明的施行并不限定于半导体领域的技术人员 所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明 还可以具有其他实施方式。[0029]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所 述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整 体、步骤、操作、元件、组件和/或它们的组合接下来，将结合附图更加完整地描述本发明。[0030]首先，如图1A所示，提供一衬底200。所述衬底可以为以下所提到的材料中的至少 一种:硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)以 及绝缘体上锗化硅(SiGeOI)等。在所述衬底中可以形成有掺杂区域和/或隔离结构，所述 隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。在本发明的实施例 中，所述衬底可以为Si衬底。[0031]然后在其上形成Si02界面层201，所述界面层是通过快速热氧化工艺(RTO)或原 子层沉积工艺(ALD)来形成的。[0032]然后在所述Si02界面层上形成栅极介电层202，可以选用高K材料来形成所述栅 极介电层，例如用在Hf02中引入S1、Al、N、La、Ta等元素并优化各元素的比率来得到的高 K材料等。所述形成栅极介电层的方法可以是物理气相沉积工艺或原子层沉积工艺。在本 发明的实施例中，在所述Si02界面层上形成HfAION栅极介电层，其厚度为15到60埃。[0033]之后，在栅极介电层202上形成覆盖层203，可以是TiN覆盖层。[0034]之后，在覆盖层203上形成牺牲栅材料层204，其可以用多晶硅材料来形成所述牺牲栅材料层。在本发明的一个实施例中，使用低压化学气相淀积(LPCVD)工艺来形成多晶硅的牺牲栅材料层，其的工艺条件包括:反应气体为硅烷(SiH4)，所述硅烷的流量范围为 100~200立方厘米/分钟(sccm)，如150sccm ;反应腔内温度范围为700~750摄氏度； 反应腔内压力为250~350毫毫米萊柱(mTorr),如300mTorr ;所述反应气体中还包括缓冲气体，所述缓冲气体可为氦气(He)或氮气,所述氦气和氮气的流量范围为5~20升/分钟 (slm)，如 8slm、IOslm 或 15slm。[0035]然后，在所述牺牲栅材料层204上形成硬掩膜层205，其具有2_50nm的厚度。所述硬掩膜层的形成方法可以是PVD、ALD、或CVD，可以使用SiN或BN来形成硬掩膜层。在一个实施例中，利用化学气相沉积方法在低温下形成SiN的硬掩膜层，然后再对所形成的SiN 的硬掩膜层进行等离子体处理。[0036]然后，如图1B所示，进行形成栅极的步骤。可以使用光刻工艺对以上步骤所依次形成的Si02界面层201，栅极介电层202.覆盖层203和牺牲栅材料层204、硬掩膜层205 进行图案化处理以形成栅极的结构。所述栅极具有堆栈结构，其上保留以上步骤所形成的硬掩膜层205.[0037]然后，如图1C所示，进行形成偏移侧墙(offset spacer)211的步骤。偏移侧墙的材料可以是氮化硅，氧化硅或者氮氧化硅等绝缘材料。偏移侧墙可以提高形成的晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应。形成偏移侧墙的工艺可以是化学气相沉积。在一个实施例中所形成的偏移侧墙的厚度可以小到80埃。[0038]接着，形成轻掺杂源极/漏极(LDD)于栅极结构任一侧的衬底中。所述形成LDD 的方法可以是离子注入工艺或扩散工艺。所述LDD注入的离子类型根据将要形成的半导体器件的电性决定，即形成的器件为NMOS器件，则LDD注入工艺中掺入的杂质离子为磷、砷、 锑、铋中的一种或组合；若形成的器件为PMOS器件，则注入的杂质离子为硼。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。[0039]然后，在衬底200和上述步骤所形成的偏移侧墙上形成间隙壁(Spacer) 212，可以使用氮化硅、碳化硅、氮氧化硅或其组合的材料。可以在衬底上沉积第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁，所述间隙壁可以具有10-30NM 的厚度。[0040]然后在衬底中以离子注入工艺在栅极周围的半导体衬底中形成源漏极，其中在 PMOS的源漏极所形成的可以是SiGe源/漏极。还可以包括退火步骤、形成袋形注入区等步骤。[0041]然后在器件表面形成金属硅化物(SAB)阻挡层，可以使用TEOS与氧气形成氧化膜作为SAB膜，然后通过光刻和干刻在源漏极区域形成SAB区。然后在所述阻挡层上沉积硅化物金属如NiPt，并进行退火的步骤以便在源漏区上形成金属硅化物。`[0042]然后，可以在NMOS部分进行沉积覆盖其衬底和栅极的应力记忆层的步骤，该应力记忆层的材料可以是SiN，然后进行热退火的步骤，使得应力记忆层所引发的应力被记忆至 NMOS半导体中，其受到的是沿着沟道方向的拉伸应力，可以使得沟道区域的分子排列更加疏松，从而提闻电子的迁移率。[0043]而在以上步骤所形成的PMOS源漏极的SiGe使其获得沿着沟道方向的压缩应力，该应力可以使沟道区域内的分子排布更加紧密，有助于提高空穴的迁移率。[0044]然后，参照图1D，在表面沉积蚀刻停止层221。蚀刻停止层可用SiCN、SiN、SiC、 SiOF、SiON等形成.然后进行沉积层间介电层(ILD) 220于栅极结构上。可以采用化学气 相沉积法、高密度等离子体化学气相沉积法、旋转涂布法、溅镀等方法形成。所述层间介电 层可以采用氧化硅、氮氧化硅、氮化硅等材料。[0045]然后，参照图1E，对层间介电层220和以上步骤所沉积的蚀刻停止层221进行平坦 化处理，所述平坦化停止于硬掩膜层205。所述平坦化处理的非限制性实例包括机械平坦化 方法和化学机械抛光平坦化方法。[0046]然后，参照图1F，进行去除PMOS虚设栅极的硬掩膜层205和牺牲栅材料层204以 形成沟槽300的步骤。所述去除的方法可以是光刻或蚀刻刻的方法。[0047]在所形成的硬掩膜层是SiN层的实施例中，对该SiN硬掩膜层的蚀刻条件包括:使 用流量为 100-2000sccm 的 F2 ;压力为 0.3-lmtorr;功率为 50_1500w。[0048]在另外所形成的硬掩膜层是BN层的实施例中，对该BN硬掩膜层的蚀刻条件包括: 使用流量为100-2000sccm的C12 ;压力为0.3-lmtorr;功率为50_1500w。[0049]然后，参照图1G，进行形成PMOS金属栅极的步骤，可以使用沉积的方法，包括化学 气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气 相沉积(LTCVD)、等离子体化学气相沉积(PECVD)。所沉积的金属栅极包括多个堆栈的薄 膜，可以是依次沉积的功函数金属层，阻挡层和导电层。优选地，所述功函数金属层的厚度 在10-200埃之间。所述导电层可以是铝层，也可以是铜或钨层。在本发明的一个实施例 中使用Al形成所述导电层，可以用CVD或PVD的方法进行沉积。在该导电层形成之后，在 300-500摄氏度温度下进行退火。其在含氮环境中反应的时间为10-60分钟。最后使用CMP 对导电层进行平坦化，以除去沟槽300以外的导电层而形成PMOS金属栅极301。[0050]然后，参照图1H，进行去除NMOS虚设栅极的硬掩膜层205和牺牲栅材料层204以 形成沟槽400的步骤。所述去除的方法可以是光刻或蚀刻刻的方法。[0051]在所形成的硬掩膜层是SiN层的实施例中，对该SiN硬掩膜层的蚀刻条件包括:使 用流量为 100-2000sccm 的 F2 ;压力为 0.3-lmtorr;功率为 50_1500w。[0052]在另外所形成的硬掩膜层是BN层的实施例中，对该BN硬掩膜层的蚀刻条件包括: 使用流量为100-2000sccm的C12 ;压力为0.3-lmtorr;功率为50_1500w。[0053]然后，参照图1I，进行形成NMOS金属栅极401的步骤，可以使用与形成PMOS金属 栅极相同或相似的方法来形成NMOS金属栅极。[0054]通过进行以上的步骤，栅极和侧壁的高度容易控制并可获得具有统一高度的金属 栅极。所述方法可以应用于Gate-1ast和Gate-first工艺中。[0055]然后进行后续工艺以完成半导体元件的制造。[0056]为了说明和描述的目的，给出了本发明各个方面的以上描述。其并不旨在穷尽列 举或将本发明限制为所公开的精确形式，且明显地，可以进行多种修改和变化。本发明旨在 将对本领域技术人员是显而易见的这些修改和变化包括在由所附权利要求限定的本发明 的范围内。
【权利要求】
1.一种金属栅半导体器件的制造方法，包括步骤:a)提供半导体衬底；b)在所述衬底上形成栅堆栈层，包括依次层叠的界面层、介电层、覆盖层、牺牲栅材料 层、硬掩膜层；c)蚀刻所述栅堆栈层以在所述衬底上形成虚设栅极结构；d)在所述衬底中形成源漏极；e)蚀刻所述虚设栅极结构的所述硬掩膜层和所述牺牲栅材料层以形成沟槽；f)填充所述沟槽形成金属栅极。
2.根据权利要求1所述的方法，其中所述硬掩膜层具有2-50nm的厚度。
3.根据权利要求1所述的方法，其中所述硬掩膜层是SiN层。
4.根据权利要求1所述的方法，其中所述硬掩膜层是BN层。
5.根据权利要求1所述的方法，其中所述硬掩膜层的形成方法是PVD、ALD或CVD。
6.根据权利要求3所述的方法，其中蚀刻SiN硬掩膜层的条件包括:使用F2，所述F2 的流量为 100-2000sccm ;压力为 0.3-lmtorr;功率为 50_1500w。
7.根据权利要求4所述的方法，其中蚀刻BN硬掩膜层的条件包括:使用流量为 100-2000sccm 的 C12 ;压力为 0.3-lmtorr;功率为 50_1500w。
8.根据权利要求1所述的方法，还包括在步骤d)之后，在所述虚设栅极结构和所述衬 底上形成层间介电层以及平坦化所述层间介电层以露出所述硬掩膜层的步骤。
9.根据权利要求1所述的方法，其中步骤f)还包括在所述填充沟槽之后的平坦化步骤。
10.根据权利要求1所述的方法，其中还包括在步骤d)之后，在所述衬底和所述虚设栅 极结构上形成应力记忆层，执行热退火以及去除所述应力记忆层的步骤。
11.根据权利要求8所述的方法，还包括在所述形成层间介电层之前，在所述虚设栅极 结构和所述衬底上形成蚀刻停止层的步骤。
12.根据权利要求1所述的方法，其中所述牺牲栅材料层是多晶硅层。
13.根据权利要求1所述的方法，其中所述金属栅材料是铝。
14.根据权利要求8或9所述的方法，执行化学机械抛光工艺来实现所述平坦化。
【文档编号】H01L21/28GK103515235SQ201210211787
【公开日】2014年1月15日 申请日期:2012年6月25日 优先权日:2012年6月25日
【发明者】平延磊, 鲍宇, 肖海波 申请人:中芯国际集成电路制造(上海)有限公司