专利名称：一种三应变全平面SOI BiCMOS集成器件及制备方法
技术领域：
本发明属于半导体集成电路技术领域，尤其涉及一种三应变全平面SOI BiCMOS集成器件及制备方法。
背景技术：
集成电路是信息社会经济发展的基石和核心。正如美国工程技术界最近评出20世纪世界20项最伟大工程技术成就中第五项电子技术时提到，“从真空管到半导体、集成电路，已成为当代各行业智能工作的基石。”集成电路时最能体现知识经济特征的典型产品之一。目前，以集成电路为基础的电子信息产业已成为世界第一大产业。随着集成电路技术的发展，整机和元件之间的明确界限被突破，集成电路不仅成为现代产业和科学技术的基础， 而且正创造着信息时代的硅文化。由于Si材料的优良特性，特别是能方便地形成极其有用的绝缘膜——SiO2膜和Si3N4膜，从而能够利用Si材料实现最廉价的集成电路工艺，发展至今，全世界数以万亿美元的设备和技术投入，已使Si基工艺形成了非常强大的产业能力。同时，长期的科研投入也使人们对Si及其工艺的了解，达到十分深入、透彻的地步，因此在集成电路产业中，Si技术是主流技术，Si集成电路产品是主流产品，占集成电路产业的90%以上。在Si集成电路中以双极晶体管作为基本结构单元的模拟集成电路在电子系统中占据着重要的地位，随着Si技术的发展，Si双极晶体管的性能也获得了大幅的提高。但是到了上世纪90年代，Si双极晶体管由于电压、基区宽度、功率密度等原因的限制，不能再按工业界普遍采用的等比例缩小的方法来提高器件与集成电路的性能，严重地制约了 |吴拟集成电路和以其为基础的电子系统性能的进一步提闻。为了进一步提高器件及集成电路的性能，研究人员借助新型的半导体材料如GaAs, InP等，以获得适于无线移动通信发展的高速器件及集成电路。尽管GaAs和InP基化合物器件频率特性优越，但其制备工艺比Si工艺复杂、成本高，大直径单晶制备困难、机械强度低，散热性能不好，与Si工艺难兼容以及缺乏象SiO2那样的钝化层等因素限制了它的广泛应用和发展。
发明内容
本发明的目的在于提供一种三应变、全平面SOI BiCMOS集成器件及电路制备方法，以实现利用张应变Si材料电子迁移率高于体Si材料和压应变SiGe材料空穴迁移率高于体Si材料特点，制备出性能增强的三应变、全平面SOI BiCMOS集成器件及电路。本发明的目的在于提供一种三应变、全平面SOI BiCMOS集成器件，NMOS器件为应变Si平面沟道，PMOS器件为应变SiGe平面沟道，双极器件为SOI SiGe HBT器件。进一步、所述NMOS器件的导电沟道是张应变Si材料，其导电沟道为平面沟道。进一步、所述PMOS器件的导电沟道是压应变SiGe材料，其导电沟道为平面沟道。进一步、所述PMOS器件采用量子阱结构。
进一步、SiGe HBT器件的基区为应变SiGe材料。进一步、所述BiCMOS集成器件为平面结构。本发明的另一目的在于提供一种三应变、全平面SOI BiCMOS集成器件的制备方法，该制备方法包括如下步骤第一步、选取氧化层厚度为150 400nm，上层Si厚度为100 150nm，N型掺杂浓度为I X IO16 I X IO17CnT3的SOI衬底片；第二步、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上生长一层厚度为50 IOOnm的N型Si外延层，作为集电区，该层掺杂浓度为I X IO16 I X IO17cnT3 ；第三步、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上生长一层厚度 为2(T60nm的SiGe层，作为基区，该层Ge组分为15 25%，掺杂浓度为5 X IO18 5 X IO19CnT3 ；第四步、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上生长一层厚度为100 200nm的N型Si层，作为发射区，该层掺杂浓度为I X IO17 5 X IO17cnT3 ；第五步、利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层厚度为20(T300nm的Si02层和一层厚度为IOOlOOnm的SiN层；光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5 的深槽，利用化学汽相淀积(CVD)方法，在600 800°C，在深槽内填充SiO2 ；第六步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层厚度为20(T300nm的SiO2层和一层厚度为100 200鹽的SiN层；光刻集电区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为18(T300nm的浅槽，利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2 ;第七步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层厚度为20(T300nm的SiO2层和一层厚度为100 200鹽的SiN层；光刻基区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为105 205nm的浅槽，利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2 ;第八步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层厚度为30(T500nm的SiO2层；光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为I X IO19 I X IO20Cm^3,形成集电极接触区域；第九步、光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为IX IO19 IX 102°cm_3，形成基极接触区域；光刻发射极区域，对该区域进行N型杂质注入，使发射极接触区掺杂浓度为IXlO19 lX102°cnT3，形成发射极接触区域；并对衬底在950 1100°C温度下，退火15 120s，进行杂质激活，形成SiGe HBT器件；第十步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层SiO2，光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区，刻蚀出深度为I. 5
2.5um的深槽，将中间的氧化层刻透；利用化学汽相淀积(CVD)方法，在600 750°C，在NMOS器件有源区上选择性外延生长四层材料第一层是厚度为200 400nm的P型Si缓冲层，掺杂浓度为I 5X IO15CnT3 ;第二层是厚度为I. 3 2. Inm的P型SiGe渐变层，该层底部Ge组分是0 %，顶部Ge组分是15 25 %，掺杂浓度为I 5 X 1015cm_3 ;第三层是Ge组分为15 25%，厚度为200 400nm的P型SiGe层，掺杂浓度为0. 5 5 X IO17CnT3 ;第四层是厚度为8 20nm的P型应变Si层，掺杂浓度为0. 5 5X 1017cm_3，作为NMOS器件的沟道；利用湿法腐蚀，刻蚀掉表面的层SiO2 ；第^^一步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层SiO2，光刻PMOS器件区域，利用干法刻蚀工艺，在PMOS器件有源区，刻蚀出深度为200 400nm的浅槽，利用化学汽相淀积(CVD)方法，在600 750°C，在PMOS器件有源区上选择性外延生长三层材料第一层是厚度为200 400nm的N型Si缓冲层，掺杂浓度为0. 5 5 X 1017cnT3，第二层是厚度为8 20nm的N型SiGe应变层，Ge组分是15 25 %，掺杂浓度为0. 5 5X 1017cm_3，作为PMOS器件的沟道；第三层是厚度为3 5nm的本征弛豫Si帽层，形成PMOS器件有源区；利用湿法腐蚀，刻蚀掉表面的层SiO2 ；第十二步、光刻场氧区,利用干法刻蚀工艺,在场氧区刻蚀出深度为0. 3 0. 5 ii m的浅槽；再利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2 ;最后，用化 学机械抛光(CMP)方法，除去多余的氧化层，形成浅槽隔离；第十三步、在300 400°C，在有源区上用原子层化学汽相淀积(ALCVD)的方法淀积HfO2层，厚度为6 10nm，作为NMOS器件和PMOS器件的栅介质，再利用化学汽相淀积(CVD)方法，在600 750°C，在栅介质层上淀积一层厚度为100 500nm的本征Poly-SiGe作为栅电极，Ge组分为10 30% ;光刻NMOS器件和PMOS器件栅介质与栅多晶，形成栅极；第十四步、光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成掺杂浓度为I 5 X IO18cnT3的N型轻掺杂源漏结构(N-LDD)区域；光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成掺杂浓度为I 5X IO18cnT3的P型轻掺杂源漏结构(P-LDD)区域；第十五步、利用化学汽相淀积(CVD)方法，在600 800°C，在整个衬底上淀积一厚度为3 5nm的SiO2层，用干法刻蚀掉这层SiO2,形成NMOS器件和PMOS器件栅极侧墙；第十六步、光刻NMOS器件有源区，在NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区、漏区和栅极；光刻PMOS器件有源区，在PMOS器件有源区进行N型离子注入，自对准生成PMOS器件的源区、漏区和栅极；第十七步、在整个衬底上用化学汽相淀积(CVD)方法，在600 800°C，淀积300 500nm厚的5102层；光刻出引线窗口，在整个衬底上溅射一层金属镍(Ni )，合金，自对准形成金属硅化物，清洗表面多余的金属，形成NMOS器件和PMOS器件电极金属接触；溅射金属，光刻引线，构成MOS器件导电沟道为22 45nm的三应变、全平面SOI BiCMOS集成器件。进一步、该制备方法中所涉及的最高温度根据涉及所有包含化学汽相淀积(CVD)的工艺温度决定，最高温度小于等于800°C。进一步、基区厚度根据第三步SiGe的外延层厚度来决定，取20 60nm。本发明的另一目的在于提供一种三应变、全平面SOI BiCMOS集成电路的制备方法，包括如下步骤步骤I，外延生长的实现方法为(Ia)选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为150nm，上层材料为掺杂浓度为I X IO16CnT3的N型Si，厚度为IOOnm ；(Ib)利用化学汽相淀积(CVD)的方法，在600°C，在上层Si材料上生长一层厚度为50nm的N型外延Si层，作为集电区，该层掺杂浓度为I X IO16CnT3 ；
(Ic)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长一层厚度为20nm的SiGe层，作为基区，该层Ge组分为15%，掺杂浓度为5 X IO18CnT3 ；(Id)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长一层厚度为IOOnm的N型Si层，作为发射区，该层掺杂浓度为I X IO17CnT3 ；步骤2，器件深槽隔离制备的实现方法为(2a)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为200nm 的 SiO2 层；(2b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为IOOnm 的 SiN 层；(2c)光刻器件间深槽隔离区域，在浅槽隔离区域干法刻蚀出深度为5pm的深槽； (2d)利用化学汽相淀积(CVD)方法，在600°C，在深槽内填充SiO2，形成器件深槽隔离；步骤3，集电极浅槽隔离制备的实现方法为(3a)用湿法刻蚀掉表面的SiO2和SiN层；(3b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为200nm 的 SiO2 层；(3c)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为IOOnm 的 SiN 层；(3d)光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为ISOnm的浅槽；(3e)利用化学汽相淀积(CVD)方法，在600°C，在浅槽内填充SiO2，形成集电极浅槽隔离；步骤4，基极浅槽隔离制备的实现方法为(4a)用湿法刻蚀掉表面的SiO2和SiN层；(4b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为200nm 的 SiO2 层；(4c)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为IOOnm 的 SiN 层；(4d)光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为215nm的浅槽；(4e)利用化学汽相淀积(CVD)方法，在600°C，在浅槽内填充SiO2，形成基极浅槽隔离；步骤5，SiGe HBT形成的实现方法为(5a)用湿法刻蚀掉表面的SiO2和SiN层；(5b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为300nm 的 SiO2 层；(5c)光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为I X IO19CnT3,形成集电极；(5d)光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为I X IO19CnT3,形成基极；
(5e)光刻发射极区域，对该区域进行N型杂质注入，使发射极接触区掺杂浓度为I X IO19CnT3,形成发射极；(5f)对衬底在950°C温度下，退火120s，进行杂质激活，形成SiGe HBT ；步骤6，NMOS器件有源区制备的实现方法为(6a)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层SiO2 ；(6b)光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区，刻蚀出深度为I. 5 ii m的深槽，将氧化层刻透；(6c)利用化学汽相淀积(CVD)的方法，在600°C，在深槽内生长一层厚度为200nm的P型Si缓冲层，掺杂浓度为I X IO15CnT3 ；
(6d)利用化学汽相淀积(CVD)的方法，在600°C，P型缓冲层上生长一层厚度为I. 3 ii m的P型Ge组分梯形分布的SiGe,底部Ge组分为0%，顶部为15%，掺杂浓度为I X IO15Cm 3 ；(6e)利用化学汽相淀积(CVD)的方法，在600°C，在Ge组分梯形分布的SiGe层上生长一层厚度为200nm的P型SiGe层，Ge组分为15%，掺杂浓度为5 X IO16cnT3 ；(6f)利用化学汽相淀积(CVD)方法，在600°C，在SiGe层上生长一层厚度为20nm的应变Si层，掺杂浓度为5X 1016cm_3，作为NMOS器件的沟道；(6g)利用湿法腐蚀，刻蚀掉表面的层SiO2 ；步骤7，PMOS器件有源区制备的实现方法为(7a)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层SiO2 ；(7b)光刻PMOS器件区域，利用干法刻蚀工艺，在PMOS器件有源区，刻蚀出深度为200nm的浅槽，利用化学汽相淀积(CVD)的方法，在600°C，在PMOS器件有源区生长一层厚度为200nm的N型Si缓冲层，掺杂浓度为5 X IO16CnT3 ；(7c)利用化学汽相淀积(CVD)的方法，在600°C，在Si缓冲层上生长一层厚度为20nm的P型SiGe层，Ge组分为15%，掺杂浓度为5X IO16CnT3 ；(7d)利用化学汽相淀积(CVD)的方法，在600°C，在应变SiGe层上生长一层厚度为5nm的本征弛豫Si帽层，形成PMOS器件有源区；(7e)利用湿法腐蚀，刻蚀掉表面的层SiO2 ；步骤8，MOS器件栅极与轻缠着你杂源漏(LDD)制备的实现方法为(8a)在300°C，在有源区上用原子层化学汽相淀积(ALCVD)的方法淀积HfO2层，厚度为6nm，作为NMOS器件和PMOS器件的栅介质；(Sb)利用化学汽相淀积(CVD)方法，在600°C，在栅介质层上淀积一层本征的Poly-SiGe，厚度为 IOOnm, Ge 组分为 10% ；(8c)光刻MOS器件栅介质与栅多晶，形成栅极；(8d)光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成掺杂浓度为I X IO18CnT3的N型轻掺杂源漏结构(N-LDD)区域；(8e)光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成掺杂浓度为I X IO18CnT3的P型轻掺杂源漏结构(P-LDD)区域；步骤9，MOS器件形成的实现方法为(9a)利用化学汽相淀积(CVD)方法，在600°C，在整个衬底上淀积一厚度为3nm的SiO2 层；(9b)利用干法刻蚀工艺，蚀掉这层SiO2，保留NMOS器件和PMOS器件栅极侧墙；(9c)光刻NMOS器件有源区，在NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源、漏区和栅极；(9d)光刻PMOS器件有源区，在PMOS器件有源区进行N型离子注入，自对准生成PMOS器件的源、漏区和栅极；步骤10，构成BiCMOS集成电路的实现方法为(IOa)用化学汽相淀积(CVD)方法，在600°C，在整个衬底上淀积300nm厚的SiO2层； (IOb)光刻引线窗口，在整个衬底上溅射一层金属镍(Ni)，合金，自对准形成金属硅化物，清洗表面多余的金属，形成金属接触；(IOc)派射金属,光刻引线,形成金属引线,最终构成MOS器件导电沟道为22nm的三应变、全平面SOI BiCMOS集成器件及电路。本发明具有如下优点:I.本发明制备的三应变、全平面SOI BiCMOS中SiGe HBT器件的集电区厚度较传统器件薄，因此，该器件存在集电区横向扩展效应，并能够在集电区形成二维电场，从而提高了该器件的反向击穿电压和Early电压，在相同的击穿特性下，具有比传统器件更优异的特征频率；2.本发明制备的三应变、全平面SOI BiCMOS集成器件及电路方法中采用选择性外延技术，分别在NMOS器件和PMOS器件有源区选择性生长张应变Si和压应变SiGe材料，使NMOS器件和PMOS器件频率性能和电流驱动能力等电学性能能够获得同时提升，从而CMOS器件与集成电路性能获得了增强；3.本发明制备的三应变、全平面SOI BiCMOS集成器件及电路方法中MOS器件采用了高K值的HfO2作为栅介质，提高了 MOS器件的栅控能力，增强了 MOS器件的电学性能；4.本发明制备的三应变、全平面SOI BiCMOS集成器件结构中PMOS器件为量子阱器件，即应变SiGe沟道层处于Si帽层和体Si层之间，与表面沟道器件相比，该器件能有效地降低沟道界面散射，提高了器件电学特性；同时，量子阱可以使热载流子注入栅介质中的问题得到改善，增加了器件和电路的可靠性；5.本发明制备三应变、全平面SOI BiCMOS集成器件中MOS器件采用Poly-SiGe材料作为栅电极，其功函数随Ge组分的变化而变化，通过调节Poly-SiGe中Ge组分，实现CMOS阈值电压可连续调整，减少了工艺步骤，降低了工艺难度；6.本发明制备的三应变、全平面SOI BiCMOS集成器件及电路的过程中涉及的最高温度为800°C，低于引起应变Si和应变SiGe沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变沟道应力，提高集成电路的性能。
图I是本发明提供的三应变、全平面SOI BiCMOS集成器件及电路制备方法的实现流程图。
具体实施例方式为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。本发明实施例提供了一种三应变、全平面SOI BiCMOS集成器件，NMOS器件为应变Si平面沟道，PMOS器件为应变SiGe平面沟道，双极器件为SOI SiGe HBT器件。作为本发明实施例的一优化方案，所述NMOS器件的导电沟道是张应变Si材料，其导电沟道为平面沟道。作为本发明实施例的一优化方案，所述PMOS器件的导电沟道是压应变。SiGe材料，其导电沟道为平面沟道。作为本发明实施例的一优化方案，所述PMOS器件采用量子阱结构。 作为本发明实施例的一优化方案，SiGe HBT器件基区为应变SiGe材料。作为本发明实施例的一优化方案，所述BiCMOS集成器件为全平面结构。以下参照附图1，对本发明制备三应变、全平面SOI BiCMOS集成器件及电路的工艺流程作进一步详细描述。实施例I :制备导电沟道22nm三应变、全平面SOI BiCMOS集成器件及电路，具体步骤如下步骤1，外延生长。(Ia)选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为150nm，上层材料为掺杂浓度为I X IO16CnT3的N型Si，厚度为IOOnm ；(Ib)利用化学汽相淀积(CVD)的方法，在600°C，在上层Si材料上生长一层厚度为50nm的N型外延Si层，作为集电区，该层掺杂浓度为I X IO16CnT3 ；(Ic)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长一层厚度为20nm的SiGe层，作为基区，该层Ge组分为15%，掺杂浓度为5 X IO18CnT3 ；(Id)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长一层厚度为IOOnm的N型Si层，作为发射区，该层掺杂浓度为I X 1017cnT3。步骤2，器件深槽隔离制备。(2a)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为200nm 的 SiO2 层；(2b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为IOOnm 的 SiN 层；(2c)光刻器件间深槽隔离区域，在浅槽隔离区域干法刻蚀出深度为5pm的深槽；(2d)利用化学汽相淀积(CVD)方法，在600°C，在深槽内填充SiO2，形成器件深槽隔离。步骤3，集电极浅槽隔离制备。(3a)用湿法刻蚀掉表面的SiO2和SiN层；(3b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为200nm 的 SiO2 层；(3c)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为IOOnm 的 SiN 层；(3d)光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为ISOnm的浅槽；(3e)利用化学汽相淀积(CVD)方法，在600°C，在浅槽内填充SiO2，形成集电极浅槽隔离。
步骤4，基极浅槽隔离制备。(4a)用湿法刻蚀掉表面的SiO2和SiN层；(4b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为200nm 的 SiO2 层；(4c)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为IOOnm 的 SiN 层；(4d)光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为215nm的浅槽；(4e)利用化学汽相淀积(CVD)方法，在600°C，在浅槽内填充SiO2，形成基极浅槽隔离。步骤5，SiGe HBT 形成。(5a)用湿法刻蚀掉表面的SiO2和SiN层；(5b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为300nm 的 SiO2 层；(5c)光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为I X IO19CnT3,形成集电极；(5d)光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为I X IO19CnT3,形成基极；(5e)光刻发射极区域，对该区域进行N型杂质注入，使发射极接触区掺杂浓度为I X IO19CnT3,形成发射极；(5f)对衬底在950°C温度下，退火120s，进行杂质激活，形成SiGe HBT0步骤6，NMOS器件有源区制备。(6a)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层SiO2 ；(6b)光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区，刻蚀出深度为I. 5 ii m的深槽，将氧化层刻透；(6c)利用化学汽相淀积(CVD)的方法，在600°C，在深槽内生长一层厚度为200nm的P型Si缓冲层，掺杂浓度为I X IO15CnT3 ；(6d)利用化学汽相淀积(CVD)的方法，在600°C，P型缓冲层上生长一层厚度为I. 3 ii m的P型Ge组分梯形分布的SiGe,底部Ge组分为0%，顶部为15%，掺杂浓度为I X IO15Cm 3 ；(6e)利用化学汽相淀积(CVD)的方法，在600°C，在Ge组分梯形分布的SiGe层上生长一层厚度为200nm的P型SiGe层，Ge组分为15%，掺杂浓度为5 X IO16cnT3 ；(6f)利用化学汽相淀积(CVD)方法，在600°C，在SiGe层上生长一层厚度为20nm的应变Si层，掺杂浓度为5X 1016cm_3，作为NMOS器件的沟道；(6g)利用湿法腐蚀，刻蚀掉表面的层SiO2。
步骤7，PMOS器件有源区制备。(7a)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层SiO2 ；(7b)光刻PMOS器件区域，利用干法刻蚀工艺，在PMOS器件有源区，刻蚀出深度为200nm的浅槽，利用化学汽相淀积(CVD)的方法，在600°C，在PMOS器件有源区生长一层厚度为200nm的N型Si缓冲层，掺杂浓度为5 X IO16cnT3 ；(7c)利用化学汽相淀积(CVD)的方法，在600°C，在Si缓冲层上生长一层厚度为20nm的P型SiGe层，Ge组分为15%，掺杂浓度为5X IO16CnT3 ；(7d)利用化学汽相淀积(CVD)的方法，在600°C，在应变SiGe层上生长一层厚度为5nm的本征弛豫Si帽层，形成PMOS器件有源区；(7e)利用湿法腐蚀，刻蚀掉表面的层SiO2。 步骤8，MOS器件栅极与轻掺杂源漏(LDD)制备。(8a)在300°C，在有源区上用原子层化学汽相淀积(ALCVD)的方法淀积HfO2层，厚度为6nm，作为NMOS器件和PMOS器件的栅介质；(Sb)利用化学汽相淀积(CVD)方法，在600°C，在栅介质层上淀积一层本征的Poly-SiGe，厚度为 IOOnm, Ge 组分为 10% ；(8c)光刻MOS器件栅介质与栅多晶，形成栅极；(8d)光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成掺杂浓度为I X IO18CnT3的N型轻掺杂源漏结构(N-LDD)区域；(8e)光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成掺杂浓度为I X IO18CnT3的P型轻掺杂源漏结构(P-LDD)区域。步骤9，MOS器件形成。(9a)利用化学汽相淀积(CVD)方法，在600°C，在整个衬底上淀积一厚度为3nm的SiO2 层；(9b)利用干法刻蚀工艺，蚀掉这层SiO2，保留NMOS器件和PMOS器件栅极侧墙；(9c)光刻NMOS器件有源区，在NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源、漏区和栅极；(9d)光刻PMOS器件有源区，在PMOS器件有源区进行N型离子注入，自对准生成PMOS器件的源、漏区和栅极。步骤10，构成BiCMOS集成电路。(IOa)用化学汽相淀积(CVD)方法，在600°C，在整个衬底上淀积300nm厚的SiO2层；(IOb)光刻引线窗口，在整个衬底上溅射一层金属镍(Ni)，合金，自对准形成金属硅化物，清洗表面多余的金属，形成金属接触；(IOc)派射金属,光刻引线,形成金属引线,最终构成MOS器件导电沟道为22nm的三应变、全平面SOI BiCMOS集成器件及电路。实施例2 :制备导电沟道30nm三应变、全平面SOI BiCMOS集成器件及电路，具体步骤如下步骤I，外延生长。(Ia)选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为300nm，上层材料为掺杂浓度为5X IO16CnT3的N型Si，厚度为120nm ；(Ib)利用化学汽相淀积(CVD)的方法，在700°C，在上层Si材料上生长一层厚度为80nm的N型外延Si层，作为集电区，该层掺杂浓度为5 X IO16CnT3 ；(Ic)利用化学汽相淀积(CVD)的方法，在700°C，在衬底上生长一层厚度为40nm的SiGe层，作为基区，该层Ge组分为20%，掺杂浓度为I X1019cm_3 ；(Id)利用化学汽相淀积(CVD)的方法，在700°C，在衬底上生长一层厚度为150nm的N型Si层，作为发射区，该层掺杂浓度为3 X 1017cnT3。步骤2，器件深槽隔离制备。(2a)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面淀积一层厚度为 240nm 的 SiO2 层；(2b)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面淀积一层厚度为150nm 的 SiN 层；(2c)光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5pm的深槽；(2d)利用化学汽相淀积(CVD)方法，在700°C，在深槽内填充SiO2，形成器件深槽隔离。步骤3，集电极浅槽隔离制备。(3a)用湿法刻蚀掉表面的SiO2和SiN层；(3b)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面淀积一层厚度为240nm 的 SiO2 层；(3c)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面淀积一层厚度为150nm 的 SiN 层；(3d)光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为240nm的浅槽；(3e)利用化学汽相淀积(CVD)方法，在700°C，在浅槽内填充SiO2，形成集电极浅槽隔离。步骤4，基极浅槽隔离制备。(4a)用湿法刻蚀掉表面的SiO2和SiN层；(4b)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面淀积一层厚度为240nm 的 SiO2 层；(4c)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面淀积一层厚度为150nm 的 SiN 层；(4d)光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为260nm的浅槽；(4e)利用化学汽相淀积(CVD)方法，在700°C，在浅槽内填充SiO2，形成基极浅槽隔离。步骤5，SiGe HBT 形成。(5a)用湿法刻蚀掉表面的SiO2和SiN层；(5b)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面淀积一层厚度为400nm 的 SiO2 层；(5c)光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为5 X IO19CnT3,形成集电极；(5d)光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为5 X IO19CnT3,形成基极；(5e)光刻发射极区域，对该区域进行N型杂质注入，使发射极接触区掺杂浓度为5 X IO19Cm-3,形成发射极接触区域；(5f)对衬底在1000°C温度下，退火60s，进行杂质激活，形成SiGe HBT0步骤6，NMOS器件有源区制备。(6a)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积一层SiO2 ； (6b)光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区，刻蚀出深度为2 ii m的深槽，将氧化层刻透；(6c)利用化学汽相淀积(CVD)的方法，在700°C，在深槽内生长一层厚度为300nm的P型Si缓冲层，掺杂浓度为3 X IO15cnT3 ；(6d)利用化学汽相淀积(CVD)的方法，在700°C，P型缓冲层上生长一层厚度为I. 7 ii m的P型Ge组分梯形分布的SiGe,底部Ge组分为0%，顶部为20%，掺杂浓度为3 X IO15Cm 3 ；(6e)利用化学汽相淀积(CVD)的方法，在700°C，在Ge组分梯形分布的SiGe层上生长一层厚度为300nm的P型SiGe层，Ge组分为20%，掺杂浓度为IX IO17cnT3 ；(6f)利用化学汽相淀积(CVD)方法，在700°C，在SiGe层上生长一层厚度为15nm的应变Si层，掺杂浓度为I X 1017cm_3，作为NMOS器件的沟道；(6g)利用湿法腐蚀，刻蚀掉表面的层SiO2。步骤7，PMOS器件有源区制备。(7a)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积一层SiO2 ；(7b)光刻PMOS器件区域，利用干法刻蚀工艺，在PMOS器件有源区，刻蚀出深度为300nm的浅槽，利用化学汽相淀积(CVD)的方法，在700°C，在PMOS器件有源区生长一层厚度为300nm的N型Si缓冲层，掺杂浓度为I X IO17cnT3 ；(7c)利用化学汽相淀积(CVD)的方法，在700°C，在Si缓冲层上生长一层厚度为15nm的P型SiGe层，Ge组分为20%,掺杂浓度为I X IO17CnT3 ；(7d)利用化学汽相淀积(CVD)的方法，在700°C，在应变SiGe层上生长一层厚度为4nm的本征弛豫Si帽层，形成PMOS器件有源区；(7e)利用湿法腐蚀，刻蚀掉表面的层SiO2。步骤8，MOS器件栅极与轻掺杂源漏(LDD)制备。(8a)在350°C，在有源区上用原子层化学汽相淀积(ALCVD)的方法淀积HfO2层，厚度为8nm，作为NMOS器件和PMOS器件的栅介质；(Sb)利用化学汽相淀积(CVD)方法，在700°C，在栅介质层上淀积一层本征的Poly-SiGe，厚度为 300nm，Ge 组分为 20% ；(8c)光刻MOS器件栅介质与栅多晶，形成栅极；(8d)光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成掺杂浓度为3 X IO18CnT3的N型轻掺杂源漏结构(N-LDD)区域；(8e)光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成掺杂浓度为3 X 1018cm_3的P型轻掺杂源漏结构(P-LDD)区域。步骤9，MOS器件形成。(9a)利用化学汽相淀积(CVD)方法，在700°C，在整个衬底上淀积一厚度为4nm的SiO2 层；(9b)利用干法刻蚀工艺，蚀掉这层SiO2，保留NMOS器件和PMOS器件栅极侧墙；(9c)光刻NMOS器件有源区，在NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源、漏区和栅极；(9d)光刻PMOS器件有源区，在PMOS器件有源区进行N型离子注入，自对准生成PMOS器件的源、漏区和栅极。
步骤10，构成BiCMOS集成电路。(IOa)用化学汽相淀积(CVD)方法，在700°C，在整个衬底上淀积400nm厚的SiO2层；(IOb)光刻引线窗口，在整个衬底上溅射一层金属镍(Ni)，合金，自对准形成金属硅化物，清洗表面多余的金属，形成金属接触；(IOc)派射金属,光刻引线,形成金属引线,最终构成MOS器件导电沟道为22nm的三应变、全平面SOI BiCMOS集成器件及电路。实施例3 :制备导电沟道45nm的三应变、全平面SOI BiCMOS集成器件及电路，具体步骤如下步骤I，外延生长。(Ia)选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为400nm，上层材料为掺杂浓度为I X IO17CnT3的N型Si，厚度为150nm ；(Ib)利用化学汽相淀积(CVD)的方法，在750°C，在上层Si材料上生长一层厚度为IOOnm的N型外延Si层，作为集电区，该层掺杂浓度为I X IO17CnT3 ；(Ic)利用化学汽相淀积(CVD)的方法，在750°C，在衬底上生长一层厚度为60nm的SiGe层，作为基区，该层Ge组分为25%，掺杂浓度为5 X1019cm_3 ；(Id)利用化学汽相淀积(CVD)的方法，在750°C，在衬底上生长一层厚度为200nm的N型Si层，作为发射区，该层掺杂浓度为5 X 1017cnT3。步骤2，器件深槽隔离制备。(2a)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积一层厚度为300nm 的 SiO2 层；(2b)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积一层厚度为200nm 的 SiN 层；(2c)光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5i!m的深槽；(2d)利用化学汽相淀积(CVD)方法，在800°C，在深槽内填充SiO2，形成器件深槽隔离。步骤3，集电极浅槽隔离制备。(3a)用湿法刻蚀掉表面的SiO2和SiN层；(3b)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积一层厚度为300nm 的 SiO2 层；
(3c)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积一层厚度为200nm 的 SiN 层；(3d)光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为300nm的浅槽；(3e)利用化学汽相淀积(CVD)方法，在800°C，在浅槽内填充SiO2，形成集电极浅槽隔离。步骤4，基极浅槽隔离制备。(4a)用湿法刻蚀掉表面的SiO2和SiN层；(4b)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积一层厚度为 300nm 的 SiO2 层；(4c)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积一层厚度为200nm 的 SiN 层；(4d)光刻极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为325nm的浅槽；(4e)利用化学汽相淀积(CVD)方法，在800°C，在浅槽内填充SiO2，形成基极浅槽隔离。步骤5，SiGe HBT 形成。(5a)用湿法刻蚀掉表面的SiO2和SiN层；(5b)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积一层厚度为500nm 的 SiO2 层；(5c)光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为I X 102°cnT3,形成集电极；(5d)光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为I X 102°cnT3,形成基极；(5e)光刻发射极区域，对该区域进行N型杂质注入，使发射极接触区掺杂浓度为I X IO20Cm-3,形成发射极接触区域；(5f)对衬底在1100°C温度下，退火15s，进行杂质激活，形成SiGe HBT0步骤6，NMOS器件有源区制备。(6a)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积一层SiO2 ；(6b)光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区，刻蚀出深度为2. 5 ii m的深槽，将氧化层刻透；(6c)利用化学汽相淀积(CVD)的方法，在750°C，在深槽内生长一层厚度为400nm的P型Si缓冲层，掺杂浓度为5 X IO15CnT3 ；(6d)利用化学汽相淀积(CVD)的方法，在750°C，P型缓冲层上生长一层厚度为2. I ii m的P型Ge组分梯形分布的SiGe,底部Ge组分为0%，顶部为25%，掺杂浓度为5 X IO15Cm 3 ；(6e)利用化学汽相淀积(CVD)的方法，在750°C，在Ge组分梯形分布的SiGe层上生长一层厚度为400nm的P型SiGe层，Ge组分为25%，掺杂浓度为5 X IO17CnT3 ；(6f)利用化学汽相淀积(CVD)方法，在750°C，在SiGe层上生长一层厚度为8nm的应变Si层，掺杂浓度为5X 1017cm_3，作为NMOS器件的沟道；
(6g)利用湿法腐蚀，刻蚀掉表面的层SiO2。步骤7，PMOS器件有源区制备。(7a)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积一层SiO2 ；(7b)光刻PMOS器件区域，利用干法刻蚀工艺，在PMOS器件有源区，刻蚀出深度为400nm的浅槽，利用化学汽相淀积(CVD)的方法，在750°C，在PMOS器件有源区生长一层厚度为400nm的N型Si缓冲层，掺杂浓度为5 X IO17cnT3 ；(7c)利用化学汽相淀积(CVD)的方法，在750°C，在Si缓冲层上生长一层厚度为8nm的P型SiGe层，Ge组分为25%，掺杂浓度为5 X IO17CnT3 ；(7d)利用化学汽相淀积(CVD)的方法，在750°C，在应变SiGe层上生长一层厚度为3nm的本征弛豫Si帽层，形成PMOS器件有源区； (7e)利用湿法腐蚀，刻蚀掉表面的层SiO2。步骤8，MOS器件栅极与LDD制备。(8a)在400°C，在有源区上用原子层化学汽相淀积(ALCVD)的方法淀积HfO2层，厚度为10nm，作为NMOS器件和PMOS器件的栅介质；(Sb)利用化学汽相淀积(CVD)方法，在750°C，在栅介质层上淀积一层本征的Poly-SiGe，厚度为 500nm，Ge 组分为 30% ；(8c)光刻MOS器件栅介质与栅多晶，形成栅极；(8d)光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成掺杂浓度为5 X IO18CnT3的N型轻掺杂源漏结构(N-LDD)区域；(8e)光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成掺杂浓度为5 X IO18CnT3的P型轻掺杂源漏结构(P-LDD)区域。步骤9，MOS器件形成。(9a)利用化学汽相淀积(CVD)方法，在800°C，在整个衬底上淀积一厚度为5nm的SiO2 层；(9b)利用干法刻蚀工艺，蚀掉这层SiO2，保留NMOS器件和PMOS器件栅极侧墙；(9c)光刻NMOS器件有源区，在NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源、漏区和栅极；(9d)光刻PMOS器件有源区，在PMOS器件有源区进行N型离子注入，自对准生成PMOS器件的源、漏区和栅极。步骤10，构成BiCMOS集成电路。(IOa)用化学汽相淀积(CVD)方法，在800°C，在整个衬底上淀积500nm厚的SiO2层；(IOb)光刻引线窗口，在整个衬底上溅射一层金属镍(Ni)，合金，自对准形成金属硅化物，清洗表面多余的金属，形成金属接触；(IOc)派射金属,光刻引线,形成金属引线,最终构成MOS器件导电沟道为22nm的三应变、全平面SOI BiCMOS集成器件及电路。本发明实施例提供的三应变、全平面SOI BiCMOS集成器件及制备方法具有如下优
占-
^ \\\ I.本发明制备的三应变、全平面SOI BiCMOS中SiGe HBT器件的集电区厚度较传统器件薄，因此，该器件存在集电区横向扩展效应，并能够在集电区形成二维电场，从而提高了该器件的反向击穿电压和Early电压，在相同的击穿特性下，具有比传统器件更优异的特征频率；2.本发明制备的三应变、全平面SOI BiCMOS集成器件及电路的方法中采用选择性外延技术，分别在NMOS器件和PMOS器件有源区选择性生长张应变Si和压应变SiGe材料，使NMOS器件和PMOS器件频率性能和电流驱动能力等电学性能能够获得同时提升，从而CMOS器件与集成电路性能获得了增强；3.本发明制备的三应变、全平面SOI BiCMOS集成器件及电路的方法中MOS器件采用了高K值的HfO2作为栅介质，提高了 MOS器件的栅控能力，增强了 MOS器件的电学性倉泛;4.本发明制备的三应变、全平面SOI BiCMOS集成器件结构中PMOS器件为量子阱 器件，即应变SiGe沟道层处于Si帽层和体Si层之间，与表面沟道器件相比，该器件能有效地降低沟道界面散射，提高了器件电学特性；同时，量子阱可以使热载流子注入栅介质中的问题得到改善，增加了器件和电路的可靠性；5.本发明制备三应变、全平面SOI BiCMOS集成器件中MOS器件采用Poly-SiGe材料作为栅电极，其功函数随Ge组分的变化而变化，通过调节Poly-SiGe中Ge组分，实现CMOS阈值电压可连续调整，减少了工艺步骤，降低了工艺难度；6.本发明制备的三应变、全平面SOI BiCMOS集成器件及电路的过程中涉及的最高温度为800°C，低于引起应变Si和应变SiGe沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变沟道应力，提高集成电路的性能。以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种三应变全平面SOI BiCMOS集成器件，其特征在于，NMOS器件为应变Si平面沟道，PMOS器件为应变SiGe平面沟道，双极器件为SOI SiGe HBT器件。
2.根据权利要求I所述的三应变全平面SOIBiCMOS集成器件，其特征在于，所述NMOS器件的导电沟道是张应变Si材料，其导电沟道为平面沟道。
3.根据权利要求I所述的三应变全平面SOIBiCMOS集成器件，其特征在于，所述PMOS器件的导电沟道是压应变SiGe材料，其导电沟道为平面沟道。
4.根据权利要求I所述的三应变全平面SOIBiCMOS集成器件及电路，其特征在于，所述PMOS器件采用量子阱结构。
5.根据权利要求I所述的三应变全平面SOIBiCMOS集成器件，其特征在于，SiGe HBT器件的基区为应变SiGe材料。
6.根据权利要求I所述的三应变全平面SOIBiCMOS集成器件，其特征在于，所述BiCMOS集成器件为平面结构。
7.—种三应变全平面SOI BiCMOS集成器件的制备方法，其特征在于，该制备方法包括如下步骤 第一步、选取氧化层厚度为150 400nm，上层Si厚度为100 150nm，N型掺杂浓度为 I X IO16 I X IO17CnT3 的 SOI 衬底片； 第二步、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上生长一层厚度为50 IOOnm的N型Si外延层，作为集电区，该层掺杂浓度为I X IO16 I X IO17CnT3 ； 第三步、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上生长一层厚度为20 60nm的SiGe层，作为基区，该层Ge组分为15 25%，掺杂浓度为5 X IO18 5 X IO19CnT3 ； 第四步、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上生长一层厚度为100 200nm的N型Si层，作为发射区，该层掺杂浓度为I X IO17 5 X IO17cnT3 ； 第五步、利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层厚度为20(T300nm的SiO2层和一层厚度为10(T200nm的SiN层；光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5 u m的深槽，利用化学汽相淀积(CVD)方法，在600 800°C，在深槽内填充SiO2 ； 第六步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层厚度为20(T300nm的SiO2层和一层厚度为IOOlOOnm的SiN层；光刻集电区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为18(T300nm的浅槽，利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2 ; 第七步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积(CVD )的方法，在600 800°C，在衬底表面淀积一层厚度为20(T300nm的SiO2层和一层厚度为IOOlOOnm的SiN层；光刻基区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为105 205nm的浅槽，利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2 ; 第八步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层厚度为30(T500nm的SiO2层；光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为I X IO19 I X 102°cm_3，形成集电极接触区域； 第九步、光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为IX IO19 IX 102°cm_3，形成基极接触区域；光刻发射极区域，对该区域进行N型杂质注入，使发射极接触区掺杂浓度为IXlO19 lX102°cnT3，形成发射极接触区域；并对衬底在950 1100°C温度下，退火15 120s，进行杂质激活，形成SiGe HBT器件； 第十步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层SiO2，光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区，刻蚀出深度为I. 5 2. 5iim的深槽，将中间的氧化层刻透；利用化学汽相淀积(CVD)方法，在600 750°C，在NMOS器件有源区上选择性外延生长四层材料第一层是厚度为200 400nm的P型Si缓冲层，掺杂浓度为I 5X IO15CnT3 ;第二层是厚度为I. 3 2. Inm的P型SiGe渐变层，该层底部Ge组分是0 %，顶部Ge组分是15 25%，掺杂浓度为I 5 X IO1 5CnT3 ;第三层是Ge组分为15 25%，厚度为200 400nm的P型SiGe层，掺杂浓度为0. 5 5 X IO17CnT3 ;第四层是厚度为8 20nm的P型应变Si层，掺杂浓度为0. 5 5 X 1017cnT3，作为NMOS器件的沟道；利用湿法腐蚀，刻蚀掉表面的层SiO2 ； 第H^一步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层SiO2,光刻PMOS器件区域，利用干法刻蚀工艺，在PMOS器件有源区，刻蚀出深度为200 400nm的浅槽，利用化学汽相淀积(CVD)方法，在600 750°C，在PMOS器件有源区上选择性外延生长三层材料第一层是厚度为200 400nm的N型Si缓冲层，掺杂浓度为0. 5 5 X 1017cm_3 ；第二层是厚度为8 20nm的N型SiGe应变层，Ge组分是15 25%，掺杂浓度为0. 5 5X 1017cm_3，作为PMOS器件的沟道；第三层是厚度为3 5nm的本征弛豫Si帽层，形成PMOS器件有源区；利用湿法腐蚀，刻蚀掉表面的层SiO2 ； 第十二步、光刻场氧区，利用干法刻蚀工艺，在场氧区刻蚀出深度为0. 3 0. 5 i! m的浅槽；再利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2 ;最后，用化学机械抛光(CMP)方法，除去多余的氧化层，形成浅槽隔离； 第十三步、在300 400°C，在有源区上用原子层化学汽相淀积(ALCVD)的方法淀积HfO2层，厚度为6 10nm，作为NMOS器件和PMOS器件的栅介质，再利用化学汽相淀积(CVD)方法，在600 750°C，在栅介质层上淀积一层厚度为100 500nm的本征Poly-SiGe作为栅电极，Ge组分为10 30% ;光刻NMOS和PMOS器件栅介质与栅多晶，形成栅极； 第十四步、光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成掺杂浓度为I 5X IO18CnT3的N型轻掺杂源漏结构(N-LDD)区域；光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成掺杂浓度为I 5X IO18cnT3的P型轻掺杂源漏结构(P-LDD)区域； 第十五步、利用化学汽相淀积(CVD)方法，在600 800°C，在整个衬底上淀积一厚度为3 5nm的SiO2层，用干法刻蚀掉这层SiO2,形成NMOS器件和PMOS器件栅极侧墙； 第十六步、光刻NMOS器件有源区，在NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区、漏区和栅极；光刻PMOS器件有源区，在PMOS器件有源区进行N型离子注入，自对准生成PMOS器件的源区、漏区和栅极； 第十七步、在整个衬底上用化学汽相淀积(CVD)方法，在600 800°C，淀积300 500nm厚的5102层；光刻出引线窗口，在整个衬底上溅射一层金属镍(Ni )，合金，自对准形成金属硅化物，清洗表面多余的金属，形成NMOS和PMOS器件电极金属接触；溅射金属，光刻引线，构成MOS器件导电沟道为22 45nm的三应变、全平面SOI BiCMOS集成器件。
8.根据权利要求7所述的制备方法，其特征在于，该制备方法中所涉及的最高温度根据涉及所有包含化学汽相淀积(CVD)的工艺温度决定，最高温度小于等于800°C。
9.根据权利要求7所述的制备方法，其特征在于，基区厚度根据第三步SiGe的外延层厚度来决定，取20 60nm。
10.一种三应变全平面SOI BiCMOS集成电路的制备方法，其特征在于，包括如下步骤 步骤I，外延生长的实现方法为 (Ia)选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2,厚度为150nm，上层材料为掺杂浓度为I X IO16CnT3的N型Si，厚度为IOOnm ； (Ib)利用化学汽相淀积(CVD)的方法，在600°C，在上层Si材料上生长一层厚度为50nm的N型外延Si层，作为集电区，该层掺杂浓度为IXlO16cnT3 ； (Ic)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长一层厚度为20nm的SiGe层，作为基区，该层Ge组分为15%，掺杂浓度为5 X IO18CnT3 ； (Id)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长一层厚度为IOOnm的N型Si层，作为发射区，该层掺杂浓度为IXlO17cnT3 ； 步骤2，器件深槽隔离制备的实现方法为 (2a)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为200nm的SiO2 层； (2b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为IOOnm的SiN 层； (2c)光刻器件间深槽隔离区域，在浅槽隔离区域干法刻蚀出深度为5i!m的深槽； (2d)利用化学汽相淀积(CVD)方法，在600°C，在深槽内填充SiO2，形成器件深槽隔离； 步骤3，集电极浅槽隔离制备的实现方法为 (3a)用湿法刻蚀掉表面的SiO2和SiN层； (3b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为200nm的SiO2 层； (3c)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为IOOnm的SiN 层； (3d)光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为ISOnm的浅槽； (3e)利用化学汽相淀积(CVD)方法，在600°C，在浅槽内填充SiO2，形成集电极浅槽隔离； 步骤4，基极浅槽隔离制备的实现方法为 (4a)用湿法刻蚀掉表面的SiO2和SiN层； (4b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为200nm的SiO2 层； (4c)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为IOOnm的SiN 层； (4d)光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为215nm的浅槽； (4e)利用化学汽相淀积(CVD)方法，在600°C，在浅槽内填充SiO2，形成基极浅槽隔离； 步骤5，SiGe HBT形成的实现方法为 (5a)用湿法刻蚀掉表面的SiO2和SiN层；(5b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为300nm的SiO2 层； (5c)光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为I X IO19CnT3,形成集电极； (5d)光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为I X IO19CnT3,形成基极； (5e)光刻发射极区域，对该区域进行N型杂质注入，使发射极接触区掺杂浓度为I X IO19CnT3,形成发射极； (5f)对衬底在950°C温度下，退火120s，进行杂质激活，形成SiGe HBT ； 步骤6，NMOS器件有源区制备的实现方法为 (6a)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层SiO2 ； (6b)光刻匪OS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区，刻蚀出深度为I.5um的深槽，将氧化层刻透； (6c)利用化学汽相淀积(CVD)的方法，在600°C，在深槽内生长一层厚度为200nm的P型Si缓冲层，掺杂浓度为I X IO15CnT3 ； (6d)利用化学汽相淀积(CVD)的方法，在600°C，P型缓冲层上生长一层厚度为I. 3 ii m的P型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶部为15%，掺杂浓度为I X IO15CnT3 ；(6e)利用化学汽相淀积(CVD)的方法，在600°C，在Ge组分梯形分布的SiGe层上生长一层厚度为200nm的P型SiGe层，Ge组分为15%，掺杂浓度为5 X IO16cnT3 ； (6f)利用化学汽相淀积(CVD)方法，在600°C，在SiGe层上生长一层厚度为20nm的应变Si层，掺杂浓度为5X 1016cm_3，作为NMOS器件的沟道； (6g)利用湿法腐蚀，刻蚀掉表面的层SiO2 ； 步骤7，PMOS器件有源区制备的实现方法为 (7a)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层SiO2 ； (7b)光刻PMOS器件区域，利用干法刻蚀工艺，在PMOS器件有源区，刻蚀出深度为200nm的浅槽，利用化学汽相淀积(CVD)的方法，在600°C，在PMOS器件有源区生长一层厚度为200nm的N型Si缓冲层，掺杂浓度为5 X IO16cnT3 ； (7c)利用化学汽相淀积(CVD)的方法，在600°C，在Si缓冲层上生长一层厚度为20nm的P型SiGe层，Ge组分为15%，掺杂浓度为5X IO16CnT3 ； (7d)利用化学汽相淀积(CVD)的方法，在600°C，在应变SiGe层上生长一层厚度为5nm的本征弛豫Si帽层，形成PMOS器件有源区； (7e)利用湿法腐蚀，刻蚀掉表面的层SiO2 ； 步骤8，MOS器件栅极与轻掺杂源漏(LDD)制备的实现方法为 (8a)在300°C，在有源区上用原子层化学汽相淀积(ALCVD)的方法淀积HfO2层，厚度为6nm,作为NMOS器件和PMOS器件的栅介质； (Sb)利用化学汽相淀积(CVD)方法，在600°C，在栅介质层上淀积一层本征的Poly-SiGe，厚度为 IOOnm, Ge 组分为 10% ； (Sc)光刻MOS器件栅介质与栅多晶，形成栅极； (Sd)光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成掺杂浓度为I X IO18CnT3的N型轻掺杂源漏结构(N-LDD)区域； (Se)光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成掺杂浓度为I X IO18CnT3的P型轻掺杂源漏结构(P-LDD)区域； 步骤9，MOS器件形成的实现方法为 (9a)利用化学汽相淀积(CVD)方法，在600°C，在整个衬底上淀积一厚度为3nm的SiO2层； (9b)利用干法刻蚀工艺，蚀掉这层SiO2，保留NMOS器件和PMOS器件栅极侧墙； (9c)光刻NMOS器件有源区，在NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源、漏区和栅极； (9d)光刻PMOS器件有源区，在PMOS器件有源区进行N型离子注入，自对准生成PMOS器件的源、漏区和栅极； 步骤10，构成BiCMOS集成电路的实现方法为 (IOa)用化学汽相淀积(CVD)方法，在600°C，在整个衬底上淀积300nm厚的SiO2层； (IOb)光刻引线窗口，在整个衬底上派射一层金属镍(Ni ),合金，自对准形成金属娃化物，清洗表面多余的金属，形成金属接触； (IOc)溅射金属，光刻引线，形成金属引线，最终构成MOS器件导电沟道为22nm的三应变、全平面SOI BiCMOS集成器件及电路。
全文摘要
本发明公开了一种三应变全平面SOI BiCMOS集成器件及制备方法，在SOI衬底上连续生长N-Si、P-SiGe、N-Si层，制备深槽隔离，分别光刻集电区、基区浅槽隔离区域，进行离子注入，形成集电极、基极以及发射极接触区，最终形成SiGe HBT器件；光刻NMOS器件有源区沟槽，在沟槽中生长四层材料，在NMOS器件有源区制备栅介质层和栅多晶，形成NMOS器件；光刻PMOS器件有源区沟槽，在沟槽内生长三层材料，在PMOS器件有源区上制备漏极和栅极，形成PMOS器件；光刻引线，构成三应变、全平面SOI BiCMOS集成器件及电路。本发明的制备过程采用自对准工艺，并充分了利用张应变Si材料电子迁移率高于体Si材料和压应变SiGe材料空穴迁移率高于体Si材料特点，制备出了性能增强的三应变、全平面SOI BiCMOS集成电路。
文档编号H01L27/12GK102738174SQ20121024365
公开日2012年10月17日 申请日期2012年7月16日 优先权日2012年7月16日
发明者吕懿, 周春宇, 宋建军, 宣荣喜, 张鹤鸣, 王斌, 胡辉勇, 郝跃 申请人:西安电子科技大学