专利名称：一种SOI三应变平面BiCMOS集成器件及制备方法
技术领域：
本发明属于半导体集成电路技术领域，尤其涉及一种SOI三应变平面BiCMOS集成器件及制备方法。
背景技术：
1958年出现的集成电路是20世纪最具影响的发明之一，基于这项发明而诞生的微电子学已成为现有现代技术的基础，加速改变着人类社会的知识化、信息化进程，同时也改变了人类的思维方式。它不仅为人类提供了强有力的改造自然的工具，而且还开拓了一个广阔的发展空间。半导体集成电路已成为电子工业的基础，人们对电子工业的巨大需求，促使该领域的发展十分迅速。在过去的几十年中，电子工业的迅猛发展对社会发展及国民经济产生了巨大的影响，目前，电子工业已成为世界上规模最大的工业，在全球市场中占据着很大的份额，产值已经超过了 10000亿美元。硅材料作为半导体材料应用经历了 50多年，传统的SiCMOS和BiCMOS技术以其低功耗、低噪声、高输入阻抗、高集成度、可靠性好等优点在集成电路领域占据着主导地位，并按照摩尔定律不断的向前发展，目前，全球90%的半导体市场中，都是Si基集成电路。但是随着器件特征尺寸减小、集成度和复杂性的增强，出现了一系列涉及材料、器件物理、器件结构和工艺技术等方面的新问题。特别是当IC芯片特征尺寸进入纳米尺度，从器件角度看，纳米尺度器件中的短沟效应、强场效应、量子效应、寄生参量的影响、工艺参数涨落等问题对器件泄漏电流、亚阈特性、开态/关态电流等性能的影响越来越突出，电路速度和功耗的矛盾也将更加严重，另一方面，随着无线移动通信的飞速发展，对器件和电路的性能，如频率特性、噪声特性、封装面积、功耗和成本等提出了更高的要求，传统硅基工艺制备的器件和集成电路尤其是模拟和混合信号集成电路，越来越无法满足新型、高速电子系统的需求。为了提高器件及集成电路的性能，研究人员借助新型的半导体材料如GaAs、InP等，以获得适于无线移动通信发展的高速器件及集成电路，尽管GaAs和InP基化合物器件频率特性优越，但其制备工艺比Si工艺复杂、成本高，大直径单晶制备困难、机械强度低，散热性能不好，与Si工艺难兼容以及缺乏象SiO2那样的钝化层等因素限制了它的广泛应用和发展。因此，目前工业界在制造大规模集成电路尤其是数模混合集成电路时，仍然采用SiGe BiCMOS 技术(SiGe BiCMOS 为 SiGe 异质结双极晶体管 HBT+SiCMOS)。由于Si材料载流子材料迁移率较低，所以采用Si BiCMOS技术制造的集成电路性能，尤其是频率性能，受到了极大的限制；而对于SiGe BiCMOS技术，虽然双极晶体管采用了 SiGe HBT器件，但是对于制约BiCMOS集成电路频率特性提升的单极器件仍采用SiCMOS，所以这些都限制BiCMOS集成电路性能地进一步提升。
发明内容
本发明的目的在于利用在一个衬底片上制备应变SiGe平面沟道PMOS器件、应变Si平面沟道NMOS器件和三多晶SOI SiGe HBT器件，构成SOI三应变平面BiCMOS集成器件及电路，以实现器件与集成电路性能的最优化。
本发明的目的在于提供一种SOI三应变平面BiCMOS集成器件，NMOS器件为应变Si平面沟道，PMOS器件为应变SiGe平面沟道，双极器件为SOI三多晶SiGe HBT器件。进一步、所述NMOS器件应变Si沟道为水平沟道，沿沟道方向为张应变。进一步、所述PMOS器件应变SiGe沟道为水平沟道，沿沟道方向为压应变。进一步、SiGe HBT器件的发射极、基极和集电极都采用多晶硅接触。进一步、所述应变Si BiCMOS集成器件为全平面结构。本发明的另一目的在于提供一种SOI三应变平面BiCMOS集成器件的制备方法，包括如下步骤第一步、选取氧化层厚度为15(T400nm，上层Si厚度为100 150nm，N型掺杂浓度为I X IO16 I X IO17cm-3的SOI衬底片；第二步、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上生长一层厚度为50 IOOnm的N型Si外延层，作为集电区，该层掺杂浓度为I X IO16 I X IO17cnT3 ；第三步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层SiO2，光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为2. 5 3. 5iim的深槽，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层SiO2和一层SiN，将深槽内表面全部覆盖，最后淀积SiO2将深槽内填满，形成深槽隔离；第四步、利用化学汽相淀积(CVD)的方法，在600 800°C，在外延Si层表面淀积一层厚度为20(T300nm的SiO2层，光刻集电极接触区窗口，对衬底进行磷注入，使集电极接触区掺杂浓度为IX IO19 IX 102°cnT3，形成集电极接触区域，再将衬底在950 1100°C温度下，退火15 120s，进行杂质激活；第五步、刻蚀掉衬底表面的氧化层，利用化学汽相淀积(CVD)方法，在600 800 °C,在衬底表面淀积二层材料第一层为SiO2层，厚度为2(T40nm;第二层为P型Poly-Si 层，厚度为 20(T400nm，掺杂浓度为 I XlO2ci I X IO21CnT3 ；第六步、光刻Poly-Si，形成外基区，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，厚度为20(T400nm，利用化学机械抛光(CMP)的方法去除Poly-Si 表面的 SiO2 ；第七步、利用化学汽相淀积(CVD)方法，在600 800°C，淀积一层SiN层，厚度为5(Tl00nm，光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；再利用化学汽相淀积(CVD)方法，在600 80(TC，在衬底表面淀积一层SiN层，厚度为l(T20nm，干法刻蚀掉发射窗SiN，形成侧墙；第八步、利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域，利用化学汽相淀积(CVD)方法，在600 750°C，在基区区域选择性生长SiGe基区，Ge组分为15 25%，掺杂浓度为5 X IO18 5 X 1019cnT3，厚度为2(T60nm ；第九步、光刻集电极窗口，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积Poly-Si，厚度为20(T400nm，再对衬底进行磷注入，并利用化学机械抛光去除发射极和集电极区域以外表面的Poly-Si，形成发射极和集电极；第十步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，光刻集电极，并对该区域进行磷注入，以提高集电极的Poly-Si的掺杂浓度，使其达到1\1019 1父102°011-3，最后去除表面的SiO2层；第^^一步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，在950 1100°C温度下，退火15 120s，进行杂质激活；第十二步、光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区刻蚀出深度为I. 92 2. 82 ii m的深槽；然后在深槽中，利用化学汽相淀积(CVD)的方法，在600 750°C，连续生长四层材料第一层是厚度为200 400nm的P型Si缓冲层，掺杂浓度为5X IO15 5X 1016cm_3，第二层是厚度为I. 5 2 y m的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15 25%，掺杂浓度为5 X IO15 5 X IO1W3,第三层是Ge组分为15 25%，厚度为200 400nm的P型SiGe层，掺杂浓度为5 X IO16 5X 1017cnT3，第四层是厚度 为15 20nm的P型应变Si层，掺杂浓度为5 X IO16 5 X IO17CnT3作为NMOS器件的沟道，形成NMOS器件有源区；第十三步、利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层SiO2,光刻PMOS器件有源区，然后利用化学汽相淀积(CVD)的方法，在600 750°C，在PMOS器件区域选择性外延生长三层材料第一层是厚度为100 200nm的N型弛豫Si层，掺杂浓度为5X IO16 5X IO17CnT3 ;第二层是厚度为12 15nm的N型应变SiGe层，掺杂浓度为5 X IO16 5 X 1017cnT3，Ge组分为15 25% ;第三层是厚度为3 5nm的本征弛豫Si层，形成PMOS器件有源区；利用湿法腐蚀，刻蚀掉表面的层SiO2 ；第十四步、利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层厚度为3 5nm的SiO2,作为NMOS器件和PMOS器件的栅介质层，然后再利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层厚度为200 300nm的Poly-SijlH^Poly-Si和SiO2层，形成NMOS器件和PMOS器件的虚栅；第十五步、光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为I 5 X IO18CnT3的N型轻掺杂源漏结构(N-LDD);光刻PMOS器件有源区，对PMOS器件进行P型离子注入，形成掺杂浓度为I 5 X IO18CnT3的P型轻掺杂源漏结构(P-LDD)；第十六步、利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面上淀积一层厚度为3 5nm的SiO2，利用干法刻蚀，刻蚀衬底表面上的SiO2，保留Ploy-Si侧壁部分，形成NMOS器件和PMOS器件栅电极侧墙；光刻NMOS器件有源区，对NMOS器件进行N型离子注入，自对准生成杂质浓度为5 X IO19 I X 102°cm_3的NMOS器件源漏区；光刻PMOS器件有源区，对PMOS器件进行P型离子注入，自对准生成杂质浓度为5 X IO19 IX 102°cm_3的PMOS器件源漏区；第十七步、利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层厚度为400 500nm的SiO2层；利用化学机械抛光(CMP)方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；湿法刻蚀虚栅，在栅电极处形成一个凹槽；利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层SiON，厚度为I. 5^5nm ;利用物理气相沉积(PVD)的方法，淀积W-TiN复合栅，利用化学机械抛光(CMP)方法去掉表面的金属，以W-TiN复合栅作为化学机械抛光(CMP)的终止层，从而形成NMOS器件和PMOS器件栅极；第十八步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，光刻引线窗口，在整个衬底上溅射一层金属，合金，自对准形成金属硅化物，清洗表面多余的金属，淀积金属，光刻引线，构成MOS器件导电沟道为22 45nm的SOI三应变平面BiCMOS集成器件。进一步、所述制备方法中SOI三应变平面BiCMOS集成器件及电路制造过程中所涉及的化学汽相淀积(CVD)工艺温度决定，最高温度小于等于800°C。进一步、基区厚度根据第八步SiGe的外延层厚度来决定，取20 60nm。本发明的另一目的在于提供一种SOI三应变平面BiCMOS集成电路的制备方法，所 述制备方法包括如下步骤步骤I，外延生长的实现方法为(Ia)选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为150nm，上层材料为掺杂浓度为I X IO16CnT3的N型Si，厚度为IOOnm ；(Ib)利用化学汽相淀积(CVD)的方法，在600°C，在上层Si材料上生长一层厚度为50nm的N型外延Si层，作为集电区，该层掺杂浓度为I X IO16CnT3 ；步骤2，深槽隔离制备的实现方法为(2a)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层SiO2 ；(2b)光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为2. 5iim的深槽；(2c)利用化学汽相淀积(CVD)方法，在600°C，在深槽内表面淀积SiO2层，将深槽内表面全部覆盖；(2d)利用化学汽相淀积(CVD)方法，在600°C，在深槽内SiO2层上再淀积一层SiN层，将深槽内表面全部覆盖；(2e)利用化学汽相淀积(CVD)方法，在600°C，在深槽内填充SiO2，利用化学机械抛光(CMP)方法，除去多余的氧化层，形成深槽隔离；步骤3，集电极接触区制备的实现方法为(3a)利用化学汽相淀积(CVD)的方法，在600°C，在外延Si层表面应淀积一层厚度为200nm的SiO2层；(3b)光刻集电极接触区窗口；(3c)对衬底进行磷注入，使集电极接触区掺杂浓度为I X IO19CnT3,形成集电极接触区域；(3d)将衬底在950°C温度下，退火120s，进行杂质激活；步骤4，基区接触制备的实现方法为(4a)刻蚀掉衬底表面氧化层，利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层厚度为20nm的SiO2层；(4b)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层P型Poly-Si层，作为基区接触区，该层厚度为200nm，掺杂浓度为lX102°cm_3 ；(4c)光刻Poly-Si，形成外基区，在600°C，在衬底表面淀积SiO2层，厚度为200nm，利用化学机械抛光(CMP)的方法去除Poly-Si表面的SiO2 ；(4d)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一 SiN层，厚度为50nm ；(4e)光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；(4f)利用化学汽相淀积(CVD)方法，在60(TC，在衬底表面淀积一层SiN层，厚度为 IOnm ；步骤5，基区材料制备的实现方法为(5a)利用干法，刻蚀掉发射窗SiN，形成侧墙；(5b)利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；(5c)利用化学汽相淀积(CVD)方法，在600°C，在基区区域选择性生长SiGe基区，Ge组分为15%，掺杂浓度为5 X 1018cnT3，厚度为20nm ； 步骤6，发射区制备的实现方法为(6a)光刻集电极窗口，利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积Poly-Si，厚度为 200nm ；(6b)对衬底进行磷注入，并利用化学机械抛光(CMP)去除发射极和集电极接触孔区域以外表面的Poly-Si，形成发射极和集电极；(6c)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积SiO2层；(6d)光刻集电极，并对该区域再次进行磷注入，以提高集电极的Poly-Si的掺杂浓度，使其达到1\1019(^1_3，最后去除表面的3102层；(6e)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积SiO2层，在950°C温度下退火120s，激活杂质；步骤7，NMOS器件外延材料制备的实现方法为(7a)光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区刻蚀出深度为I. 92iim的深槽；(7b)利用化学汽相淀积(CVD)的方法，在750°C，在NMOS器件有源区选择性生长厚度为200nm的P型Si缓冲层，掺杂浓度为5 X IO15cnT3 ；(7c)利用化学汽相淀积(CVD)的方法，在750°C，在NMOS器件有源区选择性生长厚度为I. 5 ii m的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是25%，掺杂浓度为5 X IO15Cm 3 ；(7d)利用化学汽相淀积(CVD)的方法，在750°C，在NMOS器件有源区选择性生长厚度为200nm的P型SiGe层，Ge组分为25%，掺杂浓度为5 X IO16CnT3 ；(7e)利用化学汽相淀积(CVD)的方法，在750°C，在NMOS器件有源区选择性生长厚度为15nm的P型应变Si层，掺杂浓度为5 X IO16CnT3作为NMOS器件的沟道；步骤8，PMOS器件有源区制备的实现方法为(8a)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积一层SiO2 ；(8b)光刻PMOS器件有源区，利用化学汽相淀积(CVD)的方法，在750°C，在PMOS器件有源区选择性的生长一层厚度为IOOnm的N型弛豫Si层，掺杂浓度为5X IO16CnT3 ；(8c)利用化学汽相淀积(CVD)的方法，在750°C，在PMOS器件有源区选择性的生长一层厚度为12nm的N型应变SiGe层，Ge组分为25%，掺杂浓度为5X 1016cm_3 ；(8d)利用化学汽相淀积(CVD)的方法，在750°C，在PMOS器件有源区选择性的生长一层厚度3nm的本征弛豫Si帽层，形成PMOS器件有源区；
(8e)利用湿法腐蚀，刻蚀掉表面的层SiO2 ；步骤9，MOS虚栅制备的实现方法为(9a)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积厚度为3nm的SiO2层，作为NMOS器件和PMOS器件的栅介质层；(9b)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积一层厚度为200nm的Poly-Si、SiO2层，形成NMOS器件虚栅和PMOS器件虚栅；(9c)光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为5 X IO18CnT3的N型轻掺杂源漏结构(N-LDD)； (9d)光刻PMOS器件有源区，对PMOS器件进行P型离子注入，形成掺杂浓度为5 X IO18CnT3的P型轻掺杂源漏结构(P-LDD)；步骤10，NMOS器件和PMOS器件源漏区制备的实现方法为(IOa)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面上淀积一层厚度为3nm 的 SiO2 ；(IOb)利用干法刻蚀，刻蚀衬底表面上的SiO2,保留Ploy-Si侧壁部分，形成NMOS器件栅电极侧墙和PMOS器件栅电极侧墙；(IOc)光刻NMOS器件有源区，对NMOS器件进行N型离子注入，自对准生成杂质浓度为I X 102°cm_3的NMOS器件源区和漏区；(IOd)光刻PMOS器件有源区，对PMOS器件进行P型离子注入，自对准生成杂质浓度为I X 102°cm_3的PMOS器件源区和漏区；步骤11，MOS栅制备的实现方法为(Ila)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积一层厚度为400nm 的 SiO2 层；(I Ib)利用化学机械抛光(CMP)方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；(Ilc)湿法刻蚀虚栅，在栅电极处形成一个凹槽；(Ild)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积一层SiON，厚度为 I. 5nm ；(lie)利用物理气相沉积(PVD)的方法，淀积W-TiN复合栅；(Ilf)利用化学机械抛光(CMP)方法去掉表面的金属，以W-TiN复合栅作为化学机械抛光(CMP)的终止层，从而形成NMOS器件栅极和PMOS器件栅极；步骤12，构成BiCMOS集成电路的实现方法为(12a)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积SiO2层；(12b)光刻引线窗口，在整个衬底上溅射一层金属，合金，自对准形成金属硅化物；(12c)淀积金属，光刻引线，形成NMOS器件漏极金属弓I线、源极金属引线和栅极金属引线，PMOS器件漏极金属引线、源极金属引线和栅极金属引线，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，构成MOS器件导电沟道为22nm的SOI三应变平面BiCMOS集成器件及电路。本发明具有如下优点:
I.本发明制备的SOI三应变平面BiCMOS集成器件中，PMOS器件应用了空穴迁移率比体Si材料高的压应变SiGe材料作为导电沟道，有效地提升PMOS器件的电学性能；而NMOS器件应用了电子迁移率比体Si材料高的张应变Si材料作为导电沟道，有效地提升NMOS器件的电学性能，因此本发明制备的BiCMOS集成器件及其电路的电学性能较体Si材料制备的BiCMOS集成器件及其电路性能优异；2.本发明制备的SOI三应变平面BiCMOS 集成器件，采用选择性外延技术，分别在NMOS器件和PMOS器件有源区选择性生长张应变Si和压应变SiGe材料，使NMOS器件和PMOS器件频率性能和电流驱动能力等电学性能能够获得同时提升，从而BiCMOS器件与集成电路性能获得了增强；3.本发明制备的SOI三应变平面BiCMOS集成器件中，为了有效抑制短沟道效应，引入轻掺杂源漏(LDD)结构，提高了器件性能；4.本发明制备的SOI三应变平面BiCMOS集成器件中，PMOS器件为量子阱器件，即应变SiGe层处于Si帽层和体Si层之间，与表面沟道器件相比，降低了沟道载流子输运过程中的界面散射，抑制了迁移率的降低；同时Si帽层与应变SiGe层之间的空穴势垒，抑制了热载流子向栅介质中注入，提高了 BiCMOS集成器件和电路的可靠性；5.本发明制备的SOI三应变平面BiCMOS集成器件中，采用高介电常数的SiON代替传统的纯SiO2做栅介质，增强了器件的栅控能力，提高了器件的可靠性；6.本发明制备的SOI三应变平面BiCMOS集成器件制备过程中，采用了金属栅镶嵌工艺(damascene process)制备栅电极,该栅电极为金属W-TiN复合结构，由于下层的TiN与应变Si和应变SiGe材料功函数差较小，改善了器件的电学特性，上层的W则可以降低栅电极的电阻，实现了栅电极的优化；7.本发明制备的SOI三应变平面BiCMOS集成器件，在制备过程中，采用全自对准工艺，有效地减小了寄生电阻与电容，提高了器件的电流与频率特性；8.本发明制备的SOI三应变平面BiCMOS集成器件中SiGe HBT器件的发射极、基极和集电极全部采用多晶，多晶可以部分制作在氧化层上面，减小了器件有源区的面积，从而减小器件尺寸，提闻电路的集成度；9.本发明SOI三应变平面BiCMOS集成器件过程中涉及的最高温度为800°C，低于引起应变SiGe弛豫的工艺温度，因此该制备方法能有效地保持应变SiGe的特性，提高器件与集成电路的性能。
图I是本发明提供的SOI三应变平面BiCMOS集成器件及电路制备方法的实现流程图。
具体实施例方式为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。本发明实施例提供了一种SOI三应变平面BiCMOS集成器件，NMOS器件为应变Si平面沟道，PMOS器件为应变SiGe平面沟道，双极器件为SOI三多晶SiGe HBT器件。作为本发明实施例的一优化方案，所述NMOS器件应变Si沟道为水平沟道，沿沟道方向为张应变。作为本发明实施例的一优化方案，所述PMOS器件应变SiGe沟道为水平沟道，沿沟道方向为压应变。作为本发明实施例的一优化方案，SiGe HBT器件的发射极、基极和集电极都采用多晶娃接触。作为本发明实施例的一优化方案，所述应变Si BiCMOS集成器件为全平面结构。以下参照附图1，对本发明制备SOI三应变平面BiCMOS集成器件及电路的工艺流程作进一步详细描述。 实施例I :制备沟道长度为22nm的SOI三应变平面BiCMOS集成器件及电路，具体步骤如下步骤I，外延生长。(Ia)选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为150nm，上层材料为掺杂浓度为I X IO16CnT3的N型Si，厚度为IOOnm ；(Ib)利用化学汽相淀积(CVD)的方法，在600°C，在上层Si材料上生长一层厚度为50nm的N型外延Si层，作为集电区，该层掺杂浓度为lX1016cm_3。步骤2，深槽隔离制备。(2a)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层SiO2 ；(2b)光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为2. 5iim的深槽；(2c)利用化学汽相淀积(CVD)方法，在600°C，在深槽内表面淀积SiO2层，将深槽内表面全部覆盖；(2d)利用化学汽相淀积(CVD)方法，在600°C，在深槽内SiO2层上再淀积一层SiN层，将深槽内表面全部覆盖；(2e)利用化学汽相淀积(CVD)方法，在600°C，在深槽内填充SiO2，利用化学机械抛光(CMP)方法，除去多余的氧化层，形成深槽隔离。步骤3，集电极接触区制备。(3a)利用化学汽相淀积(CVD)的方法，在600°C，在外延Si层表面应淀积一层厚度为200nm的SiO2层；(3b)光刻集电极接触区窗口；(3c)对衬底进行磷注入，使集电极接触区掺杂浓度为I X IO19CnT3,形成集电极接触区域；(3d)将衬底在950°C温度下，退火120s，进行杂质激活。步骤4，基区接触制备。(4a)刻蚀掉衬底表面氧化层，利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层厚度为20nm的SiO2层；(4b)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层P型Poly-Si层，作为基区接触区，该层厚度为200nm，掺杂浓度为lX102°cm_3 ；(4c)光刻Poly-Si，形成外基区，在600°C，在衬底表面淀积SiO2层，厚度为200nm，利用化学机械抛光(CMP)的方法去除Poly-Si表面的SiO2 ；(4d)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一 SiN层，厚度为50nm ；(4e)光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；(4f)利用化学汽相淀积(CVD)方法，在60(TC，在衬底表面淀积一层SiN层，厚度为 10nm。步骤5，基区材料制备。(5a)利用干法，刻蚀掉发射窗SiN，形成侧墙；(5b)利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；
(5c)利用化学汽相淀积(CVD)方法，在600°C，在基区区域选择性生长SiGe基区，Ge组分为15%，掺杂浓度为5 X 1018cnT3，厚度为20nm。步骤6,发射区制备。(6a)光刻集电极窗口，利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积Poly-Si，厚度为 200nm ；(6b)对衬底进行磷注入，并利用化学机械抛光(CMP)去除发射极和集电极接触孔区域以外表面的Poly-Si，形成发射极和集电极；(6c)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积SiO2层；(6d)光刻集电极，并对该区域再次进行磷注入，以提高集电极的Poly-Si的掺杂浓度，使其达到1\1019(^1_3，最后去除表面的3102层；(6e)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积SiO2层，在950°C温度下退火120s，激活杂质。步骤7，NMOS器件外延材料制备。(7a)光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区刻蚀出深度为I. 92iim的深槽；(7b)利用化学汽相淀积(CVD)的方法，在750°C，在NMOS器件有源区选择性生长厚度为200nm的P型Si缓冲层，掺杂浓度为5 X IO15cnT3 ；(7c)利用化学汽相淀积(CVD)的方法，在750°C，在NMOS器件有源区选择性生长厚度为I. 5 ii m的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是25%，掺杂浓度为5 X IO15Cm 3 ；(7d)利用化学汽相淀积(CVD)的方法，在750°C，在NMOS器件有源区选择性生长厚度为200nm的P型SiGe层，Ge组分为25%，掺杂浓度为5 X IO16CnT3 ；(7e)利用化学汽相淀积(CVD)的方法，在750°C，在NMOS器件有源区选择性生长厚度为15nm的P型应变Si层，掺杂浓度为5 X IO16CnT3作为NMOS器件的沟道。步骤8，PMOS器件有源区制备。(8a)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积一层SiO2 ；(8b)光刻PMOS器件有源区，利用化学汽相淀积(CVD)的方法，在750°C，在PMOS器件有源区选择性的生长一层厚度为IOOnm的N型弛豫Si层，掺杂浓度为5X IO16CnT3 ；(8c)利用化学汽相淀积(CVD)的方法，在750°C，在PMOS器件有源区选择性的生长一层厚度为12nm的N型应变SiGe层，Ge组分为25%，掺杂浓度为5X 1016cm_3 ；
(8d)利用化学汽相淀积(CVD)的方法，在750°C，在PMOS器件有源区选择性的生长一层厚度3nm的本征弛豫Si帽层，形成PMOS器件有源区；(8e)利用湿法腐蚀，刻蚀掉表面的层SiO2。步骤9，MOS虚栅制备。(9a)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积厚度为3nm的SiO2层，作为NMOS器件和PMOS器件的栅介质层；(9b)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积一层厚度为200nm的Poly-Si、SiO2层，形成NMOS器件虚栅和PMOS器件虚栅；(9c)光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为 5 X IO18CnT3的N型轻掺杂源漏结构(N-LDD)；(9d)光刻PMOS器件有源区，对PMOS器件进行P型离子注入，形成掺杂浓度为5 X IO18CnT3的P型轻掺杂源漏结构(P-LDD)。步骤10，NMOS器件和PMOS器件源漏区制备。(IOa)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面上淀积一层厚度为3nm 的 SiO2 ；(IOb)利用干法刻蚀，刻蚀衬底表面上的SiO2，保留Ploy-Si侧壁部分，形成NMOS器件栅电极侧墙和PMOS器件栅电极侧墙；(IOc)光刻NMOS器件有源区，对NMOS器件进行N型离子注入，自对准生成杂质浓度为I X 102°cm_3的NMOS器件源区和漏区；(IOd)光刻PMOS器件有源区，对PMOS器件进行P型离子注入，自对准生成杂质浓度为I X 102°cm_3的PMOS器件源区和漏区。步骤11，MOS栅制备。(Ila)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积一层厚度为400nm 的 SiO2 层；(I Ib)利用化学机械抛光(CMP)方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；(Ilc)湿法刻蚀虚栅，在栅电极处形成一个凹槽；(Ild)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积一层SiON，厚度为 I. 5nm ；(lie)利用物理气相沉积(PVD)的方法，淀积W-TiN复合栅；(Ilf)利用化学机械抛光(CMP)方法去掉表面的金属，以W-TiN复合栅作为化学机械抛光(CMP)的终止层，从而形成NMOS器件栅极和PMOS器件栅极。步骤12，构成BiCMOS集成电路。(12a)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积SiO2层；(12b)光刻引线窗口，在整个衬底上溅射一层金属，合金，自对准形成金属硅化物；(12c)淀积金属，光刻引线，形成NMOS器件漏极金属弓I线、源极金属引线和栅极金属引线，PMOS器件漏极金属引线、源极金属引线和栅极金属引线，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，构成MOS器件导电沟道为22nm的SOI三应变平面BiCMOS集成器件及电路。实施例2 :制备沟道长度为30nm的SOI三应变平面BiCMOS集成器件及电路，具体步骤如下步骤I,外延生长。 (Ia)选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为300nm，上层材料为掺杂浓度为5X IO16CnT3的N型Si，厚度为120nm ；(Ib)利用化学汽相淀积(CVD)的方法，在700°C，在上层Si材料上生长一层厚度为80nm的N型外延Si层，作为集电区，该层掺杂浓度为5X1016cm_3。步骤2，深槽隔离制备。(2a)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积一层SiO2 ；(2b)光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为3 iim的深槽；(2c)利用化学汽相淀积(CVD)方法，在700°C，在深槽内表面淀积SiO2层，将深槽内表面全部覆盖；(2d)利用化学汽相淀积(CVD)方法，在700°C，在深槽内SiO2层上再淀积一层SiN层，将深槽内表面全部覆盖；(2e)利用化学汽相淀积(CVD)方法，在700°C，在深槽内填充SiO2，利用化学机械抛光(CMP)方法，除去多余的氧化层，形成深槽隔离。步骤3，集电极接触区制备。(3a)利用化学汽相淀积(CVD)的方法，在700°C，在外延Si层表面应淀积一层厚度为240nm的SiO2层；(3b)光刻集电极接触区窗口；(3c)对衬底进行磷注入，使集电极接触区掺杂浓度为5X IO19CnT3,形成集电极接触区域；(3d)将衬底在1000°C温度下，退火60s，进行杂质激活。步骤4，基区接触制备。(4a)刻蚀掉衬底表面氧化层，利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积一层厚度为30nm的SiO2层；(4b)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积一层P型Poly-Si层，作为基区接触区，该层厚度为300nm，掺杂浓度为5X102°cm_3 ；(4c)光刻Poly-Si，形成外基区，在700°C，在衬底表面淀积SiO2层，厚度为300nm，利用化学机械抛光(CMP)的方法去除Poly-Si表面的SiO2 ；(4d)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积一 SiN层，厚度为80nm ；(4e)光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；(4f)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积一层SiN层，厚度为 15nm。步骤5，基区材料制备。(5a)利用干法，刻蚀掉发射窗SiN，形成侧墙；(5b)利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；
(5c)利用化学汽相淀积(CVD)方法，在700°C，在基区区域选择性生长SiGe基区，Ge组分为20%，掺杂浓度为I X 1019cnT3，厚度为40nm。步骤6,发射区制备。(6a)光刻集电极窗口，利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积Poly-Si，厚度为 300nm ；
(6b)对衬底进行磷注入，并利用化学机械抛光(CMP)去除发射极和集电极接触孔区域以外表面的Poly-Si，形成发射极和集电极；(6c)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积SiO2层；(6d)光刻集电极，并对该区域再次进行磷注入，以提高集电极的Poly-Si的掺杂浓度，使其达到5X1019cm_3，最后去除表面的SiO2层；(6e)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积SiO2层，在1000°C温度下退火60s，激活杂质。步骤7，NMOS器件外延材料制备。(7a)光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区刻蚀出深度为I. 92iim的深槽；(7b)利用化学汽相淀积(CVD)的方法，在700°C，在NMOS器件有源区选择性生长厚度为300nm的P型Si缓冲层，掺杂浓度为I X IO16cnT3 ；(7c)利用化学汽相淀积(CVD)的方法，在700°C，在NMOS器件有源区选择性生长厚度为I. 8 ii m的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是20%，掺杂浓度为I X IO16CnT3 ；(7d)利用化学汽相淀积(CVD)的方法，在700°C，在NMOS器件有源区选择性生长厚度为300nm的P型SiGe层，Ge组分为20%,掺杂浓度为I X IO17CnT3 ；(7e)利用化学汽相淀积(CVD)的方法，在700°C，在NMOS器件有源区选择性生长厚度为18nm的P型应变Si层，掺杂浓度为I X IO17CnT3作为NMOS器件的沟道。步骤8，PMOS器件有源区制备。(8a)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面淀积一层SiO2 ；(8b)光刻PMOS器件有源区，利用化学汽相淀积(CVD)的方法，在700°C，在PMOS器件有源区选择性的生长一层厚度为150nm的N型弛豫Si层，掺杂浓度为IX IO17CnT3 ；(8c)利用化学汽相淀积(CVD)的方法，在700°C，在PMOS器件有源区选择性的生长一层厚度为14nm的N型应变SiGe层，Ge组分为20%，掺杂浓度为I X 1017cm_3 ；(8d)利用化学汽相淀积(CVD)的方法，在700°C，在PMOS器件有源区选择性的生长一层厚度4nm的本征弛豫Si帽层，形成PMOS器件有源区；(8e)利用湿法腐蚀，刻蚀掉表面的层SiO2。步骤9，MOS虚栅制备。(9a)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面淀积厚度为4nm的SiO2层，作为NMOS器件和PMOS器件的栅介质层；(9b)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积一层厚度为240nm的Poly-Si、SiO2层，形成NMOS器件虚栅和PMOS器件虚栅；(9c)光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为3 X 1018cm_3的N型轻掺杂源漏结构(N-LDD)；(9d)光刻PMOS器件有源区，对PMOS器件进行P型离子注入，形成掺杂浓度为
3X IO18CnT3的P型轻掺杂源漏结构(P-LDD)。步骤10，NMOS器件和PMOS器件源漏区制备。(IOa)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面上淀积一层厚度为3nm 的 SiO2 ；(IOb)利用干法刻蚀，刻蚀衬底表面上的SiO2,保留Ploy-Si侧壁部分，形成NMOS器件栅电极侧墙和PMOS器件栅电极侧墙；(IOc)光刻NMOS器件有源区，对NMOS器件进行N型离子注入，自对准生成杂质浓度为8 X IO19CnT3的NMOS器件源区和漏区； (IOd)光刻PMOS器件有源区，对PMOS器件进行P型离子注入，自对准生成杂质浓度为8 X IO19CnT3的PMOS器件源区和漏区。步骤11，MOS器件栅制备。(Ila)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面淀积一层厚度为450nm 的 SiO2 层；( I Ib)利用化学机械抛光(CMP)方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；(Ilc)湿法刻蚀虚栅，在栅电极处形成一个凹槽；(Ild)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面淀积一层SiON，厚度为 3nm ；(lie)利用物理气相沉积(PVD)的方法，淀积W-TiN复合栅；(Ilf)利用化学机械抛光(CMP)方法去掉表面的金属，以W-TiN复合栅作为化学机械抛光(CMP)的终止层，从而形成NMOS器件栅极和PMOS器件栅极。步骤12，构成BiCMOS集成电路。(12a)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积SiO2层；(12b)光刻引线窗口，在整个衬底上溅射一层金属，合金，自对准形成金属硅化物；(12c)淀积金属，光刻引线，形成NMOS器件漏极金属弓I线、源极金属引线和栅极金属引线，PMOS器件漏极金属引线、源极金属引线和栅极金属引线，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，构成MOS器件导电沟道为30nm的SOI三应变平面BiCMOS集成器件及电路。实施例3 :制备沟道长度为45nm的SOI三应变平面BiCMOS集成器件及电路，具体步骤如下步骤I,外延生长。(Ia)选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为400nm，上层材料为掺杂浓度为I X IO17CnT3的N型Si，厚度为150nm ；(Ib)利用化学汽相淀积(CVD)的方法，在750°C，在上层Si材料上生长一层厚度为IOOnm的N型外延Si层，作为集电区，该层掺杂浓度为lX1017cm_3。步骤2，深槽隔离制备。
(2a)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积一层SiO2 ；(2b)光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为3. 5iim的深槽；(2c)利用化学汽相淀积(CVD)方法，在800°C，在深槽内表面淀积SiO2层，将深槽内表面全部覆盖；(2d)利用化学汽相淀积(CVD)方法，在800°C，在深槽内SiO2层上再淀积一层SiN层，将深槽内表面全部覆盖；(2e)利用化学汽相淀积(CVD)方法，在800°C，在深槽内填充SiO2，利用化学机械抛光(CMP)方法，除去多余的氧化层，形成深槽隔离。步骤3，集电极接触区制备。
(3a)利用化学汽相淀积(CVD)的方法，在800°C，在外延Si层表面应淀积一层厚度为300nm的SiO2层；(3b)光刻集电极接触区窗口；(3c)对衬底进行磷注入，使集电极接触区掺杂浓度为lX102°cnT3，形成集电极接触区域；(3d)将衬底在1100°C温度下，退火15s，进行杂质激活。步骤4，基区接触制备。(4a)刻蚀掉衬底表面氧化层，利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积一层厚度为40nm的SiO2层；(4b)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积一层P型Poly-Si层，作为基区接触区，该层厚度为400nm，掺杂浓度为IXlO21cnT3 ；(4c)光刻Poly-Si，形成外基区，在800°C，在衬底表面淀积SiO2层，厚度为400nm，利用化学机械抛光(CMP)的方法去除Poly-Si表面的SiO2 ；(4d)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积一 SiN层，厚度为IOOnm ；(4e)光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；(4f)利用化学汽相淀积(CVD)方法，在80(TC，在衬底表面淀积一层SiN层，厚度为 20nm。步骤5，基区材料制备。(5a)利用干法，刻蚀掉发射窗SiN，形成侧墙；(5b)利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；(5c)利用化学汽相淀积(CVD)方法，在750°C，在基区区域选择性生长SiGe基区，Ge组分为25%，掺杂浓度为5 X 1019cnT3，厚度为60nm。步骤6，发射区制备。(6a)光刻集电极窗口，利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积Poly-Si，厚度为 400nm ；(6b)对衬底进行磷注入，并利用化学机械抛光(CMP)去除发射极和集电极接触孔区域以外表面的Poly-Si，形成发射极和集电极；(6c)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积SiO2层；(6d)光刻集电极，并对该区域再次进行磷注入，以提高集电极的Poly-Si的掺杂浓度，使其达到lX102°cm_3，最后去除表面的SiO2层；(6e)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积SiO2层，在1100°C温度下退火15s，激活杂质。步骤7，NMOS器件外延材料制备。(7a)光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区刻蚀出深度为
I.92iim的深槽；
(7b)利用化学汽相淀积(CVD)的方法，在750°C，在NMOS器件有源区选择性的生长厚度为200nm的P型Si缓冲层，掺杂浓度为5X 1015cm_3 ；(7c)利用化学汽相淀积(CVD)的方法，在750°C，在NMOS器件有源区选择性的生长厚度为I. 5 ii m的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是25%，掺杂浓度为5 X IO15Cm 3 ；(7d)利用化学汽相淀积(CVD)的方法，在750°C，在NMOS器件有源区选择性的生长厚度为200nm的P型SiGe层，Ge组分为25%，掺杂浓度为5 X IO16CnT3 ；(7e)利用化学汽相淀积(CVD)的方法，在750°C，在NMOS器件有源区选择性的生长厚度为20nm的P型应变Si层，掺杂浓度为5 X IO16CnT3作为NMOS器件的沟道。步骤8，PMOS器件有源区制备。(8a)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层SiO2 ；(8b)光刻PMOS器件有源区，利用化学汽相淀积(CVD)的方法，在600°C，在PMOS器件有源区选择性的生长一层厚度为200nm的N型弛豫Si层，掺杂浓度为5X IO17CnT3 ；(8c)利用化学汽相淀积(CVD)的方法，在600°C，在PMOS器件有源区选择性的生长一层厚度为15nm的N型应变SiGe层，Ge组分为15%，掺杂浓度为5X 1017cm_3 ；(8d)利用化学汽相淀积(CVD)的方法，在600°C，在PMOS器件有源区选择性的生长一层厚度5nm的本征弛豫Si帽层，形成PMOS器件有源区；(8e)利用湿法腐蚀，刻蚀掉表面的层SiO2。步骤9，MOS虚栅制备。(9a)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积厚度为3. 5nm的SiO2层，作为NMOS器件和PMOS器件的栅介质层；(9b)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层厚度为300nm的Poly-Si、SiO2层，形成NMOS器件虚栅和PMOS器件虚栅；(9c)光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为I X IO18CnT3的N型轻掺杂源漏结构(N-LDD)；(9d)光刻PMOS器件有源区，对PMOS器件进行P型离子注入，形成掺杂浓度为I X IO18CnT3的P型轻掺杂源漏结构(P-LDD)。步骤10，NMOS器件和PMOS器件源漏区制备。(IOa)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面上淀积一层厚度为5nm 的 SiO2 ；(IOb)利用干法刻蚀，刻蚀衬底表面上的SiO2,保留Ploy-Si侧壁部分，形成NMOS器件栅电极侧墙和PMOS器件栅电极侧墙；(IOc)光刻NMOS器件有源区，对NMOS器件进行N型离子注入，自对准生成杂质浓度为5 X IO19CnT3的NMOS器件源区和漏区；(IOd)光刻PMOS器件有源区，对PMOS器件进行P型离子注入，自对准生成杂质浓度为5 X IO19CnT3的PMOS器件源区和漏区。步骤11，MOS器件栅制备。(Ila)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为500nm 的 SiO2 层；
(I Ib)利用化学机械抛光(CMP)方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；(Ilc)湿法刻蚀虚栅，在栅电极处形成一个凹槽；(Ild)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层SiON，厚度为 5nm ；(lie)利用物理气相沉积(PVD)的方法，淀积W-TiN复合栅；(Ilf )利用化学机械抛光(CMP)方法去掉表面的金属，以W-TiN复合栅作为化学机械抛光(CMP)的终止层，从而形成NMOS器件栅极和PMOS器件栅极。步骤12，构成BiCMOS集成电路。(12a)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积SiO2层；(12b)光刻引线窗口，在整个衬底上溅射一层金属，合金，自对准形成金属硅化物；(12c)淀积金属，光刻引线，形成NMOS器件漏极金属弓I线、源极金属引线和栅极金属引线，PMOS器件漏极金属引线、源极金属引线和栅极金属引线，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，构成MOS器件导电沟道为45nm的SOI三应变平面BiCMOS集成器件及电路。本发明实施例提供的SOI三应变平面BiCMOS集成器件及制备方法具有如下优
占-
^ \\\ I.本发明制备的SOI三应变平面BiCMOS集成器件中，PMOS器件应用了空穴迁移率比体Si材料高的压应变SiGe材料作为导电沟道，有效地提升PMOS器件的电学性能；而NMOS器件应用了电子迁移率比体Si材料高的张应变Si材料作为导电沟道，有效地提升NMOS器件的电学性能，因此本发明制备的BiCMOS集成器件及其电路的电学性能较体Si材料制备的BiCMOS集成器件及其电路性能优异；2.本发明制备的SOI三应变平面BiCMOS集成器件，采用选择性外延技术，分别在NMOS器件和PMOS器件有源区选择性生长张应变Si和压应变SiGe材料，使NMOS器件和PMOS器件频率性能和电流驱动能力等电学性能能够获得同时提升，从而BiCMOS器件与集成电路性能获得了增强；3.本发明制备的SOI三应变平面BiCMOS集成器件中，为了有效抑制短沟道效应，引入轻掺杂源漏(LDD)结构，提高了器件性能；4.本发明制备的SOI三应变平面BiCMOS集成器件中，PMOS器件为量子阱器件，即应变SiGe层处于Si帽层和体Si层之间，与表面沟道器件相比，降低了沟道载流子输运过程中的界面散射，抑制了迁移率的降低；同时Si帽层与应变SiGe层之间的空穴势垒，抑制了热载流子向栅介质中注入，提高了 BiCMOS集成器件和电路的可靠性；
5.本发明制备的SOI三应变平面BiCMOS集成器件中，采用高介电常数的SiON代替传统的纯SiO2做栅介质，增强了器件的栅控能力，提高了器件的可靠性；6.本发明制备的SOI三应变平面BiCMOS集成器件制备过程中，采用了金属栅镶嵌工艺(damascene process)制备栅电极,该栅电极为金属W-TiN复合结构，由于下层的TiN与应变Si和应变SiGe材料功函数差较小，改善了器件的电学特性，上层的W则可以降低栅电极的电阻，实现了栅电极的优化；7.本发明制备的SOI三应变平面BiCMOS集成器件，在制备过程中，采用全自对准工艺，有效地减小了寄生电阻与电容，提高了器件的电流与频率特性；8.本发明制备的SOI三应变平面BiCMOS集成器件中SiGe HBT器件的发射极、基极和集电极全部采用多晶，多晶可以部分制作在氧化层上面，减小了器件有源区的面积，从而减小器件尺寸，提闻电路的集成度；9.本发明SOI三应变平面BiCMOS集成器件过程中涉及的最高温度为800°C，低于 引起应变SiGe弛豫的工艺温度，因此该制备方法能有效地保持应变SiGe的特性，提高器件与集成电路的性能。以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种SOI三应变平面BiCMOS集成器件，其特征在于，NMOS器件为应变Si平面沟道，PMOS器件为应变SiGe平面沟道，双极器件为SOI三多晶SiGe HBT器件。
2.根据权利要求I所述的SOI三应变平面BiCMOS集成器件，其特征在于，所述NMOS器件应变Si沟道为水平沟道,沿沟道方向为张应变。
3.根据权利要求I所述的SOI三应变平面BiCMOS集成器件，其特征在于，所述PMOS器件应变SiGe沟道为水平沟道，沿沟道方向为压应变。
4.根据权利要求I所述的SOI三应变平面BiCMOS集成器件，其特征在于，SiGeHBT器件的发射极、基极和集电极都采用多晶硅接触。
5.根据权利要求I所述的SOI三应变平面BiCMOS集成器件，其特征在于，所述应变SiBiCMOS集成器件为全平面结构。
6.一种SOI三应变平面BiCMOS集成器件的制备方法，其特征在于，包括如下步骤 第一步、选取氧化层厚度为15(T400nm，上层Si厚度为100 150nm，N型掺杂浓度为I X IO16 I X IO17CnT3 的 SOI 衬底片； 第二步、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上生长一层厚度为50 IOOnm的N型Si外延层，作为集电区，该层掺杂浓度为I X IO16 I X IO17CnT3 ； 第三步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层SiO2，光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为2. 5 3. 5 y m的深槽，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层SiO2和一层SiN，将深槽内表面全部覆盖，最后淀积SiO2将深槽内填满，形成深槽隔离； 第四步、利用化学汽相淀积(CVD)的方法，在600 800°C，在外延Si层表面淀积一层厚度为20(T300nm的SiO2层，光刻集电极接触区窗口，对衬底进行磷注入，使集电极接触区掺杂浓度为I X IO19 I X 102°cm_3，形成集电极接触区域，再将衬底在950 1100°C温度下，退火15 120s，进行杂质激活； 第五步、刻蚀掉衬底表面的氧化层，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积二层材料第一层为SiO2层，厚度为2(T40nm ;第二层为P型Poly-Si层，厚度为200 400nm，掺杂浓度为I X IO20 I X IO21CnT3 ； 第六步、光刻Po I y-Si，形成外基区，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，厚度为20(T400nm，利用化学机械抛光(CMP)的方法去除Poly-Si表面的SiO2 ； 第七步、利用化学汽相淀积(CVD)方法，在600 800 °C，淀积一层SiN层，厚度为5(Tl00nm，光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；再利用化学汽相淀积(CVD)方法，在600 80(TC，在衬底表面淀积一层SiN层，厚度为l(T20nm，干法刻蚀掉发射窗SiN，形成侧墙； 第八步、利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域，利用化学汽相淀积(CVD)方法，在600 750°C，在基区区域选择性生长SiGe基区，Ge组分为15 25%，掺杂浓度为5 X IO18 5 X 1019cnT3，厚度为20 60nm ； 第九步、光刻集电极窗口，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积Poly-Si，厚度为20(T400nm，再对衬底进行磷注入，并利用化学机械抛光(CMP)去除发射极和集电极区域以外表面的Poly-Si，形成发射极和集电极；第十步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，光刻集电极，并对该区域进行磷注入，以提高集电极的Poly-Si的掺杂浓度，使其达到1\1019 1父102°011-3，最后去除表面的SiO2层； 第i^一步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，在950 1100°C温度下，退火15 120s，进行杂质激活； 第十二步、光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区刻蚀出深度为I. 92 2. 82 ii m的深槽；然后在深槽中，利用化学汽相淀积(CVD)的方法，在600 750°C，连续生长四层材料第一层是厚度为200 400nm的P型Si缓冲层，掺杂浓度为5X IO15 5X 1016cm_3，第二层是厚度为I. 5 2 y m的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15 25%，掺杂浓度为5 X IO15 5 X IO1W3,第三层是Ge组分为15 25%，厚度为200 400nm的P型SiGe层，掺杂浓度为5 X IO16 5 X 1017cnT3，第四层是厚度为15 20nm的P型应变Si层，掺杂浓度为5X IO16 5X IO17CnT3作为NMOS器件的沟道，形成NMOS器件有源区； 第十三步、利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层Si02，光刻PMOS器件有源区，然后利用化学汽相淀积(CVD)的方法，在600 750°C，在PMOS器件区域选择性外延生长三层材料第一层是厚度为100 200nm的N型弛豫Si层，掺杂浓度为5 X IO16 5 X IO17CnT3 ;第二层是厚度为12 15nm的N型应变SiGe层，掺杂浓度为5 X IO16 5 X 1017cnT3，Ge组分为15 25% ;第三层是厚度为3 5nm的本征弛豫Si层，形成PMOS器件有源区；利用湿法腐蚀，刻蚀掉表面的层SiO2 ； 第十四步、利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层厚度为3 5nm的SiO2,作为NMOS器件和PMOS器件的栅介质层，然后再利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层厚度为200 300nm的Poly-Si，刻蚀Poly-Si和SiO2层，形成NMOS器件和PMOS器件的虚栅； 第十五步、光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为I 5 X IO18CnT3的N型轻掺杂源漏结构(N-LDD);光刻PMOS器件有源区，对PMOS器件进行P型离子注入，形成掺杂浓度为I 5 X IO18CnT3的P型轻掺杂源漏结构(P-LDD)； 第十六步、利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面上淀积一层厚度为3 5nm的SiO2，利用干法刻蚀，刻蚀衬底表面上的SiO2，保留Ploy-Si侧壁部分，形成NMOS器件和PMOS器件栅电极侧墙；光刻NMOS器件有源区，对NMOS器件进行N型离子注入，自对准生成杂质浓度为5 X IO19 I X 102°cm_3的NMOS器件源漏区；光刻PMOS器件有源区，对PMOS器件进行P型离子注入，自对准生成杂质浓度为5 X IO19 IX 102°cm_3的PMOS器件源漏区； 第十七步、利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层厚度为400 500nm的SiO2层；利用化学机械抛光(CMP)方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；湿法刻蚀虚栅，在栅电极处形成一个凹槽；利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层SiON，厚度为I. 5^5nm ;利用物理气相沉积(PVD)的方法，淀积W-TiN复合栅，利用化学机械抛光(CMP)方法去掉表面的金属，以W-TiN复合栅作为化学机械抛光(CMP)的终止层，从而形成NMOS器件和PMOS器件栅极；第十八步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，光刻引线窗口，在整个衬底上溅射一层金属，合金，自对准形成金属硅化物，清洗表面多余的金属，淀积金属，光刻引线，构成MOS器件导电沟道为22 45nm的SOI三应变平面BiCMOS集成器件。
7.根据权利要求6所述的方法，其特征在于，所述制备方法中SOI三应变平面BiCMOS集成器件及电路制造过程中所涉及的化学汽相淀积(CVD)工艺温度决定，最高温度小于等于 800。。。
8.根据权利要求6所述的制备方法，其特征在于，基区厚度根据第八步SiGe的外延层厚度来决定，取20 60nm。
9.一种SOI三应变平面BiCMOS集成电路的制备方法，其特征在于，所述制备方法包括如下步骤 步骤I，外延生长的实现方法为 (Ia)选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为150nm，上层材料为掺杂浓度为I X IO16CnT3的N型Si，厚度为IOOnm ； (Ib)利用化学汽相淀积(CVD)的方法，在600°C，在上层Si材料上生长一层厚度为50nm的N型外延Si层，作为集电区，该层掺杂浓度为IXlO16cnT3 ； 步骤2，深槽隔离制备的实现方法为 (2a)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层SiO2 ； (2b)光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为2. 5 的深槽； (2c)利用化学汽相淀积(CVD)方法，在600°C，在深槽内表面淀积SiO2层，将深槽内表面全部覆盖； (2d)利用化学汽相淀积(CVD)方法，在600°C，在深槽内SiO2层上再淀积一层SiN层，将深槽内表面全部覆盖； (2e)利用化学汽相淀积(CVD)方法，在600°C，在深槽内填充SiO2，利用化学机械抛光(CMP)方法，除去多余的氧化层，形成深槽隔离； 步骤3，集电极接触区制备的实现方法为 (3a)利用化学汽相淀积(CVD)的方法，在600°C，在外延Si层表面应淀积一层厚度为200nm 的 SiO2 层； (3b)光刻集电极接触区窗口 ； (3c)对衬底进行磷注入，使集电极接触区掺杂浓度为I X IO19CnT3，形成集电极接触区域； (3d)将衬底在950°C温度下，退火120s，进行杂质激活； 步骤4，基区接触制备的实现方法为 (4a)刻蚀掉衬底表面氧化层，利用化学汽相淀积(CVD)方法，在60(TC，在衬底表面淀积一层厚度为20nm的SiO2层； (4b)利用化学汽相淀积(CVD)方法，在60(TC，在衬底表面淀积一层P型Poly-Si层，作为基区接触区，该层厚度为200nm，掺杂浓度为lX102°cm_3 ； (4c)光刻Poly-Si，形成外基区，在600°C，在衬底表面淀积SiO2层，厚度为200nm，利用化学机械抛光(CMP)的方法去除Poly-Si表面的SiO2 ；(4d)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一 SiN层，厚度为50nm ； (4e)光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层； (4f)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层SiN层，厚度为IOnm ； 步骤5，基区材料制备的实现方法为 (5a)利用干法，刻蚀掉发射窗SiN，形成侧墙； (5b)利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域； (5c)利用化学汽相淀积(CVD)方法，在600°C，在基区区域选择性生长SiGe基区，Ge组 分为15%，掺杂浓度为5 X IO18CnT3,厚度为20nm ; 步骤6，发射区制备的实现方法为 (6a)光刻集电极窗口，利用化学汽相淀积(CVD)方法，在600 °C，在衬底表面淀积Poly-Si，厚度为 200nm ； (6b)对衬底进行磷注入，并利用化学机械抛光(CMP)去除发射极和集电极接触孔区域以外表面的Poly-Si,形成发射极和集电极； (6c)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积SiO2层； (6d)光刻集电极，并对该区域再次进行磷注入，以提高集电极的Poly-Si的掺杂浓度，使其达到IX 1019cm_3，最后去除表面的SiO2层； (6e)利用化学汽相淀积(CVD)方法，在60(TC，在衬底表面淀积SiO2层，在950°C温度下退火120s，激活杂质； 步骤7，NMOS器件外延材料制备的实现方法为 (7a)光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区刻蚀出深度为I. 92iim的深槽； (7b)利用化学汽相淀积(CVD)的方法，在750°C，在NMOS器件有源区选择性生长厚度为200nm的P型Si缓冲层，掺杂浓度为5X 1015cm_3 ； (7c)利用化学汽相淀积(CVD)的方法，在750°C，在NMOS器件有源区选择性生长厚度为I. 5 ii m的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是25%，掺杂浓度为5 X 1015cm_3 ；(7d)利用化学汽相淀积(CVD)的方法，在750°C，在NMOS器件有源区选择性生长厚度为200nm的P型SiGe层，Ge组分为25%，掺杂浓度为5 X IO16CnT3 ； (7e)利用化学汽相淀积(CVD)的方法，在750°C，在NMOS器件有源区选择性生长厚度为15nm的P型应变Si层，掺杂浓度为5 X IO16CnT3作为NMOS器件的沟道； 步骤8，PMOS器件有源区制备的实现方法为 (8a)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积一层SiO2 ； (8b)光刻PMOS器件有源区，利用化学汽相淀积(CVD)的方法，在750°C，在PMOS器件有源区选择性的生长一层厚度为IOOnm的N型弛豫Si层，掺杂浓度为5X IO16CnT3 ； (8c)利用化学汽相淀积(CVD)的方法，在750°C，在PMOS器件有源区选择性的生长一层厚度为12nm的N型应变SiGe层，Ge组分为25%，掺杂浓度为5X 1016cm_3 ； (8d)利用化学汽相淀积(CVD)的方法，在750°C，在PMOS器件有源区选择性的生长一层厚度3nm的本征弛豫Si帽层，形成PMOS器件有源区； (Se)利用湿法腐蚀，刻蚀掉表面的层SiO2 ；步骤9，MOS虚栅制备的实现方法为 (9a)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积厚度为3nm的SiO2层，作为NMOS器件和PMOS器件的栅介质层； (9b)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积一层厚度为200nm的Poly-Si，刻蚀Poly-Si、SiO2层，形成NMOS器件虚栅和PMOS器件虚栅； (9c)光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为.5 X IO18CnT3的N型轻掺杂源漏结构(N-LDD)； (9d)光刻PMOS器件有源区，对PMOS器件进行P型离子注入，形成掺杂浓度为.5 X IO18CnT3的P型轻掺杂源漏结构(P-LDD)； 步骤10，NMOS器件和PMOS器件源漏区制备的实现方法为 (IOa)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面上淀积一层厚度为3nm的SiO2 ； (IOb)利用干法刻蚀，刻蚀衬底表面上的SiO2，保留Ploy-Si侧壁部分，形成NMOS器件栅电极侧墙和PMOS器件栅电极侧墙； (IOc)光刻NMOS器件有源区，对NMOS器件进行N型离子注入，自对准生成杂质浓度为I X 102°cm_3的NMOS器件源区和漏区； (IOd)光刻PMOS器件有源区，对PMOS器件进行P型离子注入，自对准生成杂质浓度为I X 102°cm_3的PMOS器件源区和漏区； 步骤11，MOS栅制备的实现方法为 (Ila)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积一层厚度为400nm的SiO2 层； (Ilb)利用化学机械抛光(CMP)方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅； (Ilc)湿法刻蚀虚栅，在栅电极处形成一个凹槽； (Ild)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积一层SiON，厚度为I. 5nm ； (He)利用物理气相沉积(PVD)的方法，淀积W-TiN复合栅； (Hf)利用化学机械抛光(CMP)方法去掉表面的金属，以W-TiN复合栅作为化学机械抛光(CMP)的终止层，从而形成NMOS器件栅极和PMOS器件栅极； 步骤12，构成BiCMOS集成电路的实现方法为 (12a)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积SiO2层；(12b)光刻引线窗口，在整个衬底上派射一层金属,合金，自对准形成金属娃化物；(12c)淀积金属，光刻引线，形成NMOS器件漏极金属弓I线、源极金属弓I线和栅极金属弓I线，PMOS器件漏极金属引线、源极金属引线和栅极金属引线，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，构成MOS器件导电沟道为22nm的SOI三应变平面BiCMOS集成器件及电路。
全文摘要
本发明公开了一种SOI三应变平面BiCMOS集成器件及制备方法，在SOI衬底上生长N型Si外延层作为双极器件集电区，制备深槽隔离，然后依次制备基极多晶、基区、发射区以及集电极，形成SiGe HBT器件；光刻NMOS器件有源区沟槽，在沟槽中生长四层材料，在NMOS器件有源区制备栅介质层和栅多晶，形成NMOS器件；光刻PMOS器件有源区沟槽，在沟槽内生长五层材料，在PMOS器件有源区上制备漏极和栅极，形成PMOS器件；光刻引线，构成SOI三应变平面BiCMOS集成器件及电路。本发明制备的SiGe HBT器件，发射极、基极和集电极全部采用多晶，多晶可以部分制作在氧化层上面，减小了器件有源区的面积，从而减小器件尺寸，提高电路的集成度，制备出了性能增强的SOI三应变平面BiCMOS集成电路。
文档编号H01L27/12GK102751293SQ20121024437
公开日2012年10月24日 申请日期2012年7月16日 优先权日2012年7月16日
发明者宋建军, 宣荣喜, 张鹤鸣, 李妤晨, 王斌, 胡辉勇, 舒斌, 郝跃 申请人:西安电子科技大学