专利名称：一种混合晶面应变Si垂直沟道CMOS集成器件及制备方法
技术领域：
本发明属于半导体集成电路技术领域，尤其涉及一种混合晶面应变Si垂直沟道CMOS集成器件及制备方法。
背景技术：
在信息技术高度发展的当代，以集成电路为代表的微电子技术是信息技术的关键。集成电路作为人类历史上发展最快、影响最大、应用最广泛的技术，其已成为衡量一个国家科学技术水平、综合国力和国防力量的重要标志。对于整机系统中集成电路的数量更是其系统先进性的直接表征。
对半导体产业发展产生巨大影响的“摩尔定律”指出集成电路芯片上的晶体管数目，约每18个月增加I倍，性能也提升I倍。40多年来，世界半导体产业始终按照这条定律不断地向前发展。而现在，电路规模已由最初的小规模发展到现在的甚大规模。由于对集成度，功耗，面积，速度等各因素的综合考虑，CMOS得到了广泛的应用。随着器件尺寸的减小，尤其是逐步进入纳米尺度以后，微电子技术的发展越来越逼近材料、技术、器件的极限，面临着巨大的挑战。当器件特征尺寸缩小到65纳米技术代及以后，从器件角度看，纳米尺度器件中的短沟效应、强场效应、量子效应、寄生参量的影响、工艺参数涨落等问题对器件泄漏电流、亚阈特性、开态/关态电流等性能的影响越来越突出，电路速度和功耗的矛盾也将更加严重。随着集成度和工作频率增加，功耗密度增大，导致芯片过热，可引起电路失效。另一方面，进入纳米尺度后，互连电阻及互连电容不仅对电路速度的影响更为明显，而且会对信号完整性产生影响，逐渐成为影响电路最终性能的重要因素。CMOS集成电路的一个重要性能指标，是空穴和电子的迁移率。要提高PMOS和NMOS两者的性能，这两种载流子的迁移率都应当尽可能地高。CMOS电路的总体性能同样取决于NMOS和PMOS的性能，从而，取决于空穴和电子的迁移率。众所周知的是，在半导体材料上施加应力，例如在半导体材料硅上施加应力，会改变电子和空穴的迁移率，从而，会改变半导体材料上所形成的NMOS和PMOS的性能。迁移率的提高会导致性能的提高。但电子和空穴并不总是对同种应力做出相同的反应。同时，在相同的晶面上制备匪OS和PM0S，他们的迁移率并不能同时达到最优。
发明内容
本发明针对现有技术中存在以上缺陷，要在不降低一种类型器件的载流子的迁移率的情况下，提高另一种类型器件的载流子的迁移率，本专利提出一种利用硅材料的选择性加应力技术制备CM0S，即一种混合晶面应变Si垂直沟道CMOS集成器件及电路制备方法。本发明的目的在于提供一种混合晶面应变Si垂直沟道CMOS集成器件，器件衬底为SOI材料。进一步、NMOS和PMOS器件的导电沟道均为应变Si材料。
进一步、NMOS的导电沟道为张应变Si材料，PMOS的导电沟道为压应变Si材料。进一步、NMOS的导电沟道为平面沟道，PMOS的导电沟道为垂直沟道。进一步、NMOS器件制备在晶面为(100)的衬底上，PMOS器件制备在晶面为(110)的衬底上。本发明的另一目的在于提供一项所述的混合晶面应变Si垂直沟道CMOS集成器件及电路制备方法，包括如下步骤第一步、选取两片N型掺杂的Si片，其中一片晶面为(110)，一片晶面为(100)，两片掺杂浓度均为I 5 X IO1W,对两片Si片表面进行氧化，氧化层厚度为O. 5 I μ m ;将晶面为(100)的一片作为上层基体材料，并在该基体材料中注入氢，将晶面为(110)的一片 作为下层基体材料；采用化学机械抛光(CMP)工艺对两个氧化层表面进行抛光；第二步、将两片Si片氧化层相对置于超高真空环境中在350 480°C的温度下实现键合；将键合后的Si片温度升高100 200°C，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留10(T200nm的Si材料，并在其断裂表面进行化学机械抛光(CMP)，形成SOI衬底；第三步、光刻PMOS有源区，在PMOS有源区，利用干法刻蚀，刻蚀出深度为I. 5 2. 5 μ m的深槽，将中间的氧化层刻透；利用化学汽相淀积(CVD)方法，在600 750°C，在(110)晶面衬底的PMOS有源区上选择性外延生长七层材料第一层是N型Si缓冲层，厚度为I. 5 2. 5 μ m，该层将深槽填满，掺杂浓度为I 5 X IO15CnT3 ;第二层是厚度为I. 5
2μ m的N型SiGe渐变层，底部Ge组分是O %，顶部Ge组分是15 25%，掺杂浓度为I 5 X IO15CnT3 ;第三层是Ge组分为15 25%，厚度为200 400nm的P型SiGe层，掺杂浓度为5 IOX 102°cm_3，作为PMOS的漏区，第四层是厚度为3 5nmP型应变Si层，掺杂浓度为I 5X 1018cm_3，作为第一 P型轻掺杂源漏结构(P-LDD)层；第五层是厚度为22 45nm的N型应变Si作为沟道区，掺杂浓度为5 X IO16 5 X IO17CnT3 ;第六层是厚度为3 5nm的P型应变Si层，掺杂浓度为I 5X1018cm_3，作为第二 P型轻掺杂源漏结构(P-LDD)层；第七层是Ge组分为15 25%，厚度为200 400nm的P型SiGe，掺杂浓度为5 10 X IO1W3,作为PMOS的源区；第四步、光刻NMOS有源区，利用化学汽相淀积(CVD)方法，在600 750°C，在
(100)晶面衬底的NMOS有源区上选择性外延生长四层材料第一层是厚度为200 400nm的P型Si缓冲层，掺杂浓度为I 5X 1015cm_3，第二层是厚度为I. 5 2 μ m的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15 25%，掺杂浓度为I 5 X 1015cnT3，第三层是Ge组分为15 25 %，厚度为200 400nm的P型SiGe层，掺杂浓度为I 5 X IO1W3,第四层是厚度为15 20nm的N型应变Si层，掺杂浓度为5 X IO16 5 X IO17CnT3作为NMOS的沟道；第五步、利用干法刻蚀工艺,在隔离区刻蚀出深度为2. 5 3. 5μηι的深槽，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层SiO2和一层SiN，将深槽内表面全部覆盖,最后淀积SiO2将深槽内填满，形成深槽隔离；第六步、利用干法刻蚀工艺，在PMOS源漏隔离区刻蚀出深度为O. 3 O. 5 μ m的浅槽；再利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2 ;最后，用化学机械抛光(CMP)方法，除去多余的氧化层，形成浅槽隔离；
第七步、在衬底表面利用化学汽相淀积(CVD)方法，在600 800°C，淀积一层SiO2缓冲层和一层SiN，刻蚀出漏沟槽窗口，利用干法刻蚀工艺，在PMOS漏区域刻蚀出深度为
O.3 O. 7 μ m漏沟槽；利用化学汽相淀积(CVD)方法，在600 80(TC，在衬底表面淀积一层SiO2,形成PMOS漏沟槽侧壁隔离；利用干法刻蚀去除平面的SiO2层，只保留PMOS漏沟槽侧壁SiO2层；利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积掺杂浓度为I 5X 102°cm_3的P型Poly-SiJf PMOS漏沟槽填满，再去除掉PMOS漏沟槽表面以外的Poly-SiGe，形成漏连接区；第八步、利用干法刻蚀工艺，在PMOS栅区域刻蚀出深度为O. 5 O. 9 μ m栅沟槽；利用原子层化学汽相淀积(ALCVD)方法，在300 400°C，在衬底表面淀积厚度为6 IOnm的高介电常数的HfO2层，作为PMOS栅介质层；利用化学汽相淀积(CVD)方法，在600 8000C，在衬底表面淀积掺杂浓度为I 5 X 102°cnT3的P型Poly-SiGe，Ge组分为10 30%，将PMOS栅沟槽填满，再去除掉PMOS栅沟槽表面以外的Poly-SiGe和SiO2层作为栅区，形 成PMOS器件；第九步、刻蚀出NMOS有源区，利用原子层化学汽相淀积(ALCVD)方法，在300 400°C，在衬底表面淀积厚度为6 IOnm的高介电常数的HfO2层，作为NMOS栅介质层；再淀积一层本征Poly-SiGe，厚度为100 300nm，Ge组分为10 30%，刻蚀NMOS栅极；光刻NMOS有源区，对NMOS进行N型离子注入，形成掺杂浓度为I 5 X IO18CnT3的N型轻掺杂源漏结构(N-LDD);在整个衬底淀积一厚度为3 5nm的SiO2层，干法刻蚀掉这层SiO2，作为NMOS栅极侧墙，形成NMOS栅极；第十步、在NMOS有源区进行N型磷离子注入，自对准生成NMOS的源区和漏区，使 源区和漏区掺杂浓度达到I 5X 102°cm_3 ；第十一步、光刻出PMOS的源、漏和栅极引线窗口，在整个衬底上溅射一层金属钛(Ti)，合金，自对准形成金属硅化物，清洗表面多余的金属，形成NMOS和PMOS金属接触；用化学汽相淀积(CVD)方法，在600 800°C，在NMOS和PMOS有源区上生长SiO2层，光刻引线窗口，溅射金属，光刻引线，构成导电沟道为22 45nm的具有混合晶面的垂直沟道应变Si CMOS集成器件及电路。进一步、所述PMOS沟道长度根据第三步淀积的N型应变Si层层厚度确定，取22 45nm, NMOS沟道长度由光刻工艺控制。进一步、所述方法过程中最高温度根据第三、四、五、六、七、八和十一步中的化学汽相淀积(CVD)工艺温度决定，最高温度< 800°C。本发明具有如下优点:I.本发明制备的混合晶面的应变Si垂直沟道CMOS器件采用了混合晶面衬底技术，即在同一个衬底片上分布有(100)和(110)这两种晶面，在(100)晶面上对于应变SiPMOS是压应变，其空穴的迁移率高于体Si材料，而在(110)晶面上对于应变Si NMOS是张应变，其电子的迁移率也高于体Si材料，因此，该器件频率与电流驱动能力等电学性能高于同尺寸的体Si CMOS器件；2.本发明制备的混合晶面应变Si垂直沟道CMOS器件，采用选择性外延技术，分别在NMOS和PMOS有源区选择性生长应变Si材料，提高了器件设计的灵活性，增强了 CMOS器件与集成电路电学性能；
3.本发明制备的混合晶面的应变Si垂直沟道CMOS器件中采用了 SOI衬底，降低了器件与电路的功耗和开启电压，提高了器件与电路的可靠性；4.本发明制备混合晶面的应变Si垂直沟道CMOS器件工艺中，采用Poly-SiGe材料作为栅，其功函数随Ge组分的变化而变化，通过调节Poly-SiGe栅中Ge组分，实现CMOS阈值电压可连续调整，减少了工艺步骤，降低了工艺难度；5.本发明制备的混合晶面应变Si CMOS器件过程中涉及的最高温度为800°C，低于引起应变Si沟道应力弛豫 的工艺温度，因此该制备方法能有效地保持应变Si沟道应力，提闻集成电路的性能；6.本发明制备的混合晶面的应变Si垂直沟道CMOS器件中PMOS的沟道为回型，即一个栅在沟槽中能够控制四面的沟道，因此，该器件在有限的区域内增加了沟道的宽度，从而提高了器件的电流驱动能力，增加了集成电路的集成度，降低了集成电路单位面积的制造成本；7.本发明制备的混合晶面应变Si CMOS器件中，为了有效抑制短沟道效应，引入轻掺杂源漏(LDD)工艺，提高了器件性能；8.本发明制备的混合晶面应变Si CMOS结构中，采用了高K值的HfO2作为栅介质，提高了器件的栅控能力，增强了器件的电学性能。
图I是本发明SOI混合晶面应变Si CMOS集成器件及电路制备的工艺流程图；图2是本发明SOI衬底材料制备剖视图；图3是本发明SOI衬底材料制备俯视图；图4是本发明PMOS有源区制备剖视图；图5是本发明PMOS有源区制备俯视图；图6是本发明NMOS有源区制备剖视图；图7是本发明NMOS有源区制备俯视图；图8是本发明深槽隔离制备剖视图；图9是本发明深槽隔离制备俯视图；图10是本发明浅槽隔离制备剖视图；图11是本发明浅槽隔离制备俯视图；图12是本发明PMOS漏连接区制备剖视图；图13是本发明PMOS漏连接区制备俯视图；图14是本发明PMOS栅连接区制备剖视图；图15是本发明PMOS栅连接区制备俯视图；图16是本发明NMOS制备剖视图；图17是本发明NMOS制备俯视图；图18是本发明构成CMOS集成电路剖视图；图19是本发明构成CMOS集成电路俯视图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。本发明实施例提供了一种混合晶面应变Si垂直沟道CMOS集成器件，器件衬底为SOI材料。作为本发明实施例的一优化方案，NMOS和PMOS器件的导电沟道均为应变Si材料。作为本发明实施例的一优化方案，NMOS的导电沟道为张应变Si材料，PMOS的导电沟道为压应变Si材料。作为本发明实施例的一优化方案，NMOS的导电沟道为平面沟道，PMOS的导电沟道 为垂直沟道。作为本发明实施例的一优化方案，NMOS器件制备在晶面为(100)的衬底上，PMOS器件制备在晶面为(110)的衬底上。以下参照图1-19对本发明SOI混合晶面应变Si CMOS集成器件及电路制备方法的工艺流程作进一步详细描述。实施例I :制备22nm混合晶面应变Si垂直沟道CMOS集成器件及电路，具体步骤如下步骤1，SOI衬底材料制备，如图2、图3所示。(Ia)选取N型掺杂浓度为I X IO15CnT3的Si片1，晶面为(100)，对其表面进行氧化，氧化层厚度为O. 5 μ m，作为上层基体材料，并在该基体材料中注入氢；(Ib)选取N型掺杂浓度为lX1015cm_3的Si片2，晶面为(110)，对其表面进行氧化，氧化层厚度为O. 5 μ m，作为下层基体材料；(Ic)采用化学机械抛光(CMP)工艺，分别对下层和上层基体材料表面进行抛光处理；( Id)将抛光处理后的下层和上层基体材料表面氧化层3相对紧贴，置于超高真空环境中在350°C温度下实现键合；(Ie)将键合后的基片温度升高200°C，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留IOOnm的Si材料，并在该断裂表面进行化学机械抛光(CMP)，形成SOI结构。步骤2，PMOS有源区制备，如图4、图5所示。(2a)光刻PMOS有源区，在PMOS有源区，利用干法刻蚀，刻蚀出深度为I. 5μπι的深槽，将氧化层刻透；(2b)利用化学汽相淀积(CVD)的方法，在6001，在深槽内沿(110)晶面生长一层厚度为I. 5 μ m的N型Si缓冲层4，掺杂浓度为I X 1015cm_3 ；(2c)利用化学汽相淀积(CVD)的方法，在600°C，在Si缓冲层上生长一层厚度为I. 5 μ m的N型Ge组分梯形分布的SiGe层5，底部Ge组分为0%，顶部为15%，掺杂浓度为I X IO15Cm 3 ；(2d)利用化学汽相淀积(CVD)的方法，在600°C，在Ge组分梯形分布的SiGe层上生长一层厚度为200nm的P型SiGe层6，Ge组分为15%，掺杂浓度为5 X 1019cnT3，作为PMOS的漏区；(2e)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长厚度为3nm的P型应变Si层7a，掺杂浓度为I X IO1W3,作为第一 P型轻掺杂源漏结构(P-LDD)层；(2f)利用化学汽相淀积(CVD)方法，在600°C，在漏区上生长一层厚度为22nm的N型应变Si层7，掺杂浓度为5X 1016cm_3，作为PMOS的沟道；(2g)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长厚度为3nm的P型应变Si层7b，掺杂浓度为I X IO1W3,作为第二 P型轻掺杂源漏结构(P-LDD)层；(2h)利用化学汽相淀积(CVD)方法，在600°C，在应变Si层上生长一层厚度为200nm的P型SiGe层8，Ge组分为15%，掺杂浓度为5 X 1019cm_3，作为PMOS的源区。步骤3，NMOS有源区制备，如图6、图7所示。 (3a )光刻NMOS有源区；(3b)利用化学汽相淀积(CVD)的方法，在600°C，在NMOS有源区(100)晶面生长一层厚度为200nm的P型Si缓冲层9，掺杂浓度为I X IO15CnT3 ；(3c)利用化学汽相淀积(CVD)的方法，在600°C，在Si缓冲层上生长一层厚度为I. 5 μ m的P型Ge组分梯形分布的SiGe层10，底部Ge组分为0%，顶部为15%，掺杂浓度为I X IO15Cm 3 ；(3d)利用化学汽相淀积(CVD)的方法，在600°C，在Ge组分梯形分布的SiGe层上生长一层厚度为200nm的P型SiGe层11，Ge组分为15%，掺杂浓度为I X IO16cnT3;(3e)利用化学汽相淀积(CVD)方法，在600°C，再生长一层厚度为15nm的P型应变Si层12，掺杂浓度为5X1016cm_3，作为NMOS的沟道。步骤4，深槽隔离制备，如图8、图9所示。(4a)利用干法刻蚀工艺，在隔离区刻蚀出深度为2. 5 μ m的深槽；(4b)利用化学汽相淀积(CVD)方法，在600°C，在深槽内表面淀积SiO2层13，将深槽内表面全部覆盖；(4c)利用化学汽相淀积(CVD)方法，在600°C，在深槽内SiO2层上再淀积一层SiN层14，将深槽内表面全部覆盖；(4d)利用化学汽相淀积(CVD)方法，在600°C，在深槽内填充Si0215，利用化学机械抛光(CMP)方法，除去多余的氧化层，形成深槽隔离16。步骤5，浅槽隔离制备，如图10、图11所示。(5a)利用干法刻蚀工艺，在隔离区刻蚀出深度为O. 3 μ m的浅槽；(5b)利用化学汽相淀积(CVD)方法，在600°C，在浅槽内填充Si0217 ；(5c)用化学机械抛光(CMP)方法，除去多余的氧化层，形成浅槽隔离18。步骤6，PMOS漏连接区制备，如图12、图13所示。(6a)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面连续淀积一层Si0219和一层 SiN20 ；(6b)刻蚀出PMOS漏沟槽窗口，利用干法刻蚀工艺，在PMOS漏区域刻蚀出深度为O. 3 μ m漏沟槽；(6c)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层SiO2,利用干法刻蚀去除平面的SiO2层，只保留PMOS漏沟槽侧壁SiO2层21，形成PMOS漏沟槽侧壁隔离；
(6d)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积掺杂浓度为I X IO2tlCnT3的P型Poly-Si，将PMOS漏沟槽填满，再去除掉PMOS漏沟槽表面以外的Poly-Si，形成漏连接区22。步骤7，PMOS栅连接区制备，如图14、图15所示。(7a)利用干法刻蚀工艺，在PMOS漏栅区域刻蚀出深度为O. 5 μ m栅沟槽；(7b)利用原子层化学汽相淀积(ALCVD)方法，在300°C，在衬底表面淀积厚度为6nm的高介电常数的HfO2层，作为PMOS栅介质层23 ；(7c)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积掺杂浓度为
IX IO20Cm^3的P型Poly-SiGe，Ge组分为10%，将PMOS栅沟槽填满，再去除掉PMOS栅沟槽表面以外的Poly-SiGe和SiO2层作为栅区24，形成PMOS器件。步骤8，NMOS制备，如图16、图17所示。(8a)刻蚀出NMOS有源区，利用原子层化学汽相淀积(ALCVD)方法，在300°C，在衬底表面淀积厚度为6nm的高介电常数的HfO2层，作为NMOS栅介质层25 ；(8b)利用化学汽相淀积(CVD)方法，在600°C，在栅介质层上淀积一层Poly-SiGe，厚度为IOOnm, Ge组分为10% ；(8c)刻蚀 Poly-SiGe、HfO2 层，形成栅极；(8d)光刻NMOS有源区，对匪OS进行N型离子注入，形成掺杂浓度为I X IO18CnT3的N型轻掺杂源漏结构(N-LDD) 26 ；(8e)利用化学汽相淀积(CVD)方法，在600°C，在整个衬底上淀积一厚度为3nm的SiO2层，干法刻蚀掉这层SiO2，保留NMOS栅极侧墙27，形成NMOS栅极28 ；(8f )在NMOS有源区进行N型磷离子注入，自对准生成NMOS的源区29和漏区30，使源区和漏区掺杂浓度达到I X 102°cm_3，形成NM0S。步骤9，构成CMOS集成电路，如图18、图19所示。(9a)光刻出PMOS的源、漏和栅极引线窗口 ；(9b)在整个衬底上溅射一层金属钛(Ti)，合金，自对准形成金属硅化物，清洗表面多余的金属，形成MOS金属接触；(9c )用化学汽相淀积(CVD )方法，在600 °C，在MOS有源区上淀积SiO2层31，光刻引线窗口 ；(9d)溅射金属，光刻引线，分别形成NMOS的源32、栅33、漏电极34和PMOS的漏35、源36、栅电极37，最终构成导电沟道为22nm的具有混合晶面应变Si垂直沟道CMOS集成器件及电路。实施例2 :制备30nm混合晶面应变Si垂直沟道CMOS集成器件及电路，具体步骤如下步骤1，SOI衬底材料制备，如图2、图3所示。(Ia)选取N型掺杂浓度为3X1015cm_3的Si片1，晶面为(100)，对其表面进行氧化，氧化层厚度为0. 75 μ m,作为上层基体材料，并在该基体材料中注入氢；(Ib)选取N型掺杂浓度为3 X IO15CnT3的Si片2，晶面为(110)，对其表面进行氧化，氧化层厚度为0. 75 μ m，作为下层基体材料；(Ic)采用化学机械抛光(CMP)工艺，分别对下层和上层基体材料表面进行抛光处理；(Id)将抛光处理后的下层和上层基体材料表面氧化层3相对紧贴，置于超高真空环境中在400°C温度下实现键合；(Ie)将键合后的基片温度升高150°C，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留150nm的Si材料，并在该断裂表面进行化学机械抛光(CMP)，形成SOI结构。步骤2，PMOS有源区制备，如图4、图5所示。(2a)光刻PMOS有源区，在PMOS有源区，利用干法刻蚀，刻蚀出深度为2 μ m的深槽，将氧化层刻透；(2b)利用化学汽相淀积(CVD)的方法，在700°〇，在深槽内沿(110)晶面生长一层
(2c)利用化学汽相淀积(CVD)的方法，在700°C，在Si缓冲层上生长一层厚度为
I.75 μ m的N型Ge组分梯形分布的SiGe层5，底部Ge组分为0%，顶部为20%，掺杂浓度为3 X IO15Cm 3 ；(2d)利用化学汽相淀积(CVD)的方法，在700°C，在Ge组分梯形分布的SiGe层上生长一层厚度为300nm的P型SiGe层6，Ge组分为20%，掺杂浓度为8 X 1019cnT3，作为PMOS的漏区；(2e)利用化学汽相淀积(CVD)的方法，在700°C，在衬底上生长厚度为4nm的P型应变Si层7a，掺杂浓度为3 X IO1W3,作为第一 P型轻掺杂源漏结构(P-LDD)层；(2f)利用化学汽相淀积(CVD)方法，在700°C，在漏区上生长一层厚度为30nm的N型应变Si层7，掺杂浓度为I X IO1W,作为PMOS的沟道；(2g)利用化学汽相淀积(CVD)的方法，在700°C，在衬底上生长厚度为4nm的P型应变Si层7b，掺杂浓度为3 X IO1W3,作为第二 P型轻掺杂源漏结构(P-LDD)层；(2h)利用化学汽相淀积(CVD)方法，在700°C，在应变Si层上生长一层厚度为300nm的P型SiGe层8，Ge组分为20%，掺杂浓度为8 X 1019cm_3，作为PMOS的源区。步骤3，NMOS有源区制备，如图6、图7所示。(3a)光刻NMOS有源区；(3b)利用化学汽相淀积(CVD)的方法，在700°C，在NMOS有源区(100)晶面生长一层厚度为300nm的P型Si缓冲层9，掺杂浓度为3 X IO15CnT3 ；(3c)利用化学汽相淀积(CVD)的方法，在700°C，在Si缓冲层上生长一层厚度为
I.75 μ m的P型Ge组分梯形分布的SiGe层10，底部Ge组分为0%，顶部为20%，掺杂浓度为3 X IO15Cm 3 ；(3d)利用化学汽相淀积(CVD)的方法，在700°C，在Ge组分梯形分布的SiGe层上生长一层厚度为300nm的P型SiGe层11，Ge组分为20 %，掺杂浓度为3 X IO16cnT3 ；(3e)利用化学汽相淀积(CVD)方法，在700°C，再生长一层厚度为17nm的P型应变Si层12，掺杂浓度为I X ΙΟ1、-3，作为NMOS的沟道。步骤4，深槽隔离制备，如图8、图9所示。(4a)利用干法刻蚀工艺，在隔离区刻蚀出深度为3 μ m的深槽；(4b)利用化学汽相淀积(CVD)方法，在700°C，在深槽内表面淀积SiO2层13，将深槽内表面全部覆盖；(4c)利用化学汽相淀积(CVD)方法，在700°C，在深槽内SiO2层上再淀积一层SiN层14，将深槽内表面全部覆盖；(4d)利用化学汽相淀积(CVD)方法，在700°C，在深槽内填充Si0215，利用化学机械抛光(CMP)方法，除去多余的氧化层，形成深槽隔离16。步骤5，浅槽隔离制备，如图10、图11所示。(5a)利用干法刻蚀工艺，在隔离区刻蚀出深度为O. 4μ m的浅槽；(5b)利用化学汽相淀积(CVD)方法，在700°C，在浅槽内填充SiO217 ;(5c)用化学机械抛光(CMP)方法，除去多余的氧化层，形成浅槽隔离18。
步骤6，PMOS漏连接区制备，如图12、图13所示。(6a)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面连续淀积一层Si0219和一层 SiN 层 20 ；(6b)刻蚀出PMOS漏沟槽窗口，利用干法刻蚀工艺，在PMOS漏区域刻蚀出深度为
O.5 μ m漏沟槽；(6c)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积一层SiO2，利用干法刻蚀去除平面的SiO2层，只保留PMOS漏沟槽侧壁SiO2层21，形成PMOS漏沟槽侧壁隔离；(6d)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积掺杂浓度为3 X IO2tlCnT3的P型Poly-Si，将PMOS漏沟槽填满，再去除掉PMOS漏沟槽表面以外的Poly-Si，形成漏连接区22。步骤7，PMOS栅连接区制备，如图14、图15所示。(7a)利用干法刻蚀工艺，在PMOS漏栅区域刻蚀出深度为O. 7 μ m栅沟槽；(7b)利用原子层化学汽相淀积(ALCVD)方法，在350°C，在衬底表面淀积厚度为8nm的高介电常数的HfO2层，作为PMOS栅介质层23 ；(7c)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积掺杂浓度为3 X IO2W的P型Poly-SiGe，Ge组分为20%，将PMOS栅沟槽填满，再去除掉PMOS栅沟槽表面以外的Poly-SiGe和SiO2层作为栅区24，形成PMOS器件。步骤8，NMOS制备，如图16、图17所示。(8a)刻蚀出NMOS有源区，利用原子层化学汽相淀积(ALCVD)方法，在350°C，在衬底表面淀积厚度为8nm的高介电常数的HfO2层，作为NMOS栅介质层25 ；(Sb)利用化学汽相淀积(CVD)方法，在70(TC，在栅介质层上淀积一层本征Poly-SiGe，厚度为 200nm，Ge 组分为 20% ；(8c)刻蚀 Poly-SiGe、HfO2 层，形成栅极；(8d)光刻NMOS有源区，对匪OS进行N型离子注入，形成掺杂浓度为3 X IO18CnT3的N型轻掺杂源漏结构(N-LDD)层26 ；(8e)利用化学汽相淀积(CVD)方法，在700°C，在整个衬底上淀积一厚度为4nm的SiO2层，干法刻蚀掉这层SiO2，保留NMOS栅极侧墙27，形成NMOS栅极28 ；(8f )在NMOS有源区进行N型磷离子注入，自对准生成NMOS的源区29和漏区30，使源区和漏区掺杂浓度达到3X 102°cm_3，形成NM0S。步骤9，构成CMOS集成电路，如图18、图19所示。
(9a)光刻出PMOS的源、漏和栅极引线窗口 ；(9b)在整个衬底上溅射一层金属钛(Ti)，合金，自对准形成金属硅化物，清洗表面多余的金属，形成MOS金属接触；(9c)用化学汽相淀积(CVD)方法，在700°C，在MOS有源区上淀积SiO2层31，光刻引线窗口 ；(9d)溅射金属，光刻引线，分别形成NMOS的源32、栅33、漏电极34和PMOS的漏35、源36、栅电极37，最终构成导电沟道为30nm的具有混合晶面应变Si垂直沟道CMOS集成器件及电路。实施例3 :制备45nm混合晶面应变Si垂直沟道CMOS集成器件及电路，具体步骤如下步骤1，SOI衬底材料制备，如图2、图3所示。 (Ia)选取N型掺杂浓度为5X IO15CnT3的Si片1，晶面为(100)，对其表面进行氧化，氧化层厚度为I μ m，作为上层基体材料，并在该基体材料中注入氢；(Ib)选取N型掺杂浓度为5X IO15CnT3的Si片2，晶面为(110)，对其表面进行氧化，氧化层厚度为I P m，作为下层基体材料；(Ic)采用化学机械抛光(CMP)工艺，分别对下层和上层基体材料表面进行抛光处理；(Id)将抛光处理后的下层和上层基体材料表面氧化层3相对紧贴，置于超高真空环境中在480°C温度下实现键合；(Ie)将键合后的基片温度升高100°C，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留200nm的Si材料4，并在该断裂表面进行化学机械抛光(CMP)，形成SOI结构。步骤2，PMOS有源区制备，如图4、图5所示。(2a)光刻PMOS有源区，在PMOS有源区，利用干法刻蚀，刻蚀出深度为2. 5 μ m的深槽，将氧化层刻透；(2b)利用化学汽相淀积(CVD)的方法，在7501，在深槽内沿(110)晶面生长一层厚度为2. 5 μ m的N型Si缓冲层4，掺杂浓度为5 X 1015cm_3 ；(2c)利用化学汽相淀积(CVD)的方法，在750°C，在Si缓冲层上生长一层厚度为2 μ m的N型Ge组分梯形分布的SiGe5，底部Ge组分为0%，顶部为25%，掺杂浓度为5 X IO15Cm 3 ；(2d)利用化学汽相淀积(CVD)的方法，在750°C，在Ge组分梯形分布的SiGe层上生长一层厚度为400nm的P型SiGe层6，Ge组分为25%，掺杂浓度为I X 102°cnT3，作为PMOS的漏区；(2e)利用化学汽相淀积(CVD)的方法，在750°C，在衬底上生长厚度为5nm的P型应变Si层7a，掺杂浓度为5 X IO1W3,作为第一 P型轻掺杂源漏结构(P-LDD)层；(2f)利用化学汽相淀积(CVD)方法，在750°C，在漏区上生长一层厚度为45nm的N型应变Si层7，掺杂浓度为5X1017cm_3，作为PMOS的沟道；(2g)利用化学汽相淀积(CVD)的方法，在750°C，在衬底上生长厚度为5nm的P型应变Si层7b，掺杂浓度为5 X IO1W3,作为第二 P型轻掺杂源漏结构(P-LDD)层；
(2h)利用化学汽相淀积(CVD)方法，在750°C，在应变Si层上生长一层厚度为400nm的P型SiGe层8，Ge组分为25%，掺杂浓度为I X 102°cm_3，作为PMOS的源区。步骤3，NMOS有源区制备，如图6、图7所示。(3a)光刻NMOS有源区；(3b)利用化学汽相淀积(CVD)的方法，在750°C，在NMOS有源区(100)晶面生长一层厚度为400nm的P型Si缓冲层9，掺杂浓度为5 X IO15CnT3 ；(3c)利用化学汽相淀积(CVD)的方法，在750°C，在Si缓冲层上生长一层厚度为
2μ m的P型Ge组分梯形分布的SiGe层10，底部Ge组分为0%，顶部为25%，掺杂浓度为5 X IO15Cm 3 ；
(3d)利用化学汽相淀积(CVD)的方法，在750°C，在Ge组分梯形分布的SiGe层上生长一层厚度为400nm的P型SiGe层11，Ge组分为25%，掺杂浓度为5 X IO16CnT3 ；(3e)利用化学汽相淀积(CVD)方法，在750°C，再生长一层厚度为20nm的P型应变Si层12，掺杂浓度为5X1017cm_3，作为NMOS的沟道。步骤4，深槽隔离制备，如图8、图9所示。(4a)利用干法刻蚀工艺，在隔离区刻蚀出深度为3. 5 μ m的深槽；(4b)利用化学汽相淀积(CVD)方法，在800°C，在深槽内表面淀积SiO2层13，将深槽内表面全部覆盖；(4c)利用化学汽相淀积(CVD)方法，在800°C，在深槽内SiO2层上再淀积一层SiN层14，将深槽内表面全部覆盖；(4d)利用化学汽相淀积(CVD)方法，在800°C，在深槽内填充Si0215，利用化学机械抛光(CMP)方法，除去多余的氧化层，形成深槽隔离16。步骤5，浅槽隔离制备，如图10、图11所示。(5a)利用干法刻蚀工艺，在隔离区刻蚀出深度为O. 5μπι的浅槽；(5b)利用化学汽相淀积(CVD)方法，在800°C，在浅槽内填充SiO217 ;(5c)用化学机械抛光(CMP)方法，除去多余的氧化层，形成浅槽隔离18。步骤6，PMOS漏连接区制备，如图12、图13所示。(6a)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面连续淀积一 SiO2层19和一 SiN 层 20 ；(6b)刻蚀出PMOS漏沟槽窗口，利用干法刻蚀工艺，在PMOS漏区域刻蚀出深度为O. 7 μ m漏沟槽；(6c)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积一层SiO2,利用干法刻蚀去除平面的SiO2层，只保留PMOS漏沟槽侧壁SiO2层21，形成PMOS漏沟槽侧壁隔离；(6d)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积掺杂浓度为5X IO2tlCnT3的P型Poly-Si，将PMOS漏沟槽填满，再去除掉PMOS漏沟槽表面以外的Poly-Si，形成漏连接区22。步骤7，PMOS栅连接区制备，如图14、图15所示。(7a)利用干法刻蚀工艺，在PMOS漏栅区域刻蚀出深度为O. 9 μ m栅沟槽；(7b)利用原子层化学汽相淀积(ALCVD)方法，在400°C，在衬底表面淀积厚度为IOnm的高介电常数的HfO2层，作为PMOS栅介质层23 ；
(7c)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积掺杂浓度为5 X IO2W的P型Poly-SiGe，Ge组分为30%，将PMOS栅沟槽填满，再去除掉PMOS栅沟槽表面以外的Poly-SiGe和SiO2层作为栅区24，形成PMOS器件。步骤8，NMOS制备，如图16、图17所示。(8a)刻蚀出NMOS有源区，利用原子层化学汽相淀积(ALCVD)方法，在400°C，在衬底表面淀积厚度为IOnm的高介电常数的HfO2层，作为NMOS栅介质层25 ；(Sb)利用化学汽相淀积(CVD)方法，在800°C，在栅介质层上淀积一层本征Poly-SiGe，厚度为 300nm，Ge 组分为 30% ；(8c)刻蚀 Poly-SiGe、HfO2 层，形成栅极；(8d)光刻NMOS有源区，对匪OS进行N型离子注入，形成掺杂浓度为5 X IO18CnT3的N型轻掺杂源漏结构(N-LDD)层26 ；
(8e)利用化学汽相淀积(CVD)方法，在800°C，在整个衬底上淀积一厚度为5nm的SiO2层，干法刻蚀掉这层SiO2，保留NMOS栅极侧壁27，形成NMOS栅极28 ；(8f )在NMOS有源区进行N型磷离子注入，自对准生成NMOS的源区29和漏区30，使源区和漏区掺杂浓度达到5X 102°cm_3，形成NM0S。步骤9，构成CMOS集成电路，如图18、图19所示。(9a)光刻出PMOS的源、漏和栅极引线窗口 ；(9b)在整个衬底上溅射一层金属钛(Ti)，合金，自对准形成金属硅化物，清洗表面多余的金属，形成MOS金属接触；(9c )用化学汽相淀积(CVD)方法，在800°C，在MOS有源区上淀积SiO2层31，光刻引线窗口 ；(9d)溅射金属，光刻引线，分别形成NMOS的源32、栅33、漏电极34和PMOS的漏35、源36、栅电极37，最终构成导电沟道为45nm的具有混合晶面应变Si垂直沟道CMOS集成器件及电路。以上实验过程中的数据统计表I所示。
权利要求
1.一种混合晶面应变Si垂直沟道CMOS集成器件，其特征在于，器件衬底为SOI材料。
2.根据权利要求I所述的混合晶面应变Si垂直沟道CMOS集成器件，其特征在于，NMOS和PMOS器件的导电沟道均为应变Si材料。
3.根据权利要求I所述的混合晶面应变Si垂直沟道CMOS集成器件，其特征在于，NMOS的导电沟道为张应变Si材料，PMOS的导电沟道为压应变Si材料。
4.根据权利要求I所述的混合晶面应变Si垂直沟道CMOS集成器件，其特征在于，NMOS的导电沟道为平面沟道，PMOS的导电沟道为垂直沟道。
5.根据权利要求I所述的混合晶面应变Si垂直沟道CMOS集成器件，其特征在于，NMOS器件制备在晶面为(100)的衬底上，PMOS器件制备在晶面为(110)的衬底上。
6.一种权利要求1-5任一项所述的混合晶面应变Si垂直沟道CMOS集成器件及电路制备方法，其特征在于，包括如下步骤 弟一步、选取两片N型惨杂的Si片,其中一片晶面为(110), —片晶面为(100),两片惨杂浓度均为I 5X1015cm_3，对两片Si片表面进行氧化，氧化层厚度为0. 5 Iym ;将晶面为(100)的一片作为上层基体材料，并在该基体材料中注入氢，将晶面为(110)的一片作为下层基体材料；采用化学机械抛光(CMP)工艺对两个氧化层表面进行抛光； 第二步、将两片Si片氧化层相对置于超高真空环境中在350 480°C的温度下实现键合；将键合后的Si片温度升高100 200°C，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留IOOlOOnm的Si材料，并在其断裂表面进行化学机械抛光(CMP)，形成SOI衬底； 第三步、光刻PMOS有源区，在PMOS有源区，利用干法刻蚀，刻蚀出深度为I. 5 2.5μπι的深槽，将中间的氧化层刻透；利用化学汽相淀积(CVD)方法，在600 750°C，在(110)晶面衬底的PMOS有源区上选择性外延生长七层材料第一层是N型Si缓冲层，厚度为I. 5 2. 5 μ m，该层将深槽填满，掺杂浓度为I 5 X IO15CnT3 ;第二层是厚度为I. 5 2 μ m的N型SiGe渐变层，底部Ge组分是O %，顶部Ge组分是15 25%，掺杂浓度为I 5 X IO15CnT3 ;第三层是Ge组分为15 25%，厚度为200 400nm的P型SiGe层，掺杂浓度为5 10X 102°cm_3，作为PMOS的漏区，第四层是厚度为3 5nmP型应变Si层，掺杂浓度为I 5X 1018cm_3，作为第一 P型轻掺杂源漏结构(P-LDD)层；第五层是厚度为22 45nm的N型应变Si作为沟道区，掺杂浓度为5 X IO16 5 X IO17CnT3 ;第六层是厚度为3 5nm的P型应变Si层，掺杂浓度为I 5X1018cm_3，作为第二 P型轻掺杂源漏结构(P-LDD)层；第七层是Ge组分为15 25%，厚度为200 400nm的P型SiGe，掺杂浓度为5 10 X IO1W3,作为PMOS的源区； 第四步、光刻NMOS有源区，利用化学汽相淀积(CVD)方法，在600 750°C，在(100)晶面衬底的NMOS有源区上选择性外延生长四层材料第一层是厚度为200 400nm的P型Si缓冲层，掺杂浓度为I 5X1015cm_3，第二层是厚度为I. 5 2μπι的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15 25%，掺杂浓度为I 5X 1015cnT3，第三层是Ge组分为15 25%，厚度为200 400nm的P型SiGe层，掺杂浓度为I 5X 1016cnT3，第四层是厚度为15 20nm的N型应变Si层，掺杂浓度为5 X IO16 5 X IO17CnT3作为NMOS的沟道； 第五步、利用干法刻蚀工艺，在隔离区刻蚀出深度为2. 5 3. 5 μ m的深槽，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层SiO2和一层SiN，将深槽内表面全部覆盖，最后淀积SiO2将深槽内填满，形成深槽隔离； 第六步、利用干法刻蚀工艺，在PMOS源漏隔离区刻蚀出深度为O. 3 O. 5 μ m的浅槽；再利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2 ;最后，用化学机械抛光(CMP)方法，除去多余的氧化层，形成浅槽隔离； 第七步、在衬底表面利用化学汽相淀积(CVD)方法，在600 800°C，淀积一层SiO2缓冲层和一层SiN，刻蚀出漏沟槽窗口，利用干法刻蚀工艺，在PMOS漏区域刻蚀出深度为O.3 O. 7 μ m漏沟槽；利用化学汽相淀积(CVD)方法，在600 80(TC，在衬底表面淀积一层SiO2,形成PMOS漏沟槽侧壁隔离；利用干法刻蚀去除平面的SiO2层，只保留PMOS漏沟槽侧壁SiO2层；利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积掺杂浓度为I 5X 102°cm_3的P型Poly-SiJf PMOS漏沟槽填满，再去除掉PMOS漏沟槽表面以外的Poly-SiGe，形成漏连接区； 第八步、利用干法刻蚀工艺，在PMOS栅区域刻蚀出深度为O. 5 O. 9 μ m栅沟槽；利用原子层化学汽相淀积(ALCVD)方法，在300 400°C，在衬底表面淀积厚度为6 IOnm的高介电常数的HfO2层，作为PMOS栅介质层；利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积掺杂浓度为I 5 X 102°cnT3的P型Poly-SiGe，Ge组分为10 30%，将PMOS栅沟槽填满，再去除掉PMOS栅沟槽表面以外的Poly-SiGe和SiO2层作为栅区，形成PMOS器件； 第九步、刻蚀出NMOS有源区，利用原子层化学汽相淀积(ALCVD)方法，在300 400°C，在衬底表面淀积厚度为6 IOnm的高介电常数的HfO2层，作为NMOS栅介质层；再淀积一层本征Poly-SiGe，厚度为100 300nm，Ge组分为10 30%，刻蚀NMOS栅极；光刻NMOS有源区，对NMOS进行N型离子注入，形成掺杂浓度为I 5 X IO18cnT3的N型轻掺杂源漏结构(N-LDD);在整个衬底淀积一厚度为3 5nm的SiO2层，干法刻蚀掉这层SiO2，作为NMOS栅极侧墙，形成NMOS栅极； 第十步、在NMOS有源区进行N型磷离子注入，自对准生成NMOS的源区和漏区，使源区和漏区掺杂浓度达到I 5X 102°cm_3 ； 第十一步、光刻出PMOS的源、漏和栅极引线窗口，在整个衬底上溅射一层金属钛(Ti)，合金，自对准形成金属硅化物，清洗表面多余的金属，形成NMOS和PMOS金属接触；用化学汽相淀积(CVD)方法，在600 800°C，在NMOS和PMOS有源区上生长SiO2层，光刻引线窗口，溅射金属，光刻引线，构成导电沟道为22 45nm的具有混合晶面的垂直沟道应变Si CMOS集成器件及电路。
7.根据权利要求6所述的方法，其特征在于，所述PMOS沟道长度根据第三步淀积的N型应变Si层层厚度确定，取22 45nm，NMOS沟道长度由光刻工艺控制。
8.根据权利要求6所述的方法，其特征在于，所述方法过程中最高温度根据第三、四、五、六、七、八和i^一步中的化学汽相淀积(CVD)工艺温度决定，最高温度< 800°C。
全文摘要
本发明公开了一种混合晶面应变Si垂直沟道CMOS集成器件及制备方法，其过程为制备一片SOI衬底，上层基体材料为(100)晶面，下层基体材料为(110)晶面；在600～800℃，在PMOS有源区刻蚀出深槽，选择性生长晶面为(110)的多层结构的应变Si PMOS有源层，在该有源层上制备垂直沟道的压应变PMOS；在NMOS有源区刻蚀出深槽，选择性生长晶面为(100)的多层结构的应变SiNMOS有源层，在该外延层上制备平面沟道的张应变NMOS，构成导电沟道为22～45nm的应变Si混合晶面CMOS集成电路；本发明充分利用应变Si材料迁移率高于体Si材料和应变Si材料应力与迁移率各向异性的特点，基于SOI衬底，制备出了性能优异的应变Si混合晶面CMOS集成器件及电路。
文档编号H01L21/84GK102820305SQ20121024446
公开日2012年12月12日 申请日期2012年7月16日 优先权日2012年7月16日
发明者张鹤鸣, 李妤晨, 胡辉勇, 宋建军, 宣荣喜, 王斌, 王海栋, 郝跃 申请人:西安电子科技大学