专利名称：一种减小堆叠芯片上互连输入输出管脚面积的方法
技术领域：
本发明涉及芯片堆叠技术领域，尤其涉及一种减小堆叠芯片上互连输入输出管脚面积的方法。
背景技术：
由于数字和模拟电路不能同时随着集成电路制造工艺尺寸的不断缩小而等比例缩小，所以当工艺不断越来越先进的时候，用同一种工艺把数模混合片上系统实现在同一颗芯片上的成本就会越来越不优化。现在基于芯片堆叠技术，把片上系统中的数字逻辑单元和模拟电路分开，把面积能够随着等工艺尺寸不断缩小而等比例缩小的数字逻辑单元实现在先进的小尺寸工艺芯片上，把面积不能随着工艺尺寸不断缩小而等比例缩小的模拟电路实现在折旧完毕且价格低廉的大尺寸工艺芯片上，用微控制器标准系统总线做管脚互连上下堆叠芯片的方法也随之出现。 由于这些微控制器标准系统总线是片上系统(SOC)的内部互连线，不会用于对外封装，所以这些互连线信号不会去驱动外部电路，且这些用于互连上下多颗堆叠芯片的管脚不会受到来自于整个封装后SOC芯片外部静电放电(ESD)的冲击，所以这些用于互连上下堆叠芯片且用微控制器标准系统总线做的管脚的驱动能力和防ESD的能力都不需要很强。这不像传统存储器工业，比如DRAM，FLAH等，为了得到大容量，经常会把多个DRAM或者FLASH芯片通过芯片堆叠技术封装起来，为了降低成本，这些DRAM和FLASH的输入输出管脚的驱动能力和防ESD能力都很强，能做到单颗芯片与多颗堆叠都能实现，所以它们的输入输出管脚的驱动和防ESD能力都不能减小。
发明内容
本发明克服了背景技术中堆叠芯片中互连管脚驱动能力过大与抗静电释放能力过强，从而导致堆叠芯片间互连输出输入管脚面积过大的问题，提出了一种减小堆叠芯片上互连输入输出管脚面积的方法。本发明降低了输出管脚驱动能力以及互连输入输出管脚抗静电释放能力以达到降低输出输入管脚的面积的目的。本发明提出了一种减小堆叠芯片上互连输入输出管脚面积的方法，在制作堆叠芯片的过程中，通过降低互连输入输出管脚中驱动晶体管的数量、尺寸，以及降低所述互连输入输出管脚中抗静电放电器件晶体管的数量、尺寸，减小所述互连输入输出管脚面积；其中所述堆叠芯片采用微控制器标准系统总线作为管脚进行互连。其中，所述驱动晶体管包括PMOS晶体管、NMOS晶体管。其中，所述抗静电放电器件晶体管包括MOS管、二极管。其中，所述输入输出管脚中驱动晶体管的尺寸至少减小至原有尺寸的10% ;所述输入输出管脚中驱动晶体管的数量最多减少至I个。其中，所述互连输入输出管脚中抗静电释放电路的尺寸或数量最多减至原有尺寸或数量的1/4。
其中，所述堆叠芯片通过微控制器标准系统总线作为互连管脚上下堆叠。其中，进一步包括减小所述互连输入输出管脚中驱动晶体管的数量和尺寸使所述驱动晶体管足以驱动与所述驱动晶体管在同一个互连线上另一端的输入输出管脚。其中，进一步包括减小所述互连输入输出管脚中抗静电放电器件晶体管的数量和尺寸使所述抗静电放电器件晶体管的抗静电释放能力足以抵抗在互连堆叠芯片管脚时所产生的静电。本发明通过减小在用微控制器标准系统总线做管脚互连的上下堆叠多颗芯片上互连输入输出管脚中驱动电路尺寸和抗静电释放电路尺寸，以及减少驱动晶体管数量和抗静电释放晶体管数量，从而减小互连输入输出管脚面积，最终减小芯片面积，降低芯片成本。
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图I为实施例中通用的输出管脚驱动电路图。图2为通用印刷电路板上一个主从芯片电路连接图。图3为堆叠芯片上下互连线连接图。
具体实施例方式下面结合附图和实施例对本发明的具体实施方式
做进一步详细的说明，但不应以此限制本发明的保护范围。本发明的减小堆叠芯片上互连输入输出管脚面积的方法，在制作堆叠芯片的过程中，通过降低互连输入输出管脚中驱动晶体管的数量、尺寸，以及降低互连输入输出管脚中抗静电放电器件晶体管的数量、尺寸，减小互连输入输出管脚面积；其中堆叠芯片采用微控制器标准系统总线作为管脚进行互连。其中，驱动晶体管包括PMOS晶体管、NMOS晶体管。其中，抗静电放电器件晶体管包括MOS管、二极管。其中，输入输出管脚中驱动晶体管的尺寸至少减小至原有尺寸的10% ;输入输出管脚中驱动晶体管的数量最多减少至I个。其中，互连输入输出管脚中抗静电释放电路的尺寸或数量最多减至原有尺寸或数量的1/4。其中，堆叠芯片通过微控制器标准系统总线作为互连管脚上下堆叠。其中，进一步包括减小互连输入输出管脚中驱动晶体管的数量和尺寸使驱动晶体管足以驱动与驱动晶体管在同一个互连线上另一端的输入输出管脚。其中，进一步包括减小互连输入输出管脚中抗静电放电器件晶体管的数量和尺寸使抗静电放电器件晶体管的抗静电释放能力足以抵抗在互连堆叠芯片管脚时所产生的静电。实施例I :本实施例中通过减小用微控制器标准系统总线做管脚互连的上下堆叠多颗芯片上互连输入输出管脚的驱动能力和降低其静电释放保护的性能，从而减小其互连输出输入管脚面积的大小，使用微控制器标准系统总线做管脚互连的上下堆叠多颗芯片的尺寸进一步减小，使SOC芯片成本进一步降低。图2显示的是一个通用印刷电路板，在其上方有一个主驱动芯片和3个从芯片。主驱动芯片的一个输出管脚分别与3个从芯片上的输入管脚相连接，用来同时驱动3个从芯片，所以对于主驱动芯片上的这个输出管脚来说，它的驱动能力必须非常大，比如驱动电流在20mA以上。但对于使用微控制器标准系统总线做管脚互连的上下堆叠多颗芯片来说，如图3所示，上层芯片的4个管脚会与下层芯片的4个管脚相连接，下层芯片的另外4个管脚会连接到中岛，然后连接到封装后的对外引脚上。其中，用微控制器标准系统总线做管脚互连的上下4个管脚，作为互连线相连接的输入管脚，它与芯片内部相连的是微控制器标准系统总线上一个信号，是芯片内部使用的信号，所以此输入管脚的输入阻抗非常小，所以作为同一根互连线相连接的输出管脚驱动能力就不需要20mA，可以降低到ImA以下，从而驱动能力可以减少20倍以上。图I显示的是一个通用的输出管脚驱动电路图，上面一排pmos管是用来驱动高电平，下面一排nmos管是用来驱动低电平。Pl，P2，Pn是PMOS管控制信号。Nl，N2，Nn是 NMOS管控制信号。本实施中通过缩小管脚内驱动晶体管的尺寸，降低驱动能力的同时，减小互连输入输出管脚面积。本发明中减小互连输入输出管脚中驱动晶体管的数量和尺寸，使其驱动能力减少到至少能够驱动与其在同一个互连线上另一端的输入输出管脚。本实施例中晶体管尺寸降低至10%到5%，驱动能力相应减少至10%到5%，从而输出管脚面积能够减小至原来的10%到5%。本实施例还通过减少驱动晶体管的数量,数量最多减少至为原来的1/N(N为原来管脚驱动晶体管的数量)，即最多减少至I个。降低驱动高或低电平的能力的同时，减小互连输入输出管脚面积。本实施例中晶体管的数量从3个减少至I个，驱动能力减少2倍，输出管脚面积从而减少2/3。实施例2本发明中的上层芯片的互连管脚在完成封装后并不直接与封装管壳的引脚相连，因此上层芯片发生ESD的概率和ESD的要求就会降低。封装好后整颗芯片的ESD由下层芯片的ESD性能决定。因此在不降低芯片最终ESD性能的前提下，可以通过减小上层芯片ESD晶体管(包括MOS管，二极管或其他ESD抗静电结构)的单管尺寸或数目，降低ESD要求。例如由通常的HBM 2000V降低到HBM 500V,上层芯片ESD部分的面积就可以减小为原来的四分之一。例如原来可以承受HBM2000V的ESD晶体管由12个宽为30um长为O. 45um的NMOS晶体管和20个宽为30um长为O. 55um的PMOS晶体管组成，如降低到可以承受HBM 500V,则ESD晶体管可以变为由3个宽为30um长为O. 45um的NMOS晶体管和5个宽30um长O. 55um的PMOS晶体管组成，因此ESD部分面积变为原来的四分之一。本实施例中的通过降低用微控制器标准系统总线做管脚互连的上下堆叠多颗芯片上互连输入输出管脚防ESD性能，即减小防ESD晶体管(包括MOS管和二极管等器件)的尺寸和减少防ESD晶体管的数量，以减小互连输入输出管脚面积。本发明中，减小互连输入输出管脚抗静电释放电路中晶体管的数量和尺寸，使其抗静电释放能力减到至少能够抗在互连堆叠芯片管脚时所产生的静电。以上两个实施例都能有效减小堆叠芯片间互连输入输出管脚的面积，从而降低用微控制器标准系统总线做管脚互连的上下堆叠多颗芯片的面积，从而减少了整个封装后SOC芯片的成本。以上所述仅为本发明的较佳实施例，并非用来限定本发明的实施范围。任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种变动与润饰，本发明保护范围应以权利要求书所界定的保护范围为准。·
权利要求
1.一种减小堆叠芯片上互连输入输出管脚面积的方法，其特征在于，在制作堆叠芯片的过程中，通过降低互连输入输出管脚中驱动晶体管的数量、尺寸，以及降低所述互连输入输出管脚中抗静电放电器件晶体管的数量、尺寸，减小所述互连输入输出管脚面积；其中所述堆叠芯片采用微控制器标准系统总线作为管脚进行互连。
2.如权利要求I所述减小堆叠芯片上互连输入输出管脚面积的方法，其特征在于，所述驱动晶体管包括PMOS晶体管、NMOS晶体管。
3.如权利要求I所述减小堆叠芯片上输入输出管脚面积的方法，其特征在于，所述抗静电放电器件晶体管包括MOS管、二极管。
4.如权利要求I所述减小堆叠芯片上互连输入输出管脚面积的方法，其特征在于，所述输入输出管脚中驱动晶体管的尺寸至少减小至原有尺寸的10% ;所述输入输出管脚中驱动晶体管的数量最多减少至I个。
5.如权利要求I所述减小堆叠芯片上互连输入输出管脚面积的方法，其特征在于，所述互连输入输出管脚中抗静电释放电路的尺寸或数量最多减至原有尺寸或数量的1/4。
6.如权利要求I所述减小堆叠芯片上互连输入输出管脚面积的方法，其特征在于，所述堆叠芯片通过微控制器标准系统总线作为互连管脚上下堆叠。
7.如权利要求4所述减小堆叠芯片上互连输入输出管脚面积的方法，其特征在于，进一步包括减小所述互连输入输出管脚中驱动晶体管的数量和尺寸使所述驱动晶体管足以驱动与所述驱动晶体管在同一个互连线上另一端的输入输出管脚。
8.如权利要求5所述减小堆叠芯片上互连输入输出管脚面积的方法，其特征在于，进一步包括减小所述互连输入输出管脚中抗静电放电器件晶体管的数量和尺寸使所述抗静电放电器件晶体管的抗静电释放能力足以抵抗在互连堆叠芯片管脚时所产生的静电。
全文摘要
本发明公开了一种减小堆叠芯片上互连输入输出管脚面积的方法，在制作堆叠芯片的过程中，通过降低互连输入输出管脚中驱动晶体管的数量、尺寸，以及降低互连输入输出管脚中抗静电放电器件晶体管的数量、尺寸，减小互连输入输出管脚面积；其中堆叠芯片采用微控制器标准系统总线作为管脚进行互连。本发明通过减小在用微控制器标准系统总线做管脚互连的上下堆叠多颗芯片上互连输入输出管脚中驱动电路尺寸和抗静电释放电路尺寸，以及减少驱动电路晶体管数量和抗静电释放电路晶体管数量，从而减小互连输入输出管脚面积，最终减小芯片面积，降低芯片成本。
文档编号H01L21/768GK102945823SQ20121041094
公开日2013年2月27日 申请日期2012年10月24日 优先权日2012年10月24日
发明者景蔚亮, 陈邦明, 亢勇 申请人:上海新储集成电路有限公司