专利名称：金属层的蚀刻方法及金属层的掩模结构的制作方法
技术领域：
本发明涉及半导体制造领域，特别涉及一种金属层的蚀刻方法及金属层的掩模结构。
背景技术：
在半导体集成电路的制造过程中，会将金属层形成于半导体晶片或者基底的里面和/或上面，并通过蚀刻金属化层而形成相应的金属互连线，从而形成所需的半导体元器件(如晶体管、电感器、电容器和电阻器)和半导体集成电路结构。在本领域已有技术中，蚀刻金属层通常需要用到光刻胶。光刻胶又称光致抗蚀剂(photo resist, PR),它是由感光树脂、增感剂和溶剂三种主要成分组成的对光敏感的混合液体。光刻胶层的厚度一般不得小于I微米。这是因为，光刻胶层如果太薄，就可能抵抗不住刻蚀损伤和注入，所以要将光刻胶层做得厚一些，以保证能够耐得住注入，承受(等离子)蚀刻。在另外一条经验规律中，通常光刻胶层的厚度是所要蚀刻的线宽的2到3倍左右。同时，光刻胶层也不能太厚，通常较厚的光刻胶层厚度也只在3飞微米左右。因为太厚的光刻胶很可能会匀不上其所要覆盖的层，而且即使匀上了，均匀性也会很差，所以光刻胶层的厚度一般小于5微米。对于厚金属层(厚度大于3 μ m)的蚀刻，通常需要用到厚光刻胶层(通常要求光刻胶层的厚度4μπι以上)，并且所需的蚀刻时间较长。这将导致蚀刻形成的侧壁的表面不平整(即侧壁表面较为粗糙，出现断层现象)。出现这种侧壁不平整的原因可以通过图I至图5来解释。图I为所提供的半导体结构，它包括介电层I和位于其上的金属层2。如图2所示，在金属互连线的形成工艺过程中，在厚金属层2上形成有厚光刻胶层3。如图3所示，光刻胶层3会被曝光显影形成光刻胶掩膜层30，同时形成了沟槽41暴露出部分厚金属层2。如图4所示，在蚀刻金属层2的过程中，蚀刻出了沟槽42，由于蚀刻时间长，因而光刻胶层3形成的聚合物31会逐渐沉积在厚金属层2已被蚀刻出的侧壁部分，而该部分聚合物挡住了厚金属层2未被全部蚀刻完的侧壁的继续蚀刻，导致的结构是在蚀刻完成时，厚金属层2被蚀刻出的上部分的侧壁与下部分的侧壁不平整，在侧壁的下部分出现了多出来的一段金属薄层21，因而所形成的整个侧壁表面变得粗糙，在侧壁上出现断层。如图5所示，通过清洗等工艺，得到的金属互连线，相邻的互连线之间包括有沟槽43，而清洗后的互连线的侧壁仍然带有上述过程中产生的金属薄层21。图6为实现得到的金属互连线的电镜图，从图6中可以更清楚地看到，所形成的互连线的侧壁十分粗糙，出现明显断层现象。而这种粗糙的侧壁表面带来的后果是，造成制得的半导体器件显影后检查结果和蚀刻后检查结果的关键尺寸的均匀一致性不佳，层与层之间的对准效果也不佳，并且相应最终产品的晶圆接受度测试结果差，同时厚金属层一般用于电感的制作，表面粗糙度的增加将会增加表面电阻从而降低电感的性能。更为糟糕的是，当金属层厚度达到一定值之后，就很难用现有的光刻胶层(前面已经提到，现有光刻胶层一般小于5微米)来实现相应的蚀刻工艺。·2007年6月5日授权的美国专利US7226867B2公开了一种金属层蚀刻方法，该方法直接在金属层上设置一层硬掩膜层，然后进行蚀刻，但是该方法既没有考虑金属层加厚之后的困难，也没有考虑硬掩膜层与金属层的配合问题，在实际工艺过程中得到的产品的性能始终不够理想。
发明内容
本发明目的是提供一种金属互连线的蚀刻方法，以解决背景技术中提到的厚金属层蚀刻遇到的问题和困难。为此，本发明提供了一种金属层的蚀刻方法，包括提供半导体结构，所述半导体结构包括金属层；
形成媒介层覆盖所述金属层；形成硬掩膜层覆盖所述媒介层； 形成光刻胶层覆盖所述硬掩膜层；对所述光刻胶层进行曝光显影，以图案化所述光刻胶层形成光刻胶掩膜层，所述光刻胶掩膜层暴露出部分所述硬掩膜层；蚀刻暴露部分的所述硬掩膜层及其下方的所述媒介层和所述金属层，以在所述金属层内形成沟槽，保留的所述金属层作为金属互连线。优选的，所述媒介层为氧化硅层，所述硬掩膜层为氮化硅层。优选的，蚀刻暴露部分的所述氮化硅层及其下方的所述氧化硅层和所述金属层包括用第一蚀刻组分蚀刻暴露部分的所述氮化硅层及其下方的所述氧化硅层，以暴露出部分所述金属层；用第二蚀刻组分蚀刻暴露部分的所述金属层。优选的，所述第一蚀刻组分蚀刻完暴露部分的所述氮化硅层及其下方的所述氧化娃层蚀刻完全时，所述光刻胶层被全部耗尽。优选的，所述第二蚀刻组分蚀刻完暴露部分的所述金属层时，所述氮化硅层被全部耗尽，而所述氧化硅层仍保留有部分。优选的，所述第一蚀刻组分包括CHF3,其流量为lOsccnTlOOsccm，蚀刻功率为300w 800w ;所述第二蚀刻组分包括Cl2或者BCl3,流量30sccnT200sccm，蚀刻功率为500w 1500wo优选的，所述金属层厚度为2 μ m至8 μ m。优选的，所述氮化硅的厚度为O. 2 μ πΓ2 μ m,所述氧化硅的厚度为O. I μ πΓθ. 6 μ m。优选的，所述光刻胶层厚度小于2 μ m。优选的，形成的所述金属互连线的线宽为Iym以上，蚀刻形成的所述沟槽的宽度为I μ m以上。优选的，所述金属层为半导体电感器中的金属层。本发明还提供了一种金属层的掩模结构，包括位于金属层上的媒介层，位于媒介层上的硬掩膜层，以及位于硬掩膜层上的光刻胶层。优选的，所述媒介层为氧化硅层，所述硬掩膜层为氮化硅层。优选的，所述光刻胶层的厚度小于2 μ m。
与现有技术相比，本发明具有以下优点本发明所提供的金属层的蚀刻方法，由于配合使用了硬掩膜层和媒介层，在蚀刻厚金属层的过程中不再蚀刻光刻胶层(或者说光刻胶掩膜层)，因而不会在侧壁表面形成过量的聚合物，从而避免侧壁因此出现断层的情况，提高了侧壁的平整度。而提高了侧壁的平整度，就可以提高显影后检测和蚀刻后检测关键尺寸的一致性和提高了电感的性能，并且本发明不需要用到厚的光刻胶层，克服了光刻胶层的厚度限制。
图I至图5为现有技术蚀刻厚金属层各步骤的结构示意图；图6为现有技术得到的金属层侧壁的电子显微镜图片；图7至图12为本发明实施例蚀刻厚金属层各步骤的结构示意图； 图13为本发明实施例得到的金属层侧壁的电子显示微图片。
具体实施例方式本发明提供一种金属层的蚀刻方法，以提高蚀刻后厚金属层的侧墙表面平整度，并提高显影后检测和蚀刻后检测关键尺寸的一致性和电感的性能。利用本发明的蚀刻方法还可以克服光刻胶层的厚度限制。请参考图7，图7为本发明实施例蚀刻方法的流程示意图，在各步骤中请结合参考图I和图8至图12。步骤SI，请结合参考图1，本实施例所提供的厚金属层2的蚀刻方法中，首先提供半导体结构，该半导体结构包括金属层2。该半导体结构可以为晶片，该晶片既可以是典型的由硅制成的半导体晶片，也可以是如砷化镓或者绝缘体上的硅形成的晶片。该晶片上可以包括各种器件，而在本实施例中，该晶片的表面上形成有一层介电层1，该介电层I可以是二氧化硅层，也可以是掺杂或非掺杂硅化玻璃(如BSG、PSG和BPSG等)层。如图I中所示，金属层2形成在该介电层I上，而该金属层2可以是由铝、铜、铝合金或者其它金属材料形成。本发明实施例中，金属层2厚度可以选择在2 μ m至8 μ m之间,通常用于蚀刻金属层2的光刻胶的厚度与金属层2本身的厚度大致相等，要蚀刻2 μ m至8 μ m的金属层2，要用到的光刻胶的厚度就相应地需要较大，如果采用现有技术会出现背景技术中提到的各种问题。而本发明的方案却可以很好地对金属层2进行蚀刻。步骤S2和S3，可结合参考图8，先形成媒介层5覆盖金属层2，再形成硬掩膜层6覆盖媒介层5，得到如图8所示的结构。本实施例将步骤S2和S3结合起来说明，是为了便于说明相关的原理。本发明实施例采用在形成光刻胶层之前，先在金属层上形成上述两层结构，然后再形成光刻胶层，可以减小光刻胶层的厚度，从而解决光刻胶层过厚带来的问题。本发明实施例选择形成媒介层5覆盖金属层2，然后形成硬掩膜层6覆盖媒介层5，而非仅形成其中任何一层覆盖金属层2，这是因为一方面，在蚀刻过程中，金属与硬掩膜的选择比(本说明书中选择比指蚀刻过程中，蚀刻组分蚀刻金属的速率与蚀刻组分蚀刻硬掩膜的速率的比值)较大，意味着硬掩膜适合作为蚀刻金属层2的光刻胶替代层；另一方面，由于硬掩膜通常与金属相互作用的内应力很大(这也是上述选择比大的体现)，如果直接将硬掩膜层6制作在金属层2上，容易造成硬掩膜层6发生剥离(peeling)或者缺陷(defect),或者可能产生颗粒物(particle),更严重的情况下,直接在金属层2上形成硬掩膜层6还可能导致整个晶片(例如硅片)发生卷曲而变得不平整。这样，在曝光显影时，就会出现偏差，使得显影后的图形发生变形，从而可能导致整个半导体结构报废。因而本实施例在形成硬掩膜层6之前先形成媒介层5，媒介层5可以起到媒介的作用，使得硬掩膜层6和金属层2能够制作在一起。媒介层5和硬掩膜层6配合，可以在金属层2的蚀刻过程中形成很好的掩膜保护作用。作为一种优选实施例，硬掩膜层可以由氮化硅层形成，媒介层可以由氧化硅形成。在硬掩膜的可选材料中，氮化硅具有几乎最大的选择比，因而它很适合用来制作硬掩膜层。而氧化硅作为半导体工艺中常用的叠层材料，它与金属层和氮化硅层的接触应力都比较小，可以起到良好的媒介作用，是用来制作媒介层的理想材料。本实施例中，氮化硅的厚度可以为O. 2 μ πΓ2 μ m，氧化硅的厚度可以为 O.I μ πΓθ. 6 μ m。选择这种厚度的原因是，氮化硅是作为硬掩膜层中起主要选择作用的叠层，虽然它具有较大的选择比，但所要蚀刻的金属层的厚度较大，因而它的厚度也应该相应地设置得较大。而氧化硅层最主要是起中间媒介作用，其厚度可以相对较小一些。可以用多种已有的沉积工艺来形成氧化硅层和氮化硅层。这些沉积工艺包括化学气相沉积(CVD, chemical vapordeposition),等离子增强化学气相沉积(PEVCD, plasma-enhancedchemicalvapor deposition)以及派射。虽然图中未予以显示,但是在该本导体结构中还可以包括有其它层，本发明并不限定半导体结构中其它层的结构。步骤S4，请参考图9，形成光刻胶层3覆盖氮化硅层6。由于前面在金属层2上已经形成了氧化硅层5和氮化硅层6，因而此时光刻胶层3不需要制作得很厚，此时光刻胶层3的厚度可以小于2 μ m。并且该层光刻胶层3的作用不再是直接用来蚀刻金属层2，而是用来蚀刻氧化娃层5和氮化娃层6。步骤S5，请参考图10，对光刻胶层3进行曝光显影，以图案化光刻胶层3形成光刻胶掩膜层30，光刻胶掩膜层30暴露出部分氮化硅层。在该步骤中同时形成了沟槽44，正是该沟槽44暴露了部分的氮化硅层6。该步骤与现有的工艺相同，由于所用光刻胶层3较薄，因而可以用较短的时间进行曝光显影，节省了时间成本。步骤S6，请结合参考图11和图12，蚀刻暴露部分的氮化硅层6及其下方的氧化硅层5和金属层2，以在金属层内形成沟槽，保留的金属层2作为金属互连线。本实施例中，对步骤S6进一步分为两步首先用第一蚀刻组分蚀刻被光刻胶掩膜层30 (如图10所不)暴露出的氮化娃层6及其下方的氧化娃层5,以暴露出部分金属层2,具体如图11和12所不,此时在氮化娃层6及氧化娃层5中间形成有沟槽45,沟槽45暴露出了金属层2 ;然后用第二蚀刻组分蚀刻暴露部分的金属层2，此时在金属层2中间形成了沟槽46，沟槽46定义出了金属层2保留下来的部分，而该保留下来的部分金属层2可以作为金属互连线，由于金属层2较厚，因而金属互连线的线宽可以选择为I μ m以上，而该沟槽46可以为金属互连线之间的空间，它的宽度可以代表金属互连线之间的距离，因而相应的，蚀刻形成的该沟槽46的宽度可以选择为Iym以上。当用第一蚀刻组分蚀刻被光刻胶掩膜层30暴露出的氮化硅层6及其下方的氧化硅层5后，光刻胶掩膜层30 (亦即光刻胶层3)亦被全部耗尽，如图11中所示。这样，在蚀刻金属层时，就不用再蚀刻光刻胶，也就不再有大量聚合物产生，因而就不会在侧壁上出现断层现象，侧壁的平整度可以得到保证。从图12中可以看出，用第二蚀刻组分蚀刻暴露部分的金属层2之后，氮化硅层6在蚀刻过程中被全部耗尽，而氧化硅层5仍有保留有一部分，形成氧化硅薄层50。这是因为在设置氮化硅层6的厚度时就考虑到蚀刻金属层2时氮化硅层6所需要的厚度，因而，可以保证氧化硅层5不被耗尽，而这层氧化硅薄层50可以保留着作为金属互连线的保护层。本实施例中，经验证，上述第一蚀刻组分可以为CHF3,并且其流量为lOsccnTlOOsccm，同时调整蚀刻功率为300w 800w。同样的，第二蚀刻组分既可以是Cl2，也可以是BCl3，它位的流量可以控制在30sccnT200sccm，蚀刻功率为500w 1500w。请对比参考图6和图13，从中可以看到本发明方案的技术效果十分明显，利用本发明实施例得到的金属层的侧壁，其平整度比现有技术蚀刻得到的金属层侧壁的平整度提 高许多。本发明所提供的金属层的蚀刻方法，由于配合使用了硬掩膜层和媒介层，在蚀刻厚金属层的过程中不再蚀刻光刻胶层(或者说光刻胶掩膜层)，因而不会在侧壁表面形成大量聚合物，从而避免侧壁因出现断层的情况，提高了侧壁的平整度。而提高了侧壁的平整度，就可以提高显影后检测和蚀刻后检测关键尺寸的一致性和电感的性能，并且本发明不需要用到厚的光刻胶层，克服了光刻胶层的厚度限制。如果是用厚光刻胶层来制作具有厚金属层的半导体电感元器，由于制作出的侧壁的表面不平整，通常该电感器的性能较差，例如该电感器的电感Q值较低(电感Q值指电感器在某一频率的交流电压下工作时，所呈现的感抗与其等效损耗电阻之比。电感器的Q值越高，其损耗越小，效率越高)。在本发明的实施例中，金属层可以为半导体电感器中的金属层，而该半导体结构可以为半导体电感器，通过本发明技术方案形成的半导体电感器，由于金属层蚀刻后形成的侧壁平整度高，因而该半导体电感器具有较高的Q值，电性能较佳。本发明还提供了一种金属层的掩模结构，可参考图8，它包括位于金属层2上的媒介层5,位于媒介层上的硬掩膜层6,以及位于硬掩膜层6上的光刻胶层3。其中优选的,媒介层5为氧化娃层,硬掩膜层6为氮化娃层。优选的，光刻胶层3的厚度小于2 μ m。本说明书中各个部分采用递进的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
权利要求
1.一种金属层的蚀刻方法，其特征在于，包括 提供半导体结构，所述半导体结构包括金属层； 形成媒介层覆盖所述金属层； 形成硬掩膜层覆盖所述媒介层； 形成光刻胶层覆盖所述硬掩膜层； 对所述光刻胶层进行曝光显影，以图案化所述光刻胶层形成光刻胶掩膜层，所述光刻胶掩膜层暴露出部分所述硬掩膜层； 蚀刻暴露部分的所述硬掩膜层及其下方的所述媒介层和所述金属层，以在所述金属层内形成沟槽，保留的所述金属层作为金属互连线。
2.如权利要求I所述的蚀刻方法，其特征在于，所述媒介层为氧化硅层，所述硬掩膜层为氮化娃层。
3.如权利要求2所述的蚀刻方法，其特征在于，蚀刻暴露部分的所述氮化硅层及其下方的所述氧化硅层和所述金属层包括 用第一蚀刻组分蚀刻暴露部分的所述氮化硅层及其下方的所述氧化硅层，以暴露出部分所述金属层； 用第二蚀刻组分蚀刻暴露部分的所述金属层。
4.如权利要求3所述的蚀刻方法，其特征在于，所述第一蚀刻组分蚀刻完暴露部分的所述氮化硅层及其下方的所述氧化硅层蚀刻完全时，所述光刻胶层被全部耗尽。
5.如权利要求3所述的蚀刻方法，其特征在于，所述第二蚀刻组分蚀刻完暴露部分的所述金属层时，所述氮化硅层被全部耗尽，而所述氧化硅层仍保留有部分。
6.如权利要求3所述的蚀刻方法，其特征在于，所述第一蚀刻组分包括CHF3,其流量为lOsccnTlOOsccm，蚀刻功率为300w 800w ;所述第二蚀刻组分包括Cl2或者BCl3,流量30sccm 200sccm,蚀刻功率为 500w 1500w。
7.如权利要求I所述的蚀刻方法，其特征在于，所述金属层厚度为2μ m至8 μ m。
8.如权利要求2所述的蚀刻方法，其特征在于，所述氮化硅的厚度为O.2 μ πΓ2 μ m，所述氧化娃的厚度为O. I μ πΓθ. 6 μ m。
9.如权利要求I所述的蚀刻方法，其特征在于，所述光刻胶层厚度小于2μ m。
10.如权利要求I所述的蚀刻方法，其特征在于，形成的所述金属互连线的线宽为Iμ m以上，蚀刻形成的所述沟槽的宽度为Iym以上。
11.如权利要求I所述的蚀刻方法，其特征在于，所述金属层为半导体电感器中的金属层。
12.—种金属层的掩模结构，其特征在于，包括位于金属层上的媒介层，位于媒介层上的硬掩膜层，以及位于硬掩膜层上的光刻胶层。
13.如权利要求12所述的掩模结构，其特征在于，所述媒介层为氧化硅层，所述硬掩膜层为氮化娃层。
14.如权利要求12所述的掩模结构，其特征在于，所述光刻胶层的厚度小于2μ m。
全文摘要
本发明提供了一种金属层的蚀刻方法及金属层的掩模结构。所述方法包括提供半导体结构，所述半导体结构包括金属层；形成媒介层覆盖所述金属层；形成硬掩膜层覆盖所述媒介层；形成光刻胶层覆盖所述硬掩膜层；对所述光刻胶层进行曝光显影，以图案化所述光刻胶层形成光刻胶掩膜层，所述光刻胶掩膜层暴露出部分所述硬掩膜层；蚀刻暴露部分的所述硬掩膜层及其下方的所述媒介层和所述金属层。本发明所提供的金属层的蚀刻方法，由于配合使用了硬掩膜层和媒介层，在蚀刻厚金属层的过程中不再蚀刻光刻胶层(或者说光刻胶掩膜层)，因而不会在侧壁表面形成过多聚合物，从而避免侧壁因此出现断层的情况，提高了侧壁的平整度。
文档编号H01L21/3213GK102931075SQ20121047277
公开日2013年2月13日 申请日期2012年11月20日 优先权日2012年11月20日
发明者黎坡 申请人:上海宏力半导体制造有限公司