专利名称：一种高迁移率iii-v族半导体mos场效应晶体管的制作方法
技术领域：
本发明涉及半导体集成电路制造技术领域，具体涉及一种以掺杂界面控制层、平面掺杂与重掺杂源漏等技术来实现高驱动电流、低源漏电阻的高迁移率III-V族半导体金属氧化物半导体(MOS)场效应晶体管，可应用于高性能III-V族MOS器件与电路。
背景技术：
硅基互补金属氧化物半导体(CMOS)技术进入到22纳米技术节点之后，依靠等比例缩小已经很难提升器件性能，采用新材料，新器件成为继续提高CMOS器件性能的一个重要研究方向。πι-v族半导体材料由于拥有出色的电子输运特性，成为当前研究的热点问题。但是，由于III-V MOS界面态密度较高，界面库仑散射使III-V反型层MOS器件中沟道迁移率依然很低。最新研究报道表明在InGaAs沟道表面生长InP势垒层，并采用原子层沉积(ALD)技术沉积高k栅介质材料所制成的MOSFET器件已经表现出优越的沟道迁移率。然而，由于势垒层的加入，增加了 MOS器件的等效氧化层厚度，并提高了 MOS器件的源漏寄生电阻，这在一定程度上限制了器件的驱动电流和开关速度的提高。因此，需要一种新的技术在III-V族半导体材料上在降低界面态密度的同时，又使得器件的驱动电流和开关速度得以提高，以满足高性能III-V族半导体CMOS技术的要求。
发明内容
(一 )要解决的技术问题有鉴于此，本发明的公开了一种高迁移率III-V族半导体MOS场效应晶体管，以同时实现高驱动电流与低MOS界面态密度，满足高性能III-V族半导体CMOS技术的应用需求。( 二 )技术方案为达到上述目的，本发明提供了一种高迁移率III-V族金属氧化物半导体场效应晶体管，包括单晶衬底101 ;在所述单晶衬底101上形成的缓冲层102 ；在所述缓冲层102中形成的平面掺杂层103 ；在所述缓冲层102上形成的高迁移率沟道层104 ；在所述高迁移率沟道层104上形成的掺杂界面控制层105 ；在所述掺杂界面控制层105上形成的高掺杂半导体层106 ；在所述高掺杂半导体层106上形成的窄带隙欧姆接触层107 ；在所述窄带隙欧姆接触层107上形成的源金属电极108和漏金属电极112 ；在所述源金属电极108和漏金属电极112中间对所述窄带隙欧姆接触层107和所述高掺杂半导体层106进行刻蚀，并刻蚀至所述掺杂界面控制层105表面而形成的栅槽结构 109 ；形成于所述栅槽结构109内表面的高K栅介质110 ;以及形成于高K栅介质110上的栅金属电极111。上述方案中，所述单晶衬底101是硅衬底、锗衬底、砷化镓衬底、磷化镓衬底或磷化铟衬底。
上述方案中，所述缓冲层102用于释放所述单晶衬底101与所述高迁移率沟道层104之间晶格失配应力，所述缓冲层102由III-V族半导体及其多元合金材料构成，其电学性能为绝缘或者半绝缘材料，且所述缓冲层102的禁带宽度大于所述高迁移率沟道层104的禁带宽度。上述方案中，所述平面掺杂层103形成于所述缓冲层102中，所述的平面掺杂层103为N型掺杂或P型掺杂，从所述平面掺杂层103到缓冲层102与高迁移率沟道层104界面处的距离为I 10纳米。上述方案中，所述高迁移率沟道层104采用III-V族半导体薄层材料，该III-V族半导体薄层材料包括由砷化镓、磷化铟、锑化铟、砷化铟或锑化镓构成的群组中的任一种化合物，以及该群组中多个化合物的多元合金；该高迁移率沟道层104包含一种III-V族半导体或者多种III-V族半导体的多元合金，或者包含由多种III-V族半导体及其合金薄层组合而成的复合沟道。上述方案中，所述掺杂界面控制层105的禁带宽度大于所述高迁移率沟道层104，其晶格为匹配或者赝配关系，并且其能带具有第一类量子阱的对准关系，电子或者空穴在所述高迁移率沟道层104中具有量子限制效应；所述掺杂界面控制层105的厚度范围介于Inm到20nm之间，所述掺杂界面控制层105的掺杂浓度在从IO16到IO19CnT3量级；所述掺杂界面控制层105采用III-V族半导体薄层材料，该III-V族半导体薄层材料包括由磷化铟、磷化镓、磷化铝和砷化铟构成的群组中的任一种化合物，以及该群组中多个化合物的多元合金。上述方案中，所述高掺杂半导体层106采用重掺杂的III-V半导体材料来降低源漏寄生电阻，所述的窄带隙欧姆接触层107的禁带宽度从下至上逐渐变小，且所述窄带隙欧姆接触层107在表面处的禁带宽度最小。上述方案中，所述栅槽结构109形成于所述源金属电极108和漏金属电极112的中间，采用选择性腐蚀技术使栅槽刻蚀自动终止于所述掺杂界面控制层105表面。上述方案中，所述高K栅介质110形成于所述栅槽结构109的内表面，其K值高于SiO2,其材料组成包括氧化娃、氧化招、氧化铪、氧化错、氧化镧、氧化钛、氧化钽、氧化钇或氧化镥，以及上述各氧化物的任意组合。上述方案中，所述栅金属电极111包括底部的功函数调节层与上部的金属导电层。(三)有益效果本发明提供的高迁移率III-V族半导体MOS场效应晶体管，利用新型掺杂界面控制层来钝化MOS界面处的悬挂键，实现了低界面态密度，并降低了沟道中载流子的散射；通过底部势垒层中的平面掺杂和顶部势垒层的掺杂，提高了沟道层中的二维电子气浓度或二维空穴气浓度；并进一步提高了器件的驱动电流，掺杂界面控制层(介电常数大于10)与高介电常数栅介质相结合来降低等效氧化层厚度(EOT)，最终在高迁移率III-V族半导体上实现了低界面态密度和高驱动电流的MOS场效应晶体管，满足了高速低电压工作高迁移率CMOS技术的应用需求。
图I是依照本发明实施例的高迁移率III-V族半导体金属氧化物半导体场效应晶体管的结构示意图；图2是依照本发明实施例的掺杂InGaP界面控制层对MOS场效应晶体管输出特性影响的测试结果示意图。
具体实施方式
·
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。本发明提供的具有掺杂界面控制层的MOS场效应晶体管，采用界面控制层降低沟道中载流子的散射，实现高有效沟道迁移率；并同时采用在底部势垒层中加入平面掺杂和界面控制层掺杂的方法，提高沟道层中的载流子浓度，从而提高器件驱动电流。如图I所示，图I是依照本发明实施例的高迁移率III-V族半导体MOS场效应晶体管的结构示意图，该场效应晶体管包括单晶衬底101 ;在所述单晶衬底101上形成的缓冲层102 ;在所述缓冲层102中形成的平面掺杂层103 ;在所述缓冲层102上形成的高迁移率沟道层104 ;在所述高迁移率沟道层104上形成的掺杂界面控制层105 ;在所述掺杂界面控制层105上形成的高掺杂半导体层106 ;在所述高掺杂半导体层106上形成的窄带隙欧姆接触层107 ;在所述窄带隙欧姆接触层107上形成的源金属电极108和漏金属电极112 ；在所述源金属电极108和漏金属电极112中间对所述窄带隙欧姆接触层107和所述高掺杂半导体层106进行刻蚀，并刻蚀至所述掺杂界面控制层105表面而形成的栅槽结构109 ;形成于所述栅槽结构109内表面的高K栅介质110 ;以及形成于高K栅介质110上的栅金属电极111。其中，所述单晶衬底101是硅衬底、锗衬底、砷化镓衬底、磷化镓衬底或磷化铟衬底。所述缓冲层102用于释放所述单晶衬底101与所述高迁移率沟道层104之间晶格失配应力，所述缓冲层102由III-V族半导体及其多元合金材料构成，其电学性能为绝缘或者半绝缘材料，且所述缓冲层102的禁带宽度大于所述高迁移率沟道层104的禁带宽度。所述平面掺杂层103形成于所述缓冲层102中，所述的平面掺杂层103为N型掺杂或P型掺杂，从所述平面掺杂层103到缓冲层102与高迁移率沟道层104界面处的距离为I 10纳米。所述高迁移率沟道层104采用III-V族半导体薄层材料，该III-V族半导体薄层材料包括由砷化镓、磷化铟、锑化铟、砷化铟或锑化镓构成的群组中的任一种化合物，以及该群组中多个化合物的多元合金；该高迁移率沟道层104包含一种III-V族半导体或者多种III-V族半导体的多元合金，或者包含由多种III-V族半导体及其合金薄层组合而成的复合沟道。所述掺杂界面控制层105的禁带宽度大于所述高迁移率沟道层104，其晶格为匹配或者赝配关系，并且其能带具有第一类量子阱的对准关系，电子或者空穴在所述高迁移率沟道层104中具有量子限制效应；所述掺杂界面控制层105的厚度范围介于Inm到20nm之间，所述掺杂界面控制层105的掺杂浓度在从IO16到IO19CnT3量级；所述掺杂界面控制层105采用III-V族半导体薄层材料，该III-V族半导体薄层材料包括由磷化铟、磷化镓、磷化铝和砷化铟构成的群组中的任一种化合物，以及该群组中多个化合物的多元合金。所述高掺杂半导体层106采用重掺杂的III-V半导体材料来降低源漏寄生电阻，所述的窄带隙欧姆接触层107的禁带宽度从下至上逐渐变小，且所述窄带隙欧姆接触层107在表面处的禁带宽度最小。所述栅槽结构109形成于所述源金属电极108和漏金属电极112的中间，米用选择性腐蚀技术使栅槽刻蚀自动终止于所述掺杂界面控制层105表面。
所述高K栅介质110形成于所述栅槽结构109的内表面，其K值高于SiO2,其材料 组成包括氧化硅、氧化铝、氧化铪、氧化锆、氧化镧、氧化钛、氧化钽、氧化钇或氧化镥，以及 上述各氧化物的任意组合。所述栅金属电极111包括底部的功函数调节层与上部的金属导电层。基于图I所不的闻迁移率III-V族半导体MOS场效应晶体管的结构不意图，以下对本发明提供的高迁移率III-V族半导体MOS场效应晶体管的制作方法进行详细描述，该方法包括以下步骤步骤I :在单晶衬底101 (包括硅与III-V族半导体衬底)上外延生长III-V族半导体缓冲层102，通过晶格弛豫将晶格常数调整到与高迁移率沟道层104相当，采取柔性衬底、渐变缓冲层以及超晶格过滤等技术来降低缓冲层顶部的位错密度；步骤2 :在高阻的缓冲层102中生长平面掺杂层103，通常对于N型沟道，采用平面掺杂Si，以提高沟道层中的电子浓度。步骤3 :在高阻的缓冲层102上生长高迁移率沟道层104，通常采用含铟和镓的材料(例如InGaAs)作为高电子迁移率N型沟道、含锑和镓的材料(例如InGaSb)作为高空穴迁移率P型沟道，通过在P型沟道中引入双轴压缩应力可以进一步提高空穴迁移率。步骤4 :在N型电子高迁移率沟道层104上外延生长超薄掺杂界面控制层InGaP105，该势垒层与沟道材料晶格匹配或者赝配，并且异质界面平滑、界面态密度低。掺杂界面控制层InGaP 105和缓冲层102的禁带宽度大于N型电子高迁移率沟道层104，第一型能带对准关系保证沟道的导带与价带存在能量差，这样的能带结构使载流子的运动被束缚在沟道薄层中。掺杂界面控制层InGaP层将高迁移率沟道层104与高K栅介质110物理隔离，高K栅介质110中的电离中心与缺陷对载流子的散射作用被大大削弱，从而在沟道中实现高迁移率。例如，如果量子阱沟道层为Ina4Gaa6As材料，界面控制层为Ina49Gaa51P的III-V族化合物半导体材料，导带的能量差为O. 4eV,电子被束缚在Ina4Gaa6As沟道中，高K栅介质中的电离中心散射被InGaP界面层所削弱。如图2所示，掺杂InGaP界面控制层可以将MOS器件的驱动电流提高3倍以上。步骤5 :在界面控制层105上沉积栅介质材料，通常为高介电常数氧化物，如A1203、Hf02、Zr02、La203等，沉积的方法主要为原子层沉积(ALD)。较高的介电常数(K值大于20)允许采用较厚的栅介质层来降低栅电极的漏电流。步骤6 :最后在高K栅介质110表面沉积栅金属电极111 (包括功函数金属层与低电阻栅电极)。步骤7 :高掺杂半导体层GaAs 106其功能是作为降低扩展电阻的抬高源漏结构，采用“后栅”工艺，抬高源漏结构可以采用湿法或干法选择性刻蚀形成；如果采用“前栅”工艺，重掺杂GaAs抬高源漏层可以采用选区外延的方法形成。步骤8 :窄带隙欧姆接触层InGaAs 107外延生长在高掺杂半导体层106上，该层为重掺杂层，例如Ina54Gaa46As,其禁带宽度只有O. 75eV，并且费米能级钉扎在导带附近，易与不同的金属形成良好的欧姆接触。步骤9 =TiPtAu源漏金属电极108、112与窄带隙欧姆接触层InGaAsl07可以形成良好的欧姆接触，接触电阻率小于10_Mcm2，以满足高性能MOS器件的源漏电阻。因此，本发明提供的高迁移率III-V族半导体MOS场效应晶体管，利用新型掺杂界面控制层来钝化MOS界面处的悬挂键，实现了低界面态密度，并降低了沟道中载流子的散射；通过底部势垒层中的平面掺杂和顶部势垒层的掺杂，提高了沟道层中的二维电子气浓 度或二维空穴气浓度；并进一步提高了器件的驱动电流，掺杂界面控制层(介电常数大于10)与高介电常数栅介质相结合来降低等效氧化层厚度(Ε0Τ)，最终在高迁移率III-V族半导体上实现了低界面态密度和高驱动电流的MOS场效应晶体管，满足了高速低电压工作高迁移率CMOS技术的应用需求。以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种高迁移率III-V族金属氧化物半导体场效应晶体管，其特征在于，包括 单晶衬底(101)； 在所述单晶衬底(101)上形成的缓冲层(102)； 在所述缓冲层(102)中形成的平面掺杂层(103)； 在所述缓冲层(102)上形成的高迁移率沟道层(104)； 在所述高迁移率沟道层(104)上形成的掺杂界面控制层(105)； 在所述掺杂界面控制层(105)上形成的高掺杂半导体层(106)； 在所述高掺杂半导体层(106)上形成的窄带隙欧姆接触层(107)； 在所述窄带隙欧姆接触层(107)上形成的源金属电极(108)和漏金属电极(112)；在所述源金属电极(108)和漏金属电极(112)中间对所述窄带隙欧姆接触层(107)和所述高掺杂半导体层(106)进行刻蚀，并刻蚀至所述掺杂界面控制层(105)表面而形成的栅槽结构(109)； 形成于所述栅槽结构(109)内表面的高K栅介质(110);以及 形成于高K栅介质(110)上的栅金属电极(111)。
2.根据权利要求I所述的高迁移率III-V族半导体金属氧化物半导体场效应晶体管，其特征在于，所述单晶衬底(101)是硅衬底、锗衬底、砷化镓衬底、磷化镓衬底或磷化铟衬。
3.根据权利要求I所述的高迁移率III-V族半导体金属氧化物半导体场效应晶体管，其特征在于，所述缓冲层(102)用于释放所述单晶衬底(101)与所述高迁移率沟道层(104)之间晶格失配应力，所述缓冲层(102)由III-V族半导体及其多元合金材料构成，其电学性能为绝缘或者半绝缘材料，且所述缓冲层(102)的禁带宽度大于所述高迁移率沟道层(104)的禁带宽度。
4.根据权利要求I所述的高迁移率III-V族半导体金属氧化物半导体场效应晶体管，其特征在于，所述平面掺杂层(103)形成于所述缓冲层(102)中，所述的平面掺杂层(103)为N型掺杂或P型掺杂，从所述平面掺杂层(103)到缓冲层(102)与高迁移率沟道层(104)界面处的距离为I 10纳米。
5.根据权利要求I所述的高迁移率III-V族半导体金属氧化物半导体场效应晶体管，其特征在于，所述高迁移率沟道层(104)采用III-V族半导体薄层材料，该III-V族半导体薄层材料包括由砷化镓、磷化铟、锑化铟、砷化铟或锑化镓构成的群组中的任一种化合物，以及该群组中多个化合物的多元合金；该高迁移率沟道层(104)包含一种III-V族半导体或者多种III-V族半导体的多元合金，或者包含由多种III-V族半导体及其合金薄层组合而成的复合沟道。
6.根据权利要求I所述的高迁移率III-V族半导体金属氧化物半导体场效应晶体管，其特征在于，所述掺杂界面控制层(105)的禁带宽度大于所述高迁移率沟道层(104)，其晶格为匹配或者赝配关系，并且其能带具有第一类量子阱的对准关系，电子或者空穴在所述高迁移率沟道层(104)中具有量子限制效应；所述掺杂界面控制层(105)的厚度范围介于Inm到20nm之间，所述掺杂界面控制层(105)的掺杂浓度在从IO16到IO19CnT3量级；所述掺杂界面控制层(105)采用III-V族半导体薄层材料，该III-V族半导体薄层材料包括由磷化铟、磷化镓、磷化铝和砷化铟构成的群组中的任一种化合物，以及该群组中多个化合物的多兀合金。
7.根据权利要求I所述的高迁移率III-V族半导体金属氧化物半导体场效应晶体管，其特征在于，所述高掺杂半导体层(106)采用重掺杂的III-V半导体材料来降低源漏寄生电阻，所述的窄带隙欧姆接触层(107)的禁带宽度从下至上逐渐变小，且所述窄带隙欧姆接触层(107)在表面处的禁带宽度最小。
8.根据权利要求I所述的高迁移率III-V族半导体金属氧化物半导体场效应晶体管，其特征在于，所述栅槽结构(109)形成于所述源金属电极(108)和漏金属电极(112)的中间，采用选择性腐蚀技术使栅槽刻蚀自动终止于所述掺杂界面控制层(105)表面。
9.根据权利要求I所述的高迁移率III-V族半导体金属氧化物半导体场效应晶体管，其特征在于，所述高K栅介质(110)形成于所述栅槽结构(109)的内表面，其K值高于SiO2,其材料组成包括氧化硅、氧化铝、氧化铪、氧化锆、氧化镧、氧化钛、氧化钽、氧化钇或氧化镥，以及上述各氧化物的任意组合。
10.根据权利要求I所述的高迁移率III-V族半导体金属氧化物半导体场效应晶体管，其特征在于，所述栅金属电极(111)包括底部的功函数调节层与上部的金属导电层。
全文摘要
本发明公开了一种高迁移率III-V族金属氧化物半导体场效应晶体管，包括一单晶衬底，在单晶衬底上形成的缓冲层，在缓冲层中形成的平面掺杂层，在缓冲层上形成的高迁移率沟道层，在高迁移率沟道层上形成的掺杂界面控制层，在掺杂界面控制层上形成的高掺杂半导体层，在高掺杂半导体层上形成的窄带隙欧姆接触层，在窄带隙欧姆接触层上形成的源漏金属电极，刻蚀至掺杂界面控制层的栅槽结构位于二个源漏金属电极中间，高K栅介质均匀覆盖栅槽内表面，栅金属电极形成于高K栅介质上。本发明公开的III-V MOS器件结构不仅能降低MOS界面态密度、提高沟道迁移率，而且可以提高沟道中二维电子(空穴)气浓度，满足高速低电压工作高迁移率CMOS技术的应用需求。
文档编号H01L29/06GK102931231SQ201210482729
公开日2013年2月13日 申请日期2012年11月23日 优先权日2012年11月23日
发明者刘洪刚, 常虎东, 薛百清, 王虹, 刘桂明 申请人:中国科学院微电子研究所