晶体管、半导体器件及其制造方法
【专利摘要】本发明公开了晶体管、半导体器件及其制造方法。在一个实施例中，制造半导体器件的方法包括在工件上方形成晶体管。该晶体管包括牺牲栅极材料，该牺牲栅极材料包括III-V族材料。该方法包括将金属(Me)与牺牲栅极材料的III-V族材料相结合从而形成包括Me-III-V化合物材料的栅极。本发明还提供了一种晶体管、半导体器件及其制造方法。
【专利说明】晶体管、半导体器件及其制造方法
[0001]相关申请的交叉参考
[0002]本申请涉及以下共同审理和共同受让的美国专利申请，将其全部公开内容通过引用结合到本文中，这些专利申请是:于2012年7月6日提交的第13/542,860号美国专利申请“II1-V Compound Semiconductor DeviceHaving Metal Contacts and Method ofMaking the Same”以及于2012年5月9日提交的第13/467，133号美国专利申请“II1-Vcompound SemiconductorDevice Having Dopant Layer and Method of Making theSame，，。
【技术领域】
[0003]本发明涉及半导体领域，更具体地，本发明涉及一种晶体管、半导体器件及其制造方法。
【背景技术】
[0004]半导体器件被使用在各种电子应用，诸如，个人计算机、手机、数码相机，以及其他电子设备中。通常通过在半导体衬底上方连续地沉积绝缘或介电层、导电层、以及半导体材料层，并且使用光刻图案化各种材料层从而形成电路部件及其上的元件来制造半导体器件。
[0005]半导体工业通过持续减小允许更多部件集成到给定的区域中的最小部件尺寸来持续地改进多种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成密度。这些更小的电子部件对半导体器件的制造工艺流程提出了挑战。
[0006]晶体管是作为电子系统和集成电路(IC)的基础结构单元的元件。晶体管通常用在半导体器件中，用于放大、转换电功率以及执行其他操作。近来的一些晶体管设计包括高电子迁移率晶体管(HEMT)和具有多个栅极的纵向晶体管，高电子迁移率晶体管具有低电压操作，具有比传统的互补金属氧化物半导体(CMOS)器件更高的速度以及更低的功率损耗。
【发明内容】
[0007]为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种制造半导体器件的方法，所述方法包括:在工件上方形成晶体管，所述晶体管包括牺牲栅极材料，所述牺牲栅极材料包括II1-V族材料；以及将金属(Me)与所述牺牲栅极材料的所述II1-V族材料相结合，以形成所述晶体管的包括Me-1I1-V化合物材料的栅极。
[0008]在所述方法中，将所述金属与所述牺牲栅极材料的所述II1-V族材料相结合包括结合选自于主要由N1、Pt、Pd、Co及它们的组合所构成的组中的材料的金属。
[0009]在所述方法中，将所述金属与所述牺牲栅极材料的所述II1-V族材料相结合包括:将所述牺牲栅极材料的所述II1-V族材料完全镍化。
[0010]在所述方法中，所述晶体管的所述牺牲栅极材料包括第一 Me-1I1-V化合物材料，形成所述晶体管包括在所述工件上方形成沟道材料，所述沟道材料的一部分设置在所述牺牲栅极材料下方并且包括所述晶体管的沟道，并且所述沟道材料包括第二 II1-V族材料。
[0011]在所述方法中，所述方法进一步包括:将所述金属(Me)与所述沟道材料的所述第二 II1-V族材料相结合，以形成所述晶体管的源极区域和漏极区域，所述源极区域和所述漏极区域包括第二 Me-1I1-V化合物材料。
[0012]在所述方法中，所述栅极的Me-1I1-V化合物材料包括第一 Me-1I1-V化合物材料，所述方法进一步包括在所述晶体管的源极区域和漏极区域上方形成II1-V族材料，并且将所述金属与所述牺牲栅极材料的所述第一 II1-V族材料相结合进一步包括:将所述金属与位于所述源极区域和所述漏极区域上方的所述第二 II1-V族材料相结合，以形成所述晶体管的包括有第二 Me-1I1-V化合物材料的源极区域和漏极区域。
[0013]在所述方法中，在所述晶体管的所述源极区域和所述漏极区域上方形成所述第二II1-V族材料包括:在所述源极区域和所述漏极区域上方外延生长所述第二 II1-V族材料。
[0014]根据本发明的另一方面，提供了一种制造晶体管的方法，所述方法包括:在工件上方形成沟道材料；在所述沟道材料上方形成势垒材料；在所述势垒材料上方形成第一牺牲栅极材料，所述第一牺牲栅极材料包括II1-V族材料；在所述第一牺牲栅极材料上方形成第二牺牲栅极材料；图案化所述第二牺牲栅极材料和所述第一牺牲栅极材料；在所述第二牺牲栅极材料和所述第一牺牲栅极材料的侧壁上方形成侧壁隔离件；去除所述第二牺牲栅极材料；在所述势垒材料、所述侧壁隔离件和所述第一牺牲栅极材料上方形成金属层；力口热所述工件，以将所述金属层的金属(Me)与所述第一牺牲栅极材料的所述II1-V族材料相结合并且形成包括有Me-1I1-V化合物材料的栅极；去除所述金属层；图案化所述势垒材料；以及形成源极区域和漏极区域。
[0015]在所述方法中，所述金属层的金属包括第一金属，并且形成所述源极区域和所述漏极区域包括:将第二金属扩散入与图案化的势垒材料邻接的所述沟道材料中。
[0016]在所述方法中，进一步包括:在形成所述金属层之前将离子注入到所述沟道材料中，所注入的离子形成设置在所述源极区域与所述沟道材料之间、所述漏极区域与所述沟道材料之间的掺杂层。
[0017]在所述方法中，进一步包括:在所述第二牺牲栅极材料和所述第一牺牲栅极材料的侧壁上方形成所述侧壁隔离件之前图案化所述势垒材料，形成所述侧壁隔离件进一步包括在所述势垒材料的侧壁上形成所述侧壁隔离件，形成所述沟道材料包括形成第一 II1-V族材料，形成所述第一牺牲栅极材料包括形成具有第二 II1-V族材料的第一牺牲栅极材料，形成所述金属层进一步包括在所述沟道材料上方形成所述金属层，加热所述工件进一步包括将所述金属层的金属(Me)与所述沟道材料的所述第一 II1-V族材料相结合，以形成包括第一 Me-1I1-V化合物材料的所述源极区域和所述漏极区域，并且加热所述工件包括形成包括第二 Me-1I1-V化合物材料的栅极。
[0018]在所述方法中，形成所述第二牺牲栅极材料包括形成多晶硅。
[0019]在所述方法中，进一步包括:在所述工件上方形成所述沟道材料之前，在所述工件上方形成临时层；以及在所述临时层上方形成绝缘材料。
[0020]在所述方法中，所述第一牺牲栅极材料的II1-V族材料包括第一 II1-V族材料，形成所述临时层包括形成第二 II1-V族材料，并且形成所述绝缘体包括形成第三II1-V族材料。
[0021]根据本发明的又一方面，提供了一种半导体器件，包括:晶体管，设置在工件上方，所述晶体管包括:沟道，设置在所述工件上方；势垒层，设置在所述沟道上方；栅极，设置在所述势垒层上方并包括Me-1I1-V化合物材料，所述Me-1I1-V化合物材料包括与II1-V族材料相结合的金属(Me);源极区域，与所述沟道的第一侧邻接；以及漏极区域，与所述沟道的第二侧邻接。
[0022]在所述半导体器件中，所述晶体管包括InAs n沟道场效应晶体管(NFET)，其中，所述沟道包括InAs，所述栅极包括Me-1nGaAs或Me-1nAs，并且所述源极区域和所述漏极区域包括Me-1nAs。
[0023]在所述半导体器件中，所述晶体管包括InP n沟道场效应晶体管(NFET)，其中，所述沟道包括InAs或InGaAs,所述栅极包括Me-1nAs或Me-1nGaAs,并且所述源极区域和所述漏极区域包括Me-1nAs或Me-1nGaAs。
[0024]在所述半导体器件中，所述晶体管包括II1-Sb p沟道场效应晶体管(PFET)，其中，所述沟道包括InGaSb或InAsSb,所述栅极包括Me-1nGaAs或Me-1nAs,并且所述源极区域和所述漏极区域包括Me-1nAs。
[0025]在所述半导体器件中，所述工件包括衬底，所述衬底包括选自于主要由S1、InAs,GaSb, InP及它们的组合所构成的组中的材料。
[0026]在所述半导体器件中，所述晶体管包括纵向晶体管，所述纵向晶体管包括从所述工件开始延伸的纵向引线，其中，所述栅极包括设置在所述引线的侧面并围绕所述引线的Me-1I1-V化合物材料。
【专利附图】
【附图说明】
[0027]为了更全面地理解实施例及其优势，现将结合附图所进行的描述作为参考，其中:
[0028]图1至图11示出了根据本发明的一些实施例的制造半导体器件的晶体管的方法的截面图，其中，栅极、源极、以及漏极包括金属II1-V族(Me-1I1-V)的化合物材料；
[0029]图12是根据一些实施例的半导体器件的晶体管的截面图；
[0030]图13至图19是根据一些实施例的制造半导体器件的晶体管的方法的截面图；
[0031]图20是根据一些实施例的纵向晶体管的截面图，该纵向晶体管包括设置在纵向晶体管的源极、漏极、以及栅极上的新式金属II1-V族(Me-1I1-V)化合物材料；以及
[0032]图21是根据一些实施例的制造晶体管的方法的流程图。
[0033]除非另有说明，不同附图中的相应标号和符号通常指相应部件。将附图绘制成清楚地示出实施例的相关方面而不必成比例绘制。
【具体实施方式】
[0034]下面，详细讨论本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。
[0035]本发明的实施例涉及了半导体器件的制造。本文将描述新式晶体管、半导体器件，及其制造方法。公开了包括有II1-V族化合物材料的晶体管。III族材料包括元素周期表中的以下元素，诸如，B、Al、Ga、In和Tl。V族材料包括元素周期表中的以下元素，诸如，N、P、As、Sb和Bi。III族和V族材料还可以分别包括III族和V族中的其他元素。
[0036]图1至图11示出了根据本发明的一些实施例的制造半导体器件100的晶体管130(见图11)的方法的截面图，其中，栅极120以及源极和漏极区域122包括金属II1-V族(Me-1I1-V)化合物材料。II1-V族材料包括至少一种源于元素周期表的III族中的元素。金属II1-V族材料的至少一种源于III族的元素与源于元素周期表的V族的至少一种元素相结合。
[0037]首先借助图1至图11描述制造包括InAs η沟道场效应晶体管(NFET)的晶体管130的制造工艺流程。图1示出了设置在工件102上方的材料堆叠104、106、108、110、112和114的截面图，在此进一步描述这些用于形成晶体管130的材料堆叠。使用分子束外延(MBE)、化学汽相沉积(CVD)、等离子体增强的CVD(PECVD)、金属有机物CVD(MOCVD)、原子层沉积(ALD)，或一些实施例中的其他方法在工件102上方分别形成在本文所描述的材料堆叠件104、106、108、110、112和114的各种材料以及在本文所描述的相继地沉积的材料。在一些实施例中，半导体器件100包括互补金属氧化物半导体(CMOS)器件或其他类型的器件。
[0038]工件102可以包括例如，包括硅或其他半导体材料的半导体衬底并且可以被绝缘层所覆盖。工件102还可以包括例如，其他有源部件或电路。工件102可以包括例如，位于单晶硅上方的氧化硅。在一些实施例中，工件102包括例如，Si或化合物半导体，诸如，InAs或GaSb。可选地，工件102可以包括其他材料。
[0039]仍如图1所示，工件102上方形成了临时层104。在一些实施例中，临时层104包括缓冲层，该缓冲层包括有II1-V族的化合物半导体材料。如实例，临时层104可以包括InAs或GaSb。临时层104包括例如，约为200nm的厚度。临时层104可以可选地包括其他材料和尺寸。
[0040]绝缘材料106形成在临时层104上方。在一些实施例中，绝缘材料106包括如上所述的用于临时层104的II1-V族化合物半导体材料。如实例，绝缘材料106可以包括宽带隙绝缘体，该宽带隙绝缘体包括厚度约为IOOnm的AlAsSb。绝缘材料可以可选地包括其他材料和尺寸。
[0041]沟道材料108形成在绝缘材料106上方。部分沟道材料108随后将充当晶体管130的沟道。在一些实施例中，沟道材料108的其他部分将充当被用于形成晶体管130的源极和漏极区域122(见图9)的牺牲材料。在一些实施例中，沟道材料108包括II1-V族化合物半导体材料。如实例，沟道材料108包括厚度约为4至20nm的InAs。沟道材料108可以可选地包括其他材料和尺寸。
[0042]再次参考图1，势垒材料110形成在沟道材料108上方。势垒材料110的一部分将用作晶体管130的势垒。势垒材料110包括宽带隙势垒并且用作晶体管130的沟道和栅极120之间的势垒。在一些实施例中，势垒材料110包括高介电常数(k)介电材料，该材料具有比二氧化硅、Hf02、Ga203、ZnTeSe，或其组合或其多层的k值更高的k值。如实例，势垒材料110包括约为I至IOnm的厚度。势垒材料110可以可选地包括其他材料和尺寸。
[0043]第一牺牲栅极材料112形成在势垒材料110上方。在一些实施例中，第一牺牲栅极材料112包括II1-V族材料。如实例，第一牺牲栅极材料112包括半导体材料，诸如，厚度约为10至IOOnm的InGaAs或InAs。第一牺牲栅极材料112可以可选地包括其他材料和尺寸。
[0044]第二牺牲栅极材料114形成在第一牺牲栅极材料112上方。在一些实施例中，第二牺牲栅极材料114包括半导体材料。在一些实施例中，如实例，第二牺牲栅极材料114包括多晶硅。在一些实施例中，如实例，第二牺牲栅极材料114包括约为40至IOOnm的厚度。可选地，第二牺牲栅极材料114可以包括其他材料和尺寸。
[0045]如图2所示，第二牺牲栅极材料114被图案化。图案化的第二牺牲栅极材料114的形状包括晶体管130的栅极120的期望形状，在俯视图中该形状可以是，例如，矩形的。可选地，图案化的第二牺牲栅极材料114可以包括其他形状。使用光刻，通过在第二牺牲栅极材料114上方形成光刻胶层(未示出)，通过将该光刻胶层暴露于从在其上具有期望的图案的光刻掩模中反射出来或穿过该光刻掩模所传播过来的光线或能量来图案化该光刻胶层，以及曝光该光刻胶层来图案化第二牺牲栅极材料114。光刻胶层的部分被灰化或蚀刻掉，并且将光刻胶层用作为图案化第二牺牲栅极材料114的过程中的蚀刻掩模。可选地，可以直接图案化第二牺牲栅极材料114。
[0046]然后，如图3所示，图案化第一牺牲栅极材料112。在一些实施例中，使用选择性蚀刻工艺来蚀刻第一牺牲栅极材料112。可选地，可以使用其他类型的蚀刻工艺。然后，如图4所示，图案化势垒材料110。在一个实施例中，使用选择性蚀刻工艺来蚀刻势垒材料110，然而，可选地，也可以使用其他类型的蚀刻工艺。在相应的蚀刻工艺之后，第一牺牲栅极材料112和势垒材料110包括与例如第二牺牲栅极材料114基本上相同的形状。势垒材料110的剩余部分充当了晶体管130的势垒110。第一牺牲栅极材料112被用于形成在本文中被进一步描述的晶体管130的新栅极120，其包括Me-1I1-V化合物材料。
[0047]应该注意，在此没有详细描述用于各个材料层的具体蚀刻化学品。例如，各个层所使用蚀刻化学药剂取决于所蚀刻的材料的类型，这与现有技术中的类似。
[0048]然后，如图5所示，在图案化的第二牺牲栅极材料114、图案化的第一牺牲栅极材料112以及图案化的势垒材料110上方形成隔离件材料116。隔离件材料116包括Si02、Si3N4、或其组合或其多层，具有例如，约为4至40nm的厚度。可选地，隔离件材料116可以包括其他材料和尺寸。
[0049]如图6中所示，隔离件材料116被图案化，从而在图案化的第二牺牲栅极材料114的侧壁、图案化的第一牺牲栅极材料112的侧壁以及图案化的势垒材料110的侧壁上形成了侧壁隔离件116。例如，用于隔离件材料116的蚀刻工艺可以包括各向异性蚀刻工艺，与去除图案化的第二牺牲栅极材料114、图案化的第一牺牲栅极材料112以及图案化的势垒材料110的侧壁上的隔离件材料116相应地采用该各向异性蚀刻工艺从第二牺牲栅极材料112和沟道材料108的顶面上去除大部分隔离件材料116。
[0050]然后，如图7所示，去除第二牺牲栅极材料114，从而暴露出第一牺牲栅极材料112的顶面。
[0051]如图8所示，在沟道材料108、侧壁隔离件116以及第一牺牲栅极材料112的顶面上方形成金属层118。金属层118包括金属(Me)。在一些实施例中，金属层118包括N1、Pt,PdXo或它们的组合或它们的多层结构。如实例，金属层118包括约为5nm至200nm的厚度。可选地，金属层118可以包括其他材料和尺寸。
[0052]然后，如图9所示，加热工件102。在一些实施例中，使用退火工艺来加热工件102，然而，可选地，也可以使用其他加热工件102的方法。在一些实施例中，工件102被加热到大约250至大约500度的温度，然而可选地也可以使用其他温度。例如，退火工艺可以包括在两种或多种不同温度下的单步骤工艺或多步骤工艺。
[0053]如图9所示，加热工件102导致金属层118中的金属(Me)与第一牺牲栅极材料112的材料相结合并且形成包括Me-1I1-V化合物材料的栅极120。在一些实施例中，栅极120 的 Me-1I1-V 化合物材料包括 Me-1nGaAs 或 Me-1nAs。
[0054]加热工件102还导致金属层118中的金属(Me)与沟道材料108的材料相结合并且形成了包括Me-1I1-V化合物材料的源极区域和漏极区域122。在一些实施例中，源极区域和漏极区域122的Me-1I1-V化合物材料包括Me-1nAs。设置在势垒110下方的未反应的沟道材料108包括晶体管130的沟道108。在金属层118的金属包括Ni的实施例中，栅极120完全转化成了 N1-1I1-V化合物材料(“经过镍化的(nickelided)”)，在一些实施例中，栅极120包括例如N1-1nGaAs或N1-1nAs。在一些实施例中，如另一个实例，栅极120以及源极和漏极区域122的Me-1I1-V化合物材料在退火工艺之后包括晶态的金属材料。可选地，根据第一牺牲栅极材料112和沟道材料108的材料，栅极120以及源极和漏极区域122的材料可以包括其他材料。
[0055]在一些实施例中，在金属层118的金属(Me)扩散到势垒110中之前停止退火工艺。
[0056]然后，如图10所示，去除金属层118，并且使用化学机械抛光(CMP)工艺来平坦化侧壁隔离件。形成包括了栅极120、势垒110、沟道108以及源极和漏极区域122的晶体管130。栅极接触件124与栅极120相连接，而源极和漏极接触件126分别与源极和漏极区域122相连接。在一些实施例中，如实例，接触件124和126可以包括钨(W)和氮化钛(TiN)，然而，可选地，接触件124和126可以包括其他材料。如图11所示。接触件124和126形成在随后沉积的绝缘材料层128之内。
[0057]如一个实例，如图9所示，在去除金属层119之后，第一绝缘材料层128a形成在隔离件116的侧壁上方，并且可以使用CMP来平坦化第一绝缘材料层128a和侧壁隔离件116直至到达栅极120的顶面为止。然后，在第一绝缘材料层128a、栅极120的暴露的顶面以及侧壁隔离件116上方形成第二绝缘材料层128b。然后，可以使用光刻来图案化第一和第二绝缘材料层128a和128b，并且随后使用镶嵌工艺在包括了第一和第二绝缘材料层128a和128b的图案化的绝缘材料层128上方形成导电材料。然后，使用另一个CMP工艺去除任何过量的导电材料，从而留下设置在绝缘材料层128内的接触件124和126，形成了图11中所示的结构。可选地，可以在栅极120以及源极和漏极区域122上电镀导电材料，从而形成接触件124和126，如另一个实例，可以不需要额外的CMP工艺。
[0058]可选地，可以使用例如于2012年7月6日提交的第13/542，860号美国专利申请“II1-V Compound Semiconductor Device Having Metal Contacts andMethod of Makingthe Same”中的材料和方法形成接触件124和126，该申请结合在此作为参考。
[0059]在本文之前参考图1至图11所描述的实施例中，所示出的各个材料层的材料实例用于InAs NFET器件。根据一些实施例,表格I不出了例如，材料的组合，该材料组合可以用于在此所述的用于多种晶体管材料系统的晶体管130。可选地，可以将其他材料组合用于
各种元件。
[0060]
【权利要求】
1.一种制造半导体器件的方法，所述方法包括: 在工件上方形成晶体管，所述晶体管包括牺牲栅极材料，所述牺牲栅极材料包括II1-V族材料；以及 将金属(Me)与所述牺牲栅极材料的所述II1-V族材料相结合，以形成所述晶体管的包括Me-1I1-V化合物材料的栅极。
2.根据权利要求1所述的方法，其中，将所述金属与所述牺牲栅极材料的所述II1-V族材料相结合包括结合选自于主要由N1、Pt、Pd、Co及它们的组合所构成的组中的材料的金属。
3.根据权利要求1所述的方法，其中，将所述金属与所述牺牲栅极材料的所述II1-V族材料相结合包括:将所述牺牲栅极材料的所述II1-V族材料完全镍化。
4.根据权利要求1所述的方法，其中，所述晶体管的所述牺牲栅极材料包括第一Me-1I1-V化合物材料,形成所述晶体管包括在所述工件上方形成沟道材料,所述沟道材料的一部分设置在所述牺牲栅极材料下方并且包括所述晶体管的沟道，并且所述沟道材料包括第二 II1-V族材料。
5.根据权利要求4所述的方法，其中，所述方法进一步包括:将所述金属(Me)与所述沟道材料的所述第二 II1-V族材料相结合，以形成所述晶体管的源极区域和漏极区域，所述源极区域和所述漏极区域包括第二 Me-1I1-V化合物材料。
6.根据权利要求4所述的方法，其中，所述栅极的Me-1I1-V化合物材料包括第一Me-1I1-V化合物材料， 所述方法进一步包括在所述晶体管的源极区域和漏极区域上方形成II1-V族材料，并且将所述金属与所述牺牲栅极材料的所述第一 II1-V族材料相结合进一步包括:将所述金属与位于所述源极区域和所述漏极区域上方的所述第二 II1-V族材料相结合，以形成所述晶体管的包括有第二 Me-1I1-V化合物材料的源极区域和漏极区域。
7.根据权利要求6所述的方法，其中，在所述晶体管的所述源极区域和所述漏极区域上方形成所述第二 II1-V族材料包括:在所述源极区域和所述漏极区域上方外延生长所述第二 II1-V族材料。
8.—种制造晶体管的方法，所述方法包括: 在工件上方形成沟道材料； 在所述沟道材料上方形成势垒材料； 在所述势垒材料上方形成第一牺牲栅极材料，所述第一牺牲栅极材料包括II1-V族材料； 在所述第一牺牲栅极材料上方形成第二牺牲栅极材料； 图案化所述第二牺牲栅极材料和所述第一牺牲栅极材料； 在所述第二牺牲栅极材料和所述第一牺牲栅极材料的侧壁上方形成侧壁隔离件； 去除所述第二牺牲栅极材料； 在所述势垒材料、所述侧壁隔离件和所述第一牺牲栅极材料上方形成金属层； 加热所述工件，以将所述金属层的金属(Me)与所述第一牺牲栅极材料的所述II1-V族材料相结合并且形成包括有Me-1I1-V化合物材料的栅极； 去除所述金属层； 图案化所述势垒材料；以及形成源极区域和漏极区域。
9.根据权利要求8所述的方法，其中，所述金属层的金属包括第一金属，并且形成所述源极区域和所述漏极区域包括:将第二金属扩散入与图案化的势垒材料邻接的所述沟道材料中。
10.一种半导体器件，包括: 晶体管，设置在工件上方，所述晶体管包括: 沟道，设置在所述工件上方； 势垒层，设置在所述沟道上方； 栅极，设置在所述势垒层上方并包括Me-1 I1-V化合物材料，所述Me-1 I1-V化合物材料包括与II1-V族材料相结合的金属(Me)； 源极区域，与所述沟道的第一侧邻接；以及 漏极区域，与所述沟道的`第二侧邻接。
【文档编号】H01L21/28GK103681346SQ201210570793
【公开日】2014年3月26日 申请日期:2012年12月25日 优先权日:2012年9月5日
【发明者】戈本·多恩伯斯, 查理德·奥克斯兰德 申请人:台湾积体电路制造股份有限公司