具有改进跨接的耦合栅的分栅型非易失性浮栅存储单元阵列的制作方法
【专利摘要】一种非易失性存储单元阵列具有第一导电类型的半导体衬底，该半导体衬底具有顶表面。多个隔开的第二导电类型的第一区域在所述衬底中沿所述顶表面。每个第一区域在行方向上延伸。多个隔开的第二导电类型的第二区域在所述衬底中沿所述顶表面。每个第二区域与相关联的第一区域在垂直于行方向的列方向上相隔开。沟道区域被限定在列方向上在每个第二区域和其相关联的第一区域之间。每个沟道区域具有第一部分和第二部分。多个隔开的字线栅在行方向上延伸。每个字线栅设置于沟道区域的第一部分上方并与其绝缘，其中沟道区域的每个第一部分直接邻近于第二区域。多个隔开的浮栅设置在沟道区域的第二部分上方并与其绝缘。多个隔开的耦合栅在行方向上延伸，其中每个耦合栅在多个浮栅上方延伸并与所述多个浮栅绝缘。多个隔开的金属跨接线在行方向上延伸，其中每个金属跨接线与耦合栅相关联并覆盖所述耦合栅。第一金属跨接线在第一行中被电连接到在多个第一位置中的相关联的下方耦合栅。第二金属跨接线在直接邻近所述第一行的行中被电连接到在多个第二位置中的相关联的下方耦合栅。第一位置和所述第二位置不在同一列中。多个隔开的擦除栅在行方向上延伸，其中每个擦除栅设置于第一区域上方并与其绝缘，并且与浮栅和耦合栅邻近并绝缘。
【专利说明】具有改进跨接的耦合栅的分栅型非易失性浮栅存储单元阵列
【技术领域】
[0001]本发明涉及一种非易失性存储单元阵列以及用于耦合栅的改进的跨接机构，其中每个单元具有浮栅和耦合栅。
【背景技术】
[0002]在本领域中，其上具有用于电荷存储的浮栅的非易失性存储单元是为人熟知的。参考图1，其示出了现有技术的非易失性存储单元10的截面图。存储单元10包括第一导电类型(诸如P型)的半导体衬底12。在衬底12表面处或附近是第二导电类型(诸如N型)的第一区域14。与第一区域14隔开的是同样为第二导电类型的第二区域16。在第一区域14和第二区域16之间是沟道区域18。由多晶硅制成的字线20设置在沟道区域18的第一部分上方。字线20通过(二)氧化硅层22与沟道区域18隔开。浮栅24直接邻近字线20且与字线20隔开，浮栅24也由多晶硅制成并且设置在沟道区18的第二部分上方。浮栅24通过另一个绝缘层30与沟道区域18分离，绝缘层30通常也由(二)氧化硅制成。同样由多晶硅制成的耦合栅2设置在浮栅24上方，并且通过另一个绝缘层32与浮栅24绝缘。在浮栅24的另一侧且与浮栅24隔开的是擦除栅28，其也由多晶硅制成。擦除栅28设置在第二区域16上方并与之绝缘。擦除栅28也直接邻近耦合栅26但与之隔开，且位于耦合栅26的另一侧。擦除栅28稍微悬在浮栅24上方。在存储单元10操作时，存储在浮栅24的电荷(或者浮栅24上没有电荷)控制第一区域14和第二区域16之间的电流流动。如果浮栅24上具有电荷，浮栅24被编程。如果浮栅24上没有电荷，浮栅24被擦除。存储单元10在USP7868375和USP6747310中被充分公开，其公开内容通过参考以其整体被合并于此。
[0003]存储单元10如下操作。在编程操作期间，当电荷存储在浮栅24上时，脉冲形状的第一正电压被施加到字线20，使得在字线20下的沟道区域18部分被导通。同样是脉冲形状的第二正电压被施加到耦合栅26。同样是脉冲形状的第三正电压被施加到擦除栅28。同样是脉冲形状的电压差分，被施加到第一区域14和第二区域16之间。所有第一正电压、第二正电压、第三正电压和电压差分基本上同时被施加，并且基本上同时被终止。来自第一区域14的电子被吸引至第二区域16处的正电压。随着它们靠近浮栅24，它们经历由施加到耦合栅26和擦除栅28上的电压所引起的电场的突然增大，使得电荷注入到浮栅24上。由此，编程通过热电子注入的机制而发生。
[0004]在当电荷从浮栅24移除的擦除操作期间，高的正电压被施加到擦除栅28。地电压可被施加到耦合栅26和/或字线20。浮栅24上的电荷通过遂穿浮栅24和擦除栅28之间的绝缘层而被吸引到擦除栅28。特别的，浮栅24可形成有面对擦除栅28的锐利的尖端，由此有助于电子从浮栅24通过尖端并且通过浮栅24和擦除栅28之间的绝缘层到擦除栅28上的福勒-诺得海姆(Fowler-Nordheim)遂穿。如USP7868375和USP6747310中公开的，可能有益的是，浮栅24的侧壁与浮栅24的顶表面之间具有尖锐边缘或尖端，以使得在擦除操作期间电子可以更容易地从浮栅24遂穿至擦除栅28。
[0005]在读操作期间，第一正电压被施加到字线20以接通字线20下方的沟道区域18的部分。第二正电压被施加到耦合栅26。电压差分被施加到第一区域14和第二区域16。如果浮栅24被编程，即浮栅24存储电子，则被施加到耦合栅26的第二正电压不能克服存储在浮栅24上的负电子，且浮栅24下方的沟道区域18的部分保持非导通。由此，没有电流或最小限度的电流将在第一区域14和第二区域16间流动。然而，如果浮栅24不被编程，即浮栅24保持中性或者可能甚至可能存储一些空穴，则被施加到耦合栅26的第二正电压能够引起浮栅24下方的沟道区域18的部分被导通。由此，电流将在第一区域14和第二区域16间流动。
[0006]在现有技术中，存储单元10被布置在多个行和列中以形成阵列50。参考图2，其示出了现有技术的存储单元10的阵列50的俯视图。多个存储单元10被布置以使的由第一区域14和与第一区域14相关联的第二区域16限定的每个存储单元10以及第一区域14和第二区域16之间的沟道区域18在列方向上延伸。进一步，每个字线20沿行方向延伸，以连接不同列中的多个存储单元10。此外，每个耦合栅26也在行方向上延伸，以连接不同列中的多个存储单元10。进一步，擦除栅28在行方向上延伸，并被每列中的一对存储单元10共用。最后，第二区域16在行方向上延伸，以连接不同列中的多个存储单元10。
[0007]进一步，在现有技术的阵列50中，耦合栅26被跨接。跨接由金属栅线(在图2中未示出，但位于耦合栅26上方)构成，其覆盖在每个耦合栅线26并与其绝缘。周期性地，接触点52将金属栅线电连接到关联的耦合栅线26。在现有技术中，如图2中所示，针对存储单元10的每行，每128个列制造接触点52。接触点52或跨接点的创建可引起潜在的过程裕量问题。尤其是，因为接触点52定位在同样的位置(在列方向上，即使在不同行中)，所以接触点52的最小分隔54被减小。(应该注意，由于它们在不同平面中，擦除栅28上没有被接触点52侵入)。接触点52之间最小分隔54的减小可以引起过程裕量的减小，即，过程偏移的误差裕量被减小。这可能导致更少的产量。
[0008]因此，本发明的一个目的是增加过程裕量。
【发明内容】
[0009]相应地，在本发明中，非易失性存储单元阵列具有第一导电类型的半导体衬底，其具有顶表面。具有第二导电类型的多个隔开的第一区域沿顶表面位于衬底中。每个第一区域沿行方向延伸。第二导电类型的多个隔开的第二区域沿顶表而位于衬底中。每个第二区域与相关联的列向的第一区域隔开，其垂直于行方向。在列方向上，沟道区域被限定在每个第二区域和与其相关联的第一区域之间。每个沟道区域具有第一部分和第二部分。多个被隔开的字线栅沿行方向延伸。每个字线栅位于沟道区域的第一部分之上并与之绝缘，并且沟道区域的每个第一部分直接邻近第二区域。多个被隔开的浮栅位于沟道区域的第二部分之上并与之绝缘。多个被隔开的耦合栅在行方向上延伸，并且每个耦合栅在多个浮栅上延伸并与之绝缘。多个被隔开的跨接线沿行方向延伸，并且每个金属跨接线与耦合栅相关并覆盖在其上。第一金属跨接线在多个第一位置上电连接到相关联的其下方的耦合栅的第一行中。第二金属跨接线在直接邻近在多个第二位置上电连接到相关联的其下方的耦合栅的第一行的行中。第一位置和第二位置不在同一列中。多个隔开的擦除栅在行方向延伸，并且每个擦除栅设置在第一区域上并与之绝缘，并且与浮栅和耦合栅邻近并与之绝缘。
【专利附图】
【附图说明】
[0010]图1是现有技术的非易失性存储存储单元的截面图。
[0011]图2是现有技术的具有跨接的耦合栅的存储单元阵列的俯视图。
[0012]图3是本发明的具有改进跨接的耦合栅的存储单元阵列的俯视图。
【具体实施方式】
[0013]参考图3，其示出了本发明的存储单元10的阵列100的俯视图。每个存储单元10如在图1中示出的并如前描述的一样。除了耦合栅26的跨接之外，存储单元10以与图2所示的和上面描述的同样的方式连接。因此，多个存储单元10被布置成使得被第一区域14和其关联的第二区域16限定的每个存储单元10，以及第一区域14和其关联的第二区域16之间的沟道区域18在列方向上延伸。进一步，每个字线20在行方向上延伸以连接不同列中的多个存储单元10。此外，每个耦合栅26也在行方向上延伸以连接不同列中的多个存储单元10。进一步，擦除栅28在行方向延伸，并被每个列中的存储单元10对共用。最后，第二区域16在行方向上延伸以连接不同列中的多个存储单元10。
[0014]然而，耦合栅26的跨接如下。跨接由金属栅线组成(图3中未示出，但位于耦合栅26上方)，该金属栅线覆盖每个耦合栅线26并与之绝缘。关于行0，接触点52将金属栅线在列线128和列线384处电连接到相关联的耦合栅线26，或者周期性地每256个列(但是在列128开始)电连接到相关联的耦合栅线26。关于行1，接触点52将金属栅线在列线256和列线512处电连接到相关联的耦合栅线26，或者周期性地每256个列(但是在列256开始)电连接到相关联的耦合栅线26。因此，尽管行O和I的跨接具有同样的周期，但是它们彼此偏移128个列。进一步，关于行2，其跨接与行O的跨接相同，或者在列线128处和列线384处跨接，或者周期性地每256个列跨接。对于行3，跨接与行I的跨接相同，或在列线256处和列线512处跨接，或者周期性地每256个列跨接。
[0015]参考图3可以看到本发明跨接的优点。从图3可看出，对应被跨接的接触点52的最靠近的特征是被距离154分离的耦合栅26。随着存储单元10被进一步缩放(即在尺寸上收缩)，现有技术阵列50(如图2中所示)的接触点52之间的距离54将变得越来越小，并可能导致过程裕量误差。相反，通过使接触点52的位置交错，即交错它们以使它们不位于同一列中，接触点52间的距离154和最靠近的特征可被制作得更大，随着存储单元10被缩放，这允许更大空间的过程裕量误差。
[0016]虽然阵列100被描述为具有被制成有每个256列的接触点52的控制栅26的跨接，但是应当注意的是接触点52的周期可以发生变化。然而，虽然使周期增加，即减小接触点52之间的间隔是合乎期望的，因为这有利于减小对供应给多晶硅控制栅26的信号/电源的电阻率，但是存在对于增加跨接周期的不利后果。特别是，跨接效率被限定如下:
[0017]=(由在平行于字线的宽度方向上所有跨接占有的面积)/(由在平行于字线的宽度方向上的位线占有的面积)*100。
[0018]在例如70nm的处理节点的情况下，利用每128个列跨接的现有技术的阵列50的跨接效率被确定为15.52%。然而，在本发明的阵列100的情况下，在同样的处理节点，并且具有同样的存储单元10尺寸，即利用每256个列跨接，跨接效率也被确定为15.52%。然而，还发现，即使跨接的周期减小，对于耦合栅28的电阻率的增加的公差也是可接受的。这是因为耦合栅28仅用来在读取期间和在编程期间供应电压(以补偿浮栅24上的存储状态)，并且不需要电流流入或流出耦合栅28。
[0019]通过移除在列方向上直接彼此邻近的接触点之一，这在控制栅跨接的顶部和底部之间创建了更多的空间，由此改进了字线多晶硅蚀刻的过程窗口。由此，跨接的高度改变，而沿字线方向的跨接宽度没有改变。
[0020]根据前面，可以看见的是，公开了具有用于增加过程裕量的改进的耦合栅跨接的非易失性存储单元阵列。
【权利要求】
1.一种非易失性存储单元阵列，包括: 具有顶表面的第一导电类型的半导体衬底； 在所述衬底中沿所述顶表面的多个隔开的第二导电类型的第一区域，每个第一区域在行方向上延伸； 在所述衬底中沿所述顶表面的多个隔开的第二导电类型的第二区域，每个第二区域与相关联的第一区域在垂直于行方向的列方向上相隔开； 多个隔开的沟道区域，其中每个沟道区域在列方向上在第二区域和其相关联的第一区域之间；每个所述沟道区域具有第一部分和第二部分； 在行方向上延伸的多个隔开的字线栅，其中每个字线栅设置于多个沟道区域的第一部分上方并与其绝缘，其中沟道区域的每个第一部分直接邻近于第二区域； 多个隔开的浮栅，每个浮栅设置在沟道区域的第二部分上方并与其绝缘； 在行方向上延伸的多个隔开的耦合栅，其中每个耦合栅在多个浮栅上方延伸并与所述多个浮栅绝缘； 在行方向上延伸的多个隔开的金属跨接线，其中每个金属跨接线与耦合栅相关联并覆盖所述耦合栅，其中第一行中的金属跨接线电连接到在多个第一位置中的相关联的下方耦合栅，并且在直接邻近所述第一行的行中的金属跨接线电连接到在多个第二位置中的相关联的下方耦合栅，其中所述第一位置和所述第二位置不在同一列中；以及 多个隔开的擦除栅，在所述行方向上延伸，其中每个擦除栅设置于第一区域上方并与其绝缘，并且与浮栅和耦合栅邻近并绝缘。
2.如权利要求1所述的阵列，其中每个擦除栅悬在邻近的浮栅的部分上方。
3.如权利要求1所述的阵列，其中所述第一位置相互隔开256个列，并且所述第二位置相互隔开256个列。
4.如权利要求3所述的阵列，其中所述第一位置和所述第二位置中的每一个相互偏移128个列。
5.一种非易失性存储单元阵列，包括: 具有顶表面的第一导电类型的半导体衬底； 在所述衬底中沿所述顶表面的多个隔开的第二导电类型的第一区域，每个第一区域在行方向上延伸； 在所述衬底中沿所述顶表面的多个隔开的第二导电类型的第二区域，每个第二区域与相关联的第一区域在垂直于行方向的列方向上相隔开； 多个隔开的沟道区域，其中每个沟道区域在列方向上在第二区域和其相关联的第一区域之间；每个所述沟道区域具有第一部分和第二部分； 在行方向上延伸的多个隔开的字线栅，其中每个字线栅设置于多个沟道区域的第一部分上方并与其绝缘，其中沟道区域的每个第一部分直接邻近于第二区域； 多个隔开的浮栅，每个浮栅设置在沟道区域的第二部分上方并与其绝缘； 在行方向上延伸的多个隔开的耦合栅，其中每个耦合栅在多个浮栅上方延伸并与所述多个浮栅绝缘； 在行方向上延伸的多个隔开的金属跨接线，其中每个金属跨接线与耦合栅相关联并覆盖所述耦合栅，其中第一交替行中的每个金属跨接线电连接到在多个第一位置中的相关联的下方耦合栅，并且在直接邻近所述第一交替行的交替行中的每个金属跨接线电连接到在多个第二位置中的相关联的下方耦合栅，其中所述第一位置和所述第二位置不在同一列中；以及 多个隔开的擦除栅，在所述行方向上延伸，其中每个擦除栅设置于第一区域上方并与其绝缘，并且与浮栅和耦合栅邻近并绝缘。
6.如权利要求5所述的阵列，其中每个擦除栅悬在邻近的浮栅的部分上方。
7.如权利要求5所述的阵列，其中所述第一位置相互隔开256个列，并且所述第二位置相互隔开256个列。
8.如权利要求7所述的阵列，其中每个所述第一位置和所述第二位置相互偏移128个列。
【文档编号】H01L21/4763GK104335334SQ201280056721
【公开日】2015年2月4日 申请日期:2012年10月22日 优先权日:2011年11月17日
【发明者】P·加扎维, H·V·特兰, S-L·王, N·杜, H·A·奥马尼 申请人:硅存储技术公司