专利名称：半导体的基板工序、封装方法、封装及系统级封装结构的制作方法
技术领域：
本发明关于一种用于一半导体封装的基板工序、封装方法、封装结构及系统级封装结构；更详细而言，本发明关于一种以一图案化金属箔为基板进行封装的基板工序、封装方法、封装结构及系统级封装结构。
背景技术：
一般而言，半导体工序可分为二个阶段，其中第一阶段为圆片(Wafer)工序，而第二阶段则为封装测试。随着半导体技术的日新月异，圆片工序技术亦不断改良，以满足半导体产业的需求。另一方面，由于圆片工序技术的不断改良，传统的封装测试技术亦逐渐受到市场淘汰，使得封装测试技术亦推陈出新，以应付半导体产业的变化。进一步言，封装测试技术可归类为封装阶段以及测试阶段，其中封装阶段主要提供产品保护、散热及电路导通等功能，而测试阶段则是检测所产品的功能是否正常。由于封装阶段的优劣对于半导体工序的品质及后续的应用层面影响甚大，也因此应用于封装阶段的封装技术常常随着半导体市场的趋势而有所改变，造成市场上发展出许多不同的封装技术，例如倒装芯片封装(Flip Chip Package)、堆叠芯片封装(Stacked Die Package)、芯片尺寸封装(Chip Scale Package)等等 。尽管市面上充斥着林林总总的封装技术，为了满足电子产品朝向轻薄化的发展趋势，所有封装技术仍无法跳脱出一个原则，那就是如何使封装后的体积更趋轻薄。进一步言，由于轻薄的封装体积具有降低成本、节省空间等优点，故理想的封装技术除了提供产品保护、散热及电路导通等功能外，更必须朝向轻薄的封装体积迈进，方可被市场所青睐。进一步言，传统的封装技术皆必须采用一具有一定厚度(大约为200微米)的基板进行封装，例如常见的导线架或铜制基板。由于传统的封装技术现今仍无法在大幅减少基板的厚度的情况下完成封装且具有相同的封装品质，以致于封装后的产品并无法明显地轻薄化。有鉴于此，如何提供一种半导体封装技术，以确保封装后的体积更趋轻薄，乃业界亟需努力的目标。
发明内容
本发明的目的在于提供一种用于一半导体封装的基板工序、封装方法、封装结构及系统级封装结构。本发明的基板工序、封装方法、封装结构及系统级封装结构藉由一图案化金属箔作为一封装体的基板进行封装，将有效改善传统封装技术采用一具有一定厚度的基板进行封装的缺失。具体而言，由于图案化金属箔的厚度远小于传统封装技术采用的基板的厚度，故封装后的体积相对于传统封装技术已有效地轻薄化。另一方面，当应用于系统级封装形态时，本发明的系统级封装结构相对于传统封装技术不但少了一层基板的空间，更增加封装体彼此之间线路连接的灵活性。
为达上述目的，本发明提供了一种用于一半导体封装的基板工序，该基板工序包含下列步骤:(I)提供一金属箔(Metal Foil )，该金属箔包含一第一表面及一第二表面；(2)分别形成一图案化抗蚀层于该第一表面及该第二表面上；(3)分别形成至少一连接垫(Connection Pad)于各该图案化抗蚀层上；以及(4)刻蚀该金属箔。为达上述目的，本发明更提供了一种用于一半导体封装的封装方法，该封装方法包含下列步骤:(I)提供一金属箔，该金属箔包含一第一表面及一第二表面；(2)分别形成一图案化抗蚀层 于该金属箔的该第一表面及该第二表面上；(3)形成至少一连接垫于各该图案化抗蚀层上；(4)压合该金属箔的该第二表面至一载板的一释放层(Release Layer)上；(5)刻蚀该金属箔以形成一图案化金属箔；(6)设置至少一半导体元件于该图案化金属箔的该第一表面的该图案化抗蚀层上；(7)电性连接该至少一半导体元件至该第一表面的该至少一连接垫；(8)封装该载板上的一空间；以及(9)移除该载板。为达上述目的，本发明又提供了一种用于一半导体封装的封装结构，其中该封装结构包含一封装及一图案化金属箔。该图案化金属箔设置于该封装内，且包含一第一表面、一第二表面及至少一半导体元件。该第一表面上具有一第一图案化抗蚀层，其中该第一图案化抗蚀层上具有至少一第一连接垫。该第二表面上具有一第二图案化抗蚀层，其中该第二图案化抗蚀层上具有至少一暴露于该封装外的第二连接垫。该至少一半导体元件设置于该图案化金属箔的该第一表面的该第一图案化抗蚀层上，并电性连接至该至少一第一连接垫。为达上述目的，本发明另提供了一种用于一半导体封装的系统级封装结构，其中该系统级封装结构包含一封装结构、一基板及一芯片装置。该封装结构包含一封装及一图案化金属箔。该图案化金属箔设置于该封装内，且包含一第一表面、一第二表面及至少一半导体元件。该第一表面上具有一第一图案化抗蚀层，其中该第一图案化抗蚀层上具有至少一第一连接垫。该第二表面上具有一第二图案化抗蚀层，其中该第二图案化抗蚀层上具有至少一暴露于该封装外的第二连接垫。该至少一半导体元件设置于该图案化金属箔的该第一表面的该第一图案化抗蚀层上，并电性连接至该至少一第一连接垫。该基板具有至少一基板连接垫，其中该基板连接垫电性连接至该图案化金属箔的该第二表面上的该至少一第二连接垫。该芯片装置设置粘合于该封装结构及该基板之间。该芯片装置具有至少一芯片连接垫，其中该芯片连接垫电性连接至该图案化金属箔的该第二表面上的该至少一第二连接垫。在参阅图示及随后描述的实施方式后，所属技术领域具通常知识者便可了解本发明的其他目的，以及本发明的技术手段及实施方式。
图1为本发明的第一实施例的一流程图；图2A-2I为本发明的第一实施例的一封装过程示意图；图3为本发明的第四实施例的一系统级封装结构3的一剖面示意图；以及图4为本发明的第五实施例的一系统级封装结构4的一剖面示意图。
具体实施例方式以下将通过实施例来解释本发明的内容，本发明的实施例并非用以限制本发明须在如实施例所述的任何特定的环境、应用或特殊方式方能实施。因此，关于实施例的说明仅为阐释本发明的目的，而非用以限制本发明。须说明者，以下实施例及图示中，与本发明非直接相关的元件已省 略而未绘示，且图示中各元件间的尺寸关系仅为求容易了解，非用以限制实际实施的比例。此外，在下述各实施例中，若未特别注明，则具有相同标号的元件可视为相同。本发明的第一实施例为一种用于一半导体封装的封装方法。图1为第一实施例的一流程图。如图1所示，在步骤S101，提供一金属箔，该金属箔包含一第一表面及一第二表面。在步骤S103，分别形成一图案化抗蚀层于该金属箔的该第一表面及该第二表面上。在步骤S105，形成至少一连接垫于各该图案化抗蚀层上。在步骤S107，压合该金属箔的该第二表面至一载板的一释放层上，在步骤S109，刻蚀该金属箔以形成一图案化金属箔。在步骤S111，设置至少一半导体元件于该金属箔的该第一表面的该图案化抗蚀层上。在步骤S113，电性连接该至少一半导体元件至该第一表面的该至少一连接垫。在步骤S115，封装该载板上的一空间。在步骤SI 17，移除该载板。图2A为一金属箔的一横切面不意图。如图2A所不,一金属箔21被用以作为一基底，金属箔21包含一第一表面23及一第二表面25。金属箔21的材质为铜(Cu),且其厚度Hl实质上为35微米(μπι)。需说明者，金属箔21的材质并非限定为铜，而本技术领域具通常知识者可轻易置换的材质皆属本案请求保护的范围。此外，金属箔21的厚度Hl实质上为35微米是本实施例的一较佳实施方式，而金属箔21的厚度Hl可根据相关技术的增进而更轻薄。如图2Β所不,金属箔21的一第一表面23上被形成一图案化抗蚀层231,而金属箔21的一第二表面25上被形成一图案化抗蚀层251,使被图案化抗蚀层231覆盖的第一表面23及被图案化抗蚀层251覆盖的第二表面25可免于被刻蚀。此外，图案化抗蚀层231及图案化抗蚀层251可增加金属箔21的一抗拉强度及一硬度，使金属箔21较为强韧且不易受到破坏。需说明者，图案化抗蚀层231的范围及图案化抗蚀层251的范围可相同亦可不同。进一步言，图案化抗蚀层231及图案化抗蚀层251的材质为镍(Ni)，且其厚度范围实质上介于2 5微米。然而，图案化抗蚀层231及图案化抗蚀层251的材质并非限定为镍，而本技术领域具通常知识者可轻易置换的材质皆属本案请求保护的范围。此外，图案化抗蚀层231及图案化抗蚀层251的厚度范围实质上介于2 5微米是本实施例的一较佳实施方式，而非用以限定本发明。如图2C所示，图案化抗蚀层231上被形成至少一第一连接垫2311，而图案化抗蚀层251被形成至少一第二连接垫2511。进一步言，第一连接垫2311及第二连接垫2511的材质为金(Au)，且其厚度实质上低于0.2微米。然而，第一连接垫2311及第二连接垫2511的材质并非限定为金，而本技术领域具通常知识者可轻易置换的材质皆属本案请求保护的范围。此外，第一连接垫2311及第二连接垫2511的厚度实质上低于0.2微米是本实施例的一较佳实施方式，而非用以限定本发明。如图2D所不，金属箔21的第二表面25被压合至一载板201的一释放层203上。释放层203可为一胶性材质，用以适应地承接金属箔21的第二表面25，而载板201可为一硬性材质，用以作为支撑的基底。 如图2E所示，通过一刻蚀技术刻蚀金属箔21，以刻蚀金属箔21未被图案化抗蚀层231及图案化抗蚀层251覆盖的表面，使形成一图案化金属箔21a。图案化金属箔21a的第一表面23上仅存有图案化抗蚀层231，而图案化金属箔21a的第二表面25上仅存有图案化抗蚀层251。因本技术领域具通常知识者可轻易理解如何刻蚀金属箔21以形成图案化金属箔21a，于此不再赘述。需说明者，在其他实施例中，图2D及图2E所述的步骤可相互对调。具体而言，刻蚀金属箔21的步骤可在金属箔21的第二表面25被压合至一载板201的一释放层203上之前执行，且本技术领域具通常知识者亦能轻易理解图2D及图2E所述的步骤相互对调后，仍属本案请求保护的范围。如图2F所示，图案化金属箔21a的第一表面23的图案化的抗蚀层231上被设置一半导体元件233。进一步言,半导体元件233通过一粘芯薄膜(DieAttach Film, DAF)技术粘合于图案化金属箔21a的第一表面23的图案化抗蚀层231。换言之,半导体兀件233与图案化金属箔21a的第一表面23的图案化抗蚀层231之间具有一粘芯薄膜(未绘示于图)设置于图案化金属箔21a的第一表面23的图案化的抗蚀层231上的半导体元件233的数量仅用以说明而非用以限定本发明，故设置的半导体元件233数量可以增加。通过粘芯薄膜技术粘合半导体元件233至图案化金属箔21a的第一表面23的图案化抗蚀层上231是本实施例的一较佳实施方式，而本技术领域具通常知识者可轻易置换的粘合技术皆属本案请求保护的范围。进一步言，图案化金属箔21a的第一表面23的图案化的抗蚀层231上亦可以设置其他被动元件(未绘示)，以与半导体元件233组成具有不同功能的电路。如图2G所示,通过一引线键合(Wire-bonding)或电性连接技术,半导体元件233被电性连接至图案化金属箔21a的第一表面23的第一连接垫2311。通过引线键合技术进行电性连接为本实施例的一较佳实施方式，而本技术领域具通常知识者可轻易置换的连接技术皆属本案请求保护的范围。如图2H所示,通过一注模处理(Molding Process)对载板201上的一空间200进行封装，藉以保护载板201上的所有元件。通过注模处理进行封装为本实施例的一较佳实施方式，而本技术领域具通常知识者可轻易置换的连接技术皆属本案请求保护的范围。 如图21所示，在载板201上的空间200完成封装后，载板201将被移除，以形成一用于一半导体封装的封装结构2。进一步言，通过第2A-2I图所述各步骤产生的封装结构2，因其图案化金属箔21a的厚度Hl远小于传统封装技术采用的基板的厚度(大约200微米)，故封装后的体积相对于传统封装技术已有效地轻薄化，且仍然可以维持原有的强度。
本发明的第二实施例为一种用于一半导体封装的基板工序。有关本实施例的基板工序请参阅图2A、图2B、图2C及图2E以及第一实施例的相关说明。在本实施例中，依照图2A、图2B、图2C及图2E所述各步骤的执行顺序为一较佳实施方式，但非用以限定本发明。此外，本技术领域具通常知识者可基于本发明的发明精神，轻易理解适当地调换图2A、图2B、图2C及图2E所述各步骤的执行顺序仍属本案的请求保护范围。本发明的第三实施例为一种用于一半导体封装的封装结构。有关本实施例的封装结构请参阅图21以及第一实施例的相关说明。具体而言，本实施例的封装结构可等同于第一实施例的封装结构2。换言之，通过第2A-2I图的封装方法所完成的封装结构2即为本实施例的封装结构。需说明者，第2A-2I图所述各步骤的执行顺序为本实施例的一较佳实施方式，而非用以限定本发明。此外，本技术领域具通常知识者可基于本发明的发明精神，轻易理解适当地调换第2A-2I图所述各步骤的执行顺序仍属本案的请求保护范围。本发明的第四实施例为一种用于一半导体封装的系统级封装结构3。图3为本实施例的系统级封装结构3的一剖面示意图。具体而言，基于同一发明概念，本实施例的系统级封装结构3包含第三实施例所述的封装结构2的所有特征。如图3所示，系统级封装结构3包含一封装结构2、一基板355及一芯片装置377。本实施例的封装结构2可等同第一实施例及第三实施例所述的封装结构2，并具有相同的技术特征；而芯片装置377可视为具有传统的封装结构的半导体装置，亦可视为具有封装结构2的半导体装置。进一步言，本实施例通过一粘芯薄膜技术粘合芯片装置377与封装结构2、以及黏合芯片装置377与基板355，使得芯片装置377与封装结构2之间、以及芯片装置377与基板355之间分别具有一粘芯薄膜(未绘示于图)是本实施例的一较佳实施方式，而本技术领域具通常知识者可轻易置换的粘合技术皆属本案请求保护的范围。须说明者，本实施例的芯片装置377与封装结构2是将封装结构2第一表面23朝向芯片装置377进行粘合，也就是将封装结构2上下反转后进行粘合。如图3所示，基板355具有至少一个基板连接垫3551，而芯片装置377亦具有至少一个芯片连接垫3771 ;且基板355的基板连接垫3551的数量以及芯片装置377的芯片连接垫3771的数量亦可不同。进一步言，通过一引线键合或电性连接技术，电性连接基板连接垫3551至封装结构2的图案化金属箔21a的第二表面25上的第二连接垫2511，且电性连接芯片连接垫3771至封装结构2的图案化金属箔21a的第二表面25上的第二连接垫2511，使系统级封装结构3的封装结构2、芯片装置377以及基板355彼此之间电性连接。另一方面，通过一注模处理，对基板355上的一空间300进行封装，藉以保护基板355上的所有元件。通过注模处理进行封装为本实施例的一较佳实施方式，而本技术领域具通常知识者可轻易置换的连接技术皆属本案请求保护的范围。由于系统级封装结构3包含第一实施例及第三实施例所述的封装结构2，故同样具有使封装后的体积轻薄化的优点。此外，相对于传统的系统级封装技术，系统级封装结构3的结构因可减少封装体之间的重复连接，故增加封装体彼此之间线路连接的灵活性，也就是系统级封装结构3的封装结构2、芯片装置377以及基板355彼此之间的线路连接配置可藉由封装结构2的图案化金属箔21a的设计变化来增加其所可能应用的弹性变化，例如线路连接设计时可包含可能的跳线设计，以简化后续电性连接的复杂度，使其在运用上更加灵活。本发明的第五实施例为另一种用于一半导体封装的系统级封装结构4。图4为本实施例的系统级封装结构4的一剖面示意图。本实施例与第四实施例本质上相同，而主要差异在于系统级封装结构4的芯片装置377的芯片连接垫3771与封装结构2的图案化金属箔21a的第二表面25上的第二连接垫2511之间并非使用引线键合技术进行电性连接。具体而言，系统级封装结构4的芯片装置377的芯片连接垫3771是通过一导体柱3773(Conductive Pillar)电性连接至封装结构2的图案化金属箔21a的第一表面23上的第一连接垫2311。进一步言,通过一穿孔(Through via)技术,系统级封装结构4的芯片装置377的芯片连接垫3771及封装结构2的图案化金属箔21a的第二表面25上的第二连接垫2511之间可形成一连接通道，而藉由在该连接通道中填入电性导通材料即形成导体柱3773。通过导体柱3773电性导通特性，芯片装置377的芯片连接垫3771与封装结构2的图案化金属箔21a的第二表面25上的第二连接垫2511将形成电性连接。由于系统级封装结构4包含第一实施例及第三实施例所述的封装结构2，故同样具有使封装后的体积轻薄化的优点。此外，相对于传统的系统级封装技术，系统级封装结构4的结构因可减少封装体之间的重复连接，故增加封装体彼此之间线路连接的灵活性，也就是系统级封装结构4的封装结构2、芯片装置377以及基板355彼此之间的线路连接配置可更加灵活。综上所述，本发明的用于一半导体封装的基板工序、封装方法、封装结构及系统级封装结构藉由一金属箔作为一封装体的基板进行封装，已有效改善传统封装技术采用一具有一定厚度的基板进行封装的缺失。具体而言，由于金属箔的厚度远小于传统封装技术采用的基板的厚度，故封装后的体积相对于传统封装技术已有效地轻薄化。另一方面，当应用于系统级封装形态时，本发明的系统级封装结构相对于传统封装技术不但少了一层基板的空间，更增加封装体彼此之间线路连接的灵活性。上述的实施例仅用来例举本发明的实施方式，以及阐释本发明的技术特征，并非用来限制本发明的保护范畴。任何熟悉此技术者可轻易完成的改变或均等性的安排均属于本发明所主张的范围，本发明 的权利保护范围应以申请专利范围为准。
权利要求
1.一种用于一半导体封装的基板工序，该基板工序包含下列步骤: (a)提供一金属箔(MetalFoil),该金属箔包含一第一表面及一第二表面； (b)分别形成一图案化抗蚀层于该第一表面及该第二表面上； (c)分别形成至少一连接垫(ConnectionPad)于各该图案化抗蚀层上；以及 (d)刻蚀该金属箔以形成一图案化金属箔。
2.如权利要求1所述的基板工序，其中该图案化抗蚀层用以增加该金属箔的一抗拉强度及一硬度。
3.一种用于一半导体 封装的封装方法，该封装方法包含下列步骤: (a)提供一金属箔，该金属箔包含一第一表面及一第二表面； (b)分别形成一图案化抗蚀层于该金属箔的该第一表面及该第二表面上； (C)形成至少一连接垫于各该图案化抗蚀层上； (d)压合该金属箔的该第二表面至一载板的一释放层(ReleaseLayer)上； (e)刻蚀该金属箔以形成一图案化金属箔； (f)设置至少一半导体元件于该图案化金属箔的该第一表面的该图案化抗蚀层上； (g)电性连接该至少一半导体元件至该第一表面的该至少一连接垫； (h)封装该载板上的一空间；以及 (i)移除该载板。
4.如权利要求3所述的封装方法，其中该图案化抗蚀层用以增加该金属箔的一抗拉强度及一硬度。
5.如权利要求3所述的封装方法,其中该步骤(f)是通过一粘芯薄膜(DieAttachFilm ；DAF)设置该至少一半导体元件于该图案化金属箔的该第一表面的该图案化抗蚀层上。
6.如权利要求3所述的封装方法，其中该步骤(f)更包含下列步骤: (fl)设置至少一被动元件于该图案化金属箔的该第一表面的该图案化抗蚀层上。
7.如权利要求3所述的封装方法，其中该步骤(h)系通过一注模处理(MoldingProcess)封装该载板上的该空间。
8.一种用于一半导体封装的封装结构，包含: 一封装； 一图案化金属箔，设置于该封装内，包含: 一第一表面，该第一表面上具有一第一图案化抗蚀层，该第一图案化抗蚀层上具有至少一第一连接垫；以及 一第二表面，该第二表面上具有一第二图案化抗蚀层，该第二图案化抗蚀层上具有至少一暴露于该封装外的第二连接垫；以及 至少一半导体元件，设置于该图案化金属箔的该第一表面的该第一图案化抗蚀层上，并电性连接至该至少一第一连接垫。
9.如权利要求8所述的封装结构，其中该第一图案化抗蚀层及该第二图案化抗蚀层用以增加该金属箔的一抗拉强度及一硬度。
10.如权利要求8所述的封装结构，其中该至少一半导体元件与该图案化金属箔的该第一表面的该第一图案化抗蚀层之间具有一粘芯薄膜。
11.如权利要求8所述的封装结构，其中封装结构更包含至少一被动元件，该至少一被动元件设置于该图案化金属箔的该第一表面的该第一图案化抗蚀层上。
12.—种用于一半导体封装的系统级封装(System-1n-Package ；SIP)结构,包含: 一封装结构，包含: 一封装； 一图案化金属箔，设置于该封装内，包含: 一第一表面，该第一表面上具有一第一图案化抗蚀层，该第一图案化抗蚀层上具有至少一第一连接垫；以及 一第二表面，该第二表面上具有一第二图案化抗蚀层，该第二图案化抗蚀层上具有至少一暴露于该封装外的第二连接垫；以及 至少一半导体元件，设置于该图案化金属箔的该第一表面的该第一图案化抗蚀层上，并电性连接至该至少一第一连接垫； 一基板，具有至 少一基板连接垫，该基板连接垫电性连接至该图案化金属箔的该第二表面上的该至少一第二连接垫；以及 一芯片装置，粘合于该封装结构及该基板之间，并具有至少一芯片连接垫，该芯片连接垫电性连接至该图案化金属箔的该第二表面上的该至少一第二连接垫。
13.如权利要求12所述的系统级封装结构，其中该芯片装置的该芯片连接垫通过一导体柱(Conductive Pillar)电性连接至该图案化金属箔的该第一表面上的该至少一第一连接垫，从而电性连接至该图案化金属箔的该第二表面上的该至少一第二连接垫，该导体柱形成于该封装结构的该封装内。
14.如权利要求12所述的系统级封装结构，其中该第一图案化抗蚀层及该第二图案化抗蚀层用以增加该金属箔的一抗拉强度及一硬度。
15.如权利要求12所述的系统级封装结构，其中该至少一半导体元件与该图案化金属箔的该第一表面的该第一图案化抗蚀层之间、该芯片装置与该封装结构之间、以及该芯片装置与该基板之间分别具有一粘芯薄膜。
16.如权利要求12所述的系统级封装结构，其中该封装结构更包含至少一被动元件，该至少一被动元件设置于该图案化金属箔的该第一表面的该第一图案化抗蚀层上。
全文摘要
本发明提供一种用于一半导体封装的基板工序、封装方法、封装结构及系统级封装结构。该封装方法包含下列步骤提供一金属箔，该金属箔包含一第一表面及一第二表面；分别形成一图案化抗蚀层于该金属箔的该第一表面及该第二表面上；形成至少一连接垫于各该图案化抗蚀层上；压合该金属箔的该第二表面至一载板的一释放层上；刻蚀该金属箔以形成一图案化金属箔；设置至少一半导体元件于该图案化金属箔的该第一表面的该图案化抗蚀层上；电性连接该至少一半导体元件至该第一表面的该至少一连接垫；封装该载板上的一空间；以及移除该载板。
文档编号H01L23/31GK103219244SQ201310020318
公开日2013年7月24日 申请日期2013年1月18日 优先权日2012年1月18日
发明者林殿方 申请人:东琳精密股份有限公司