专利名称：一种rom存储器及其版图的制作方法
技术领域：
本发明属于集成电路领域，尤其涉及一种ROM存储器及其版图。
背景技术：
在电子计算机以及其他一些数字系统的工作过程中，需要对大量的数据进行存储。因此，存储器也就成了这些数字系统不可缺少的组成部分。现有的存储器种类很多，从存、取功能上可以分为只读存储器(Read-OnlyMemory,简称ROM)和随机存储器(Read Access Memory,简称RAM)两大类。其中，只读存储器在正常工作状态下只能从中读取数据，断电以后数据不会消失。传统ROM有一个或多个MOS管构成，并以一个MOS管作为基本存储单元。在每个基本存储单元中，MOS管的栅极连接字线，漏极连接位线，源极接地，通过位线与MOS管漏极的连通状态来控制MOS管的开关状态，从而存储信息。由于工艺规则的限制，ROM基本存储单元的面积无法做到跟随工艺尺寸成比例缩小，而且一个基本存储单元只能存储I比特信息，单位信息的存储面积偏大。
发明内容
有鉴于此，本发明提供一种ROM存储器及其版图，以降低单位信息的存储面积。该ROM存储器包括:至少一个MOS管、位线和字线，其中，每个MOS管的漏极对应着至少两条位线。优选的，所述ROM存储器包括一个MOS管和三条位线。优选的，所述ROM存储器包括两个MOS管和三条位线，且每个MOS管的漏极对应着二条位线。优选的，所述两个MOS管共用源极，且所述源极接地 优选的，所述ROM存储器包括两个MOS管和四条位线，且每个MOS管的漏极对应着两条位线。优选的，所述两个MOS管的栅极连接同一字线。优选的，所述ROM存储器包括至少四个以阵列方式排布的MOS管；其中，沿第一方向的同一行MOS管的栅极连接同一字线；沿第二方向的同一列MOS管中，相邻的两个MOS管共用源极，且沿第二方向的同一列MOS管的漏极对应着两条位线。优选的，所述第一方向和第二方向垂直。一种ROM存储器版图，包括至少一个MOS管区、字线区和位线区，其中，至少两个位线区与一个MOS管区的漏极金属区交叠。优选的，所述漏极金属区沿第一方向延伸，且位于MOS管区的漏极区内。优选的，所述位线区沿第二方向延伸。由上述方案可以看出，本发明所提供的ROM存储器，包括:至少一个MOS管、位线和字线，其中，每个MOS管对应着至少两条位线，而两条或两条以上的位线与MOS管的连接状态可以使MOS管存储两种以上的状态信息。即在ROM存储器面积一定的前提下，通过增加位线区的数目，可以使ROM存储器的一个MOS管可编程的信息大于I比特，相应的降低了 I比特信息的存储面积。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本发明实施例所提供的一种ROM存储器电路不意图；图2为本发明实施例所提供的一种ROM存储器版图；图3为本发明实施例所提供的另一种ROM存储器电路不意图；图4为本发明实施例所提供的另一种ROM存储器版图；图5为本发明实施例所提供的又一种ROM存储器电路意图；图6为本发明实施例所提供的又一种ROM存储器版图；图7为本发明实施例所提供的又一种ROM存储器电路意图；图8为本发明实施例所提供的又一种ROM存储器版图；图9为本发明实施例所提供的又一种ROM存储器电路意图；图10为本发明实施例所提供的又一种ROM存储器版图。
具体实施例方式实施例一:本实施例提供了一种ROM存储器，包括:至少一个MOS管、位线和字线，其中，如图1所示，每个MOS管的漏极对应着至少两条位线BL，所述MOS管的栅极与字线WL相连，所述MOS管的源极接地。两条或两条以上的位线与MOS管的连接状态可以使MOS管存储两种以上的状态信息。即在ROM存储器面积一定的前提下，通过增加位线区的数目，可以使ROM存储器的一个MOS管可编程的信息大于I比特，相应的降低了 I比特信息的存储面积。实施例二:本实施例公开了一种与上述实施例相对应的ROM存储器版图，包括至少一个MOS管区、字线区和位线区。其中，如图2所示，所述MOS管区源极区S、源极金属区SM、漏极区D、漏极金属区DM、栅极区G和栅极金属区GM。所述源极金属区SM、漏极金属区DM和栅极金属区GM均沿第一方向延伸，并沿第二方向排列，所述第一方向与第二方向垂直。且源极金属区SM位于源极区S内，漏极金属区DM位于漏极区D内，栅极金属区GM位于栅极区G内，在源极金属区SM和源极区S之间、漏极金属区DM和漏极区D之间、栅极金属区GM和栅极区G之间均设置有接触孔，以使金属和有源区实现电接触。字线区WLq与栅极金属区GM交叠，并沿第一方向延伸，且在字线区WLq与栅极金属区GM之间设置有接触孔，以实现栅极金属与字线的电接触。至少两个位线区BLq与一个MOS管区的漏极金属区DM交叠。所述位线区BLq沿
第二方向延伸。在对ROM存储器编程的时候，可以通过半导体工艺制作技术(如激光打孔)，在位线区BLq与漏极金属区DM之间生产出接触孔，实现位线与漏极金属区间的电接触，在ROM存储器内存储相应的状态信息。而且，最多有一条位线与漏极金属电接触，不同位线与漏极金属电接触的时候，所述ROM存储器所存储的状态信息不同，没有位线与漏极金属电接触的时候，所述ROM存储器所存储的状态信息亦不同于任何一条位线与漏极金属电接触时的状态信息。则本发明所提供的ROM存储器版图，两条或两条以上的位线与MOS管的连接状态可以使MOS管存储两种以上的状态信息。则本发明所提供的ROM存储器版图，在ROM存储器版图面积一定的前提下，通过增加位线区的数目，可以使ROM存储器的一个MOS管可编程的信息大于I比特，相应的降低了 I比特信息的存储面积。实施例三:本实施例公开了另一种ROM存储器，包括一个MOS管、一条字线和三条位线。如图3所示，MOS管的源极接地，栅极与字线WL相连，漏极对应着三条位线，分别为第一位线BLl、第二位线BL2和第三位线BL3。其中，第一位线BLl、第二位线BL2和第三位线BL3最多只能有一条连接到MOS管的漏极，当第三位线BL3与漏极相连接时，一个MOS管所存储的状态信息为“00”;当第二位线BL2与漏极相连接时，一个MOS管所存储的状态信息为“01” ；当第一位线BLl与漏极相连接时，一个MOS管所存储的状态信息为“ 10”;当没有位线与漏极相连接时，一个MOS管所存储的状态信息为“11”。图4为上述ROM存储器的版图，可见，该ROM存储器版图包括一个MOS管区和第一位线区BLql、第二位线区BLq2和第三位线区BLq3，三个位线区均与MOS管区的漏极金属区DM交叠，而且三条位线区的设置并未占用额外的面积。可见，在具有一个MOS管的ROM存储器面积一定的前提下，通过将位线区的数目增加为三条，可以使ROM存储器中的一个MOS管存储四种状态信息，可编程2比特的信息，相应的降低了I比特信息的存储面积。实施例四本实施例提供了又一种ROM存储器，如图5所示，包括:两个MOS管、两条字线和三条位线。其中，两个MOS管共用源极，且所述源极接地，第一 MOS管的栅极与第一字线WLl相连，第二 MOS管的栅极与第2字线WL2相连，两个MOS管的漏极均对应着三条位线，分别为第一位线BLl、第二位线BL2和第三位线BL3。上述ROM存储器版图如图6所示，两个MOS管区沿第二方向排列，共用源极区S和源极金属区SM，三个位线区BLq与两个MOS管区的漏极金属区DM均交叠，两个字线区WLq分别对应着两个MOS管的栅极金属区GM。与实施例三类似，本实施例所提供的ROM存储器中，每个基本存储单元可以存储2比特信息，相应的降低了 I比特信息的存储面积。此外，本实施例所提供的ROM存储器中，两个MOS管共用源极，进一步减小了器件面积。实施例五:本实施例提供了又一种ROM存储器，如图7所示，包括:两个MOS管、一条字线和四条位线。其中，两个MOS管的栅极连接同一字线WL，MOS管的源极接地，每个MOS管的漏极对应着两条位线，即第一 MOS管的漏极对应着第一位线BLl和第二位线BL2，第二 MOS管的漏极对应着第三位线BL3和第四位线BL4。其中，第一位线BLl、第二位线BL2最多只能有一条连接到第一 MOS管的漏极，第三位线BL3和第四位线BL4最多只能有一条连接到第二 MOS管的漏极。而且,只有第一位线BLl与第一 MOS管的漏极相连接时,两个MOS管所存储的状态信息为“000”;只有第二位线BL2与第一 MOS管的漏极相连接时，两个MOS管所存储的状态信息为“001”;只有第三位线BL3与第二 MOS管的漏极相连接时，两个MOS管所存储的状态信息为“010”;只有第四位线BL4与第二 MOS管的漏极相连接时，两个MOS管所存储的状态信息为“011”;当第一位线BLl与第一 MOS管的漏极相连接，且第三位线BL3与第二 MOS管的漏极相连接时，两个MOS管所存储的状态信息为“100”;当第一位线BLl与第一 MOS管的漏极相连接，且第四位线BL4与第二 MOS管的漏极相连接时，两个MOS管所存储的状态信息为“101”;当第二位线BL2与第一 MOS管的漏极相连接，且第三位线BL3与第二 MOS管的漏极相连接时，两个MOS管所存储的状态信息为“ 110”;当第二位线BL2与第一 MOS管的漏极相连接，且第四位线BL4与第二 MOS管的漏极相连接时，两个MOS管所存储的状态信息为“111”。上述ROM存储器版图如图8所示，第一 MOS管区和第二 MOS管区沿第一方向排列，字线区WLq与两个MOS管的栅极金属区GM交叠，第一位线区BLql、第二位线区BLq2与一个MOS管区的漏极金属区交叠，第三位线区BLq3、第四位线区BLq4与第二 MOS管区的漏极金属区交叠，而且四条位线区的设置并未占用额外的面积。可见，在具有两个MOS管的ROM存储器面积一定的前提下，通过将位线区的数目增加为四条，可以使ROM存储器中的两个MOS管存储八种状态信息，可编程3比特的信息，相应的降低了I比特信息的存储面积。实施例六:本实施例提供了又一种ROM存储器，该ROM存储器包括至少四个以阵列方式排布的MOS管。其中，沿第一方向的同一行MOS管连接同一字线。沿第二方向的同一列MOS管中，相邻的两个MOS管共用源极，且沿第二方向的同一列MOS管的漏极对应着两条位线。以四个阵列方式排布的MOS管为例，如图9所示，第一 MOS管Ql和第二 MOS管Q2沿第二方向排列，且第一 MOS管Ql和第二 MOS管Q2共用源极，第一 MOS管Ql的漏极对应着第一位线BLl和第二位线BL2，第二 MOS管Q2的漏极对应着第一位线BLl和第二位线BL2。第三MOS管Q3和第四MOS管Q4沿第二方向排列，且第三MOS管Q3和第四MOS管Q4共用源极，第三MOS管Q3的漏极对应着第三位线BL3和第四位线BL4，第四MOS管Q4的漏极对应着第三位线BL3和第四位线BL4。而且第一 MOS管Ql与第三MOS管Q3沿第一方向排列，第一 MOS管Ql的栅极与第三MOS管Q3的栅极连接着第一字线WLl。第二 MOS管Q2与第四MOS管Q4沿第一方向排列，第二 MOS管Q2的栅极与第四MOS管Q4的栅极连接着第二字线WL2，上述四个MOS的源极均接地。与上述实施例类似，第一MOS管Ql和第二MOS管Q2可以编程3比特信息，第三MOS管Q3和第四MOS管Q4可以编程3比特信息，则第一 MOS管Q1、第二 MOS管Q2、第三MOS管Q3和第四MOS管Q4共可编程6比特信息。上述ROM存储器版图如图10所示，第一 MOS管区和第三MOS管区沿第一方向排列，且第一 MOS管区和第三MOS管区的栅极金属区均与第一字线区WLql交叠。第二 MOS管区和第四MOS管区沿第一方向排列，且第二 MOS管区和第四MOS管区的栅极金属区均与第二字线区WLq2交叠。第一 MOS管区和第二 MOS管区沿第二方向排列，且第一 MOS管区和第二MOS管区共用源极区S和源极金属区SM，第一位线区BLql、第二位线区BLq2与一个MOS管区、第二 MOS管区的漏极金属区DM交叠。第三MOS管区和第四MOS管区沿第二方向排列，且第三MOS管区和第四MOS管区共用源极区S和源极金属区SM，第三位线区BLq3、第四位线区BLq4与第三MOS管区、第四MOS管区的漏极金属区DM交叠，而且四条位线区的设置并未占用额外的面积。以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
权利要求
1.一种ROM存储器，包括:至少一个MOS管、位线和字线，其特征在于，每个MOS管的漏极对应着至少两条位线。
2.根据权利要求1所述ROM存储器，其特征在于，所述ROM存储器包括一个MOS管和三条位线。
3.根据权利要求1所述ROM存储器，其特征在于，所述ROM存储器包括两个MOS管和三条位线，且每个MOS管的漏极对应着三条位线。
4.根据权利要求3所述ROM存储器，其特征在于，两个MOS管共用源极，且所述源极接地。
5.根据权利要求1所述ROM存储器，其特征在于，所述ROM存储器包括两个MOS管和四条位线，且每个MOS管的漏极对应着两条位线。
6.根据权利要求5所述ROM存储器，其特征在于，两个MOS管的栅极连接同一字线。
7.根据权利要求1所述ROM存储器，其特征在于，所述ROM存储器包括至少四个以阵列方式排布的MOS管； 其中，沿第一方向的同一行MOS管的栅极连接同一字线； 沿第二方向的同一列MOS管中，相邻的两个MOS管共用源极，且沿第二方向的同一列MOS管的漏极对应着两条位线。
8.根据权利要求7所述ROM存储器版图，其特征在于，所述第一方向和第二方向垂直。
9.一种ROM存储器版图，包括至少一个MOS管区、字线区和位线区，其特征在于，至少两个位线区与一个MOS管区的漏极金属区交叠。
10.根据权利要求9所述ROM存储器版图，其特征在于，所述漏极金属区沿第一方向延伸，且位于MOS管区的漏极区内。
11.根据权利要求10所述ROM存储器版图，其特征在于，所述位线区沿第二方向延伸。
全文摘要
本发明公开一种ROM存储器及其版图，该ROM存储器包括至少一个MOS管、位线和字线，其中，每个MOS管对应着至少两条位线，而两条或两条以上的位线与MOS管的连接状态可以使MOS管存储两种以上的状态信息。即在ROM存储器面积一定的前提下，通过增加位线区的数目，可以使ROM存储器的一个MOS管可编程的信息大于1比特，相应的降低了1比特信息的存储面积。
文档编号H01L27/112GK103093823SQ20131002144
公开日2013年5月8日 申请日期2013年1月21日 优先权日2013年1月21日
发明者于跃, 郑坚斌 申请人:苏州兆芯半导体科技有限公司