Bcd工艺中的隔离型齐纳二极管及其制造方法
【专利摘要】本发明公开了一种BCD工艺中的隔离型齐纳二极管，包括N型深阱，形成于半导体衬底上并用于实现隔离型齐纳二极管的隔离；P型区，包括叠加而成的高压P阱、P阱和P型基区；N型区，由形成于P型区表面上的N型源漏注入区组成，N型区底部和P型区接触并形成隔离型齐纳二极管的PN结；P型引出区，由形成于P型区表面上的N型源漏注入区组成；低压N阱，形成于N型深阱中并位于P型区外部，在低压N阱表面形成有由N型源漏注入区组成的N型深阱引出区。本发明还公开了一种BCD工艺中的隔离型齐纳二极管的制造方法。本发明器件工艺能够和BCD工艺良好的集成，不仅能够降低工艺成本，还能使整个集成电路的系统性能和可靠性得到提高。
【专利说明】BCD工艺中的隔离型齐纳二极管及其制造方法【技术领域】
[0001]本发明涉及半导体集成电路制造领域，特别是涉及一种BCD工艺中的隔离型齐纳二极管。本发明还涉及一种B⑶工艺中的隔离型齐纳二极管的制造方法。
【背景技术】
[0002]齐纳二极管一般用作稳压管，也是一种晶体二极管。它是利用PN结的击穿区具有稳定电压的特性来工作的。稳压管在稳压设备和一些电子电路中获得广泛的应用。把这种类型的二极管称为稳压管，以区别用在整流、检波和其他单向导电场合的二极管。稳压二极管的特点就是击穿后，其两端的电压基本保持不变。这样，当把稳压管接入电路以后，若由于电源电压发生波动，或其它原因造成电路中各点电压变动时，负载两端的电压将基本保持不变。稳压管反向击穿后，电流虽然在很大范围内变化，但稳压管两端的电压变化很小。利用这一特性，稳压管在电路中能起稳压作用。因为这种特性，稳压管主要被作为稳压器或电压基准元件使用。其伏安特性见稳压二极管可以串联起来以便在较高的电压上使用，通过串联就可获得更多的稳定电压。
[0003]隔离型齐纳二极管可以实现正负电压的加载，而不是仅限制于加载正电压或者负电压。
[0004]B⑶工艺是一种单片集成工艺技术，1986年由意法半导体(ST)公司率先研制成功，这种技术能够在同一芯片上制作双极型晶体管(Bipolar)，互补金属氧化物半导体(CMOS)和双扩散金属氧化物半导体场效应管(DMOS)器件。B⑶工艺把Bipolar和CMOS器件同时制作在同一芯片上，它综合了双极型晶体管器件高跨导、强负载驱动能力和CMOS集成度高、低功耗的优点，使其互相取长补短，发挥各自的优点。更为重要的是，它集成了 DMOS功率器件，DMOS可以在开关模式下工作，功耗极低。不需要昂贵的封装和冷却系统就可以将大功率传递给负载。低功耗是BCD工艺的一个主要优点之一。整合过的BCD工艺制程，可大幅降低功率耗损，提高系统性能，节省电路的封装费用，并具有更好的可靠性。
[0005]由于稳压管在稳压设备和一些电子电路中的广泛应用，如果能够将隔离型齐纳二极管和BCD工艺集成在一起实现，将会进一步降低成本、提高电路系统的性能以及可靠性。
【发明内容】
[0006]本发明所要解决的技术问题是提供一种BCD工艺中的隔离型齐纳二极管，能够和BCD工艺良好的集成，不仅能够降低工艺成本，还能使整个集成电路的系统性能和可靠性得到提高。为此，本发明还提供一种BCD工艺中的隔离型齐纳二极管的制造方法。
[0007]为解决上述技术问题，本发明提供的B⑶工艺中的隔离型齐纳二极管包括:
[0008]N型深阱，形成于半导体衬底上并用于实现隔离型齐纳二极管的隔离。
[0009]P型区，形成于所述N型深阱中并被所述N型深阱包围，所述P型区包括叠加而成的高压P阱、P阱和P型基区，所述P阱的结深小于所述高压P阱的结深、且所述P阱叠加在所述高压P阱中，所述P型基区的结深小于所述P阱的结深、且所述P型基区叠加在所述P阱中。
[0010]在所述半导体衬底上形成有浅沟槽隔离结构并由所述浅沟槽隔离隔离出有源区，所述浅沟槽隔离的底部深度小于所述P型基区的结深；所述P型区至少包围2个所述有源区。
[0011]N型区，由形成于被所述P型区所包围的、一个以上的所述有源区中的N型源漏注入区组成，所述N型区底部和所述P型区接触并形成所述隔离型齐纳二极管的PN结。
[0012]P型引出区，由形成于被所述P型区所包围、且和所述N型区所属有源区不相同的有源区中P型源漏注入区组成，所述P型引出区和所述P型区接触并用于引出所述P型区。
[0013]低压N阱，形成于所述N型深阱中并位于所述P型区外部，在所述低压N阱表面形成有由N型源漏注入区组成的N型深阱引出区。
[0014]进一步的改进是，所述隔离型齐纳二极管的所述N型深阱的工艺条件和B⑶工艺中的DMOS器件的N型深阱的工艺条件相同；所述隔离型齐纳二极管的所述低压N阱的工艺条件和B⑶工艺中的DMOS器件的低压N阱的工艺条件相同。
[0015]进一步的改进是，所述P型区的高压P阱的工艺条件和B⑶工艺中的DMOS器件的高压P阱的工艺条件相同；所述P型区的P阱的工艺条件和所述B⑶工艺中的DMOS器件的P阱的工艺条件相同；所述P型区的P型基区的工艺条件和所述B⑶工艺中的Bipolar器件的P型基区的工艺条件相同。
[0016]进一步的改进是，所述N型区和所述N型深阱引出区的N型源漏注入区的工艺条件都和所述BCD工艺中的CMOS器件的N型源漏注入区的工艺条件相同；所述P型引出区的P型源漏注入区的工艺条件和所述B⑶工艺中的CMOS器件的P型源漏注入区的工艺条件相同。
[0017]为解决上述技术问题，本发明提供的BCD工艺中的隔离型齐纳二极管的制造方法包括如下步骤:
[0018]步骤一、采用离子注入工艺在半导体衬底上形成N型深阱。
[0019]步骤二、采用光刻工艺定义出P型区的形成区域，进行第一 P型离子注入工艺在所述P型区的形成区域的所述N型深阱中形成高压P阱。
[0020]步骤三、在所述半导体衬底上形成有浅沟槽隔离结构，由所述浅沟槽隔离隔离出有源区，所述P型区至少包围2个所述有源区。
[0021]步骤四、进行第二 P型离子注入工艺在所述P型区的形成区域中形成P阱，所述P阱的结深小于所述高压P阱的结深、且所述P阱叠加在所述高压P阱中；进行第一 N型离子注入在所述P型区的形成区域外的所述N型深阱中形成低压N阱。
[0022]步骤五、进行第三P型离子注入工艺在所述P型区的形成区域中形成P型基区，所述P型基区的结深小于所述P阱的结深、且所述P型基区叠加在所述P阱中，所述P型基区的结深大于所述浅沟槽隔离的底部深度。
[0023]步骤六、进行N型源漏注入同时形成N型区和N型深阱引出区，所述N型区位于被所述P型区所包围的、一个以上的所述有源区中，所述N型区底部和所述P型区接触并形成所述隔离型齐纳二极管的PN结；所述N型深阱弓I出区位于所述低压N阱表面。进行P型源漏注入形成P型引出区，所述P型引出区位于被所述P型区所包围、且和所述N型区所属有源区不相同的有源区，所述P型引出区和所述P型区接触并用于引出所述P型区。[0024]进一步的改进是，步骤一中所述N型深阱的离子注入工艺采用B⑶工艺中的DMOS器件的N型深阱注入；步骤四中所述第一 N型离子注入采用BCD工艺中的DMOS器件的低压
N阱注入。
[0025]进一步的改进是，步骤二中的所述第一 P型离子注入采用B⑶工艺中的DMOS器件的高压P阱注入；步骤四中的所述第二 P型离子注入采用B⑶工艺中的DMOS器件的P阱注入；步骤五中的所述第三P型离子注入采用B⑶工艺中的Bipolar器件的P型基区注入。
[0026]进一步的改进是，形成所述高压P阱的所述第一 P型离子注入的工艺条件为:注入杂质为硼，注入能量为200keV?260keV，注入剂量为2.0E12cnT2?5.0E12cnT2。形成所述P阱的所述第二 P型离子注入的工艺条件为:注入杂质为硼，注入能量为SOkeV?140keV，注入剂量为8.0E12cnT2?12E12cnT2。形成所述P型基区的所述第三P型离子注入的工艺条件为:注入杂质为硼，注入能量为50keV?70keV，注入剂量为3.5E13cnT2?4.0E13cnT2。
[0027]进一步的改进是，步骤六中的所述N型源漏注入采用B⑶工艺中的CMOS器件的N型源漏注入；所述P型源漏注入采用所述B⑶工艺中的CMOS器件的P型源漏注入。
[0028]进一步的改进是，所述N型源漏注入的工艺条件为:注入杂质为砷，注入能量为50keV?70keV，注入剂量为4.0E15cnT2?6.0E15cnT2 ;所述P型源漏注入的工艺条件为:注入杂质为硼，注入能量为13keV?17keV，注入剂量为4.0E15cnT2?6.0E15cnT2。
[0029]本发明隔离型齐纳二极管的结构能够使得组成隔离型齐纳二极管的各功能区域工艺条件和B⑶工艺中的各种工艺条件相同，从而能够实现隔离型齐纳二极管和B⑶工艺良好的集成，不仅能够降低工艺成本，还能使整个集成电路的系统性能和可靠性得到提高。
【专利附图】
【附图说明】
[0030]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0031]图1是本发明实施例BCD工艺中的隔离型齐纳二极管的结构示意图；
[0032]图2A-图2E是本发明实施例方法的各步骤中的器件结构示意图。
【具体实施方式】
[0033]如图1所示，是本发明实施例BCD工艺中的隔离型齐纳二极管的结构示意图；本发明实施例BCD工艺中的隔离型齐纳二极管包括:
[0034]N型深阱3，形成于半导体衬底上并用于实现隔离型齐纳二极管的隔离。本发明实施例中所述半导体衬底的结构包括:p型硅衬底I，在所述硅衬底I上形成的N型埋层2，以及在形成有所述N型埋层2的所述硅衬底I的表面上方形成的P型外延层；所述N型深阱3通过离子注入工艺形成于所述P型外延层中。在本发明实施例中所述隔离型齐纳二极管的所述N型深阱3的工艺条件和B⑶工艺中的DMOS器件的N型深阱的工艺条件相同；从而使得所述隔离型齐纳二极管的所述N型深阱3和BCD工艺中的DMOS器件的N型深阱能够集成在一起形成。
[0035]P型区，形成于所述N型深阱3中并被所述N型深阱3包围，所述P型区包括叠加而成的高压P阱4、P阱6和P型基区8，所述P阱6的结深小于所述高压P阱4的结深、且所述P阱6叠加在所述高压P阱4中，所述P型基区8的结深小于所述P阱6的结深、且所述P型基区8叠加在所述P阱6中。所述P型区的高压P阱4的工艺条件和B⑶工艺中的DMOS器件的高压P阱的工艺条件相同；所述P型区的P阱6的工艺条件和所述B⑶工艺中的DMOS器件的P阱的工艺条件相同；所述P型区的P型基区8的工艺条件和所述B⑶工艺中的Bipolar器件的P型基区的工艺条件相同。
[0036]在所述半导体衬底上形成有浅沟槽隔离5结构并由所述浅沟槽隔离5隔离出有源区，所述浅沟槽隔离5的底部深度小于所述P型基区8的结深；所述P型区至少包围2个所述有源区，图1中显示被所述P型区包围的有源区为一个。
[0037]N型区9a，由形成于被所述P型区所包围的、一个以上的所述有源区中的N型源漏注入区组成，所述N型区9a底部和所述P型区接触并形成所述隔离型齐纳二极管的PN结11，即所述隔离型齐纳二极管的击穿电压由PN结11决定。
[0038]P型引出区10，由形成于被所述P型区所包围、且和所述N型区9a所属有源区不相同的有源区中P型源漏注入区组成，所述P型引出区10和所述P型区接触并用于引出所述P型区。
[0039]低压N阱7，形成于所述N型深阱3中并位于所述P型区外部，在所述低压N阱7表面形成有由N型源漏注入区组成的N型深阱引出区％。所述隔离型齐纳二极管的所述低压N阱7的工艺条件和B⑶工艺中的DMOS器件的低压N阱7的工艺条件相同。
[0040]如图2A至图2E所示，是本发明实施例方法的各步骤中的器件结构示意图。本发明实施例BCD工艺中的隔离型齐纳二极管的制造方法包括如下步骤:
[0041]步骤一、如图2A所示，先提供一半导体衬底，本发明实施例中选用P型硅衬底I ;在所述硅衬底I上制作N型埋层2，之后采用外延生长工艺在所述N型埋层2上形成P型外延层。采用离子注入工艺在所述P型外延层上形成N型深阱3。所述N型深阱3的离子注入工艺采用B⑶工艺中的DMOS器件的N型深阱注入，在隔离型齐纳二极管和B⑶工艺集成时，所述隔离型齐纳二极管的所述N型深阱3能和所述BCD工艺中的DMOS器件的N型深阱一起形成，所述N型深阱3的离子注入工艺的具体工艺条件为:注入杂质为磷，注入能量为400keV ?440keV，注入剂量为 1.0E13cnT2 ?1.5E13cnT2。
[0042]步骤二、如图2B所示，采用光刻工艺定义出P型区的形成区域，进行第一 P型离子注入工艺在所述P型区的形成区域的所述N型深阱3中形成高压P阱4。所述第一 P型离子注入采用B⑶工艺中的DMOS器件的高压P阱注入，且该高压P阱注入的具体工艺条件为:注入杂质为硼，注入能量为200keV?260keV，注入剂量为2.0E12cnT2?5.0E12cnT2。在隔离型齐纳二极管和BCD工艺集成时，所述隔离型齐纳二极管的所述高压P阱4能和所述BCD工艺中的DMOS器件的高压P阱一起形成。
[0043]步骤三、如图2C所示，在所述半导体衬底上形成有浅沟槽隔离5结构，由所述浅沟槽隔离5隔离出有源区，所述P型区至少包围2个所述有源区。
[0044]步骤四、如图2D所示，进行第二 P型离子注入工艺在所述P型区的形成区域中形成P阱6，所述P阱6的结深小于所述高压P阱4的结深、且所述P阱6叠加在所述高压P阱4中。所述第二 P型离子注入采用B⑶工艺中的DMOS器件的P阱注入，形成所述P阱的所述第二 P型离子注入即所述P阱注入的具体工艺条件为:注入杂质为硼，注入能量为80keV ?140keV，注入剂量为 8.0E12cnT2 ?12E12cnT2。
[0045]进行第一 N型离子注入在所述P型区的形成区域外的所述N型深阱3中形成低压N阱7。所述第一 N型离子注入采用B⑶工艺中的DMOS器件的低压N阱注入，所述低压N阱7的离子注入工艺的具体工艺条件为:注入杂质为磷，注入能量为IOOkeV?160keV，注入剂量为 3.0E12cnT2 ?6.0E12cnT2。
[0046]在隔离型齐纳二极管和B⑶工艺集成时，所述隔离型齐纳二极管的所述P阱6能和所述BCD工艺中的DMOS器件的P阱一起形成；所述隔离型齐纳二极管的所述低压N阱7能和所述B⑶工艺中的DMOS器件的低压N阱一起形成。
[0047]步骤五、如图2E所示，进行第三P型离子注入工艺在所述P型区的形成区域中形成P型基区8，所述P型基区8的结深小于所述P阱6的结深、且所述P型基区8叠加在所述P阱6中，所述P型基区8的结深大于所述浅沟槽隔离5的底部深度。所述第三P型离子注入采用B⑶工艺中的Bipolar器件的P型基区注入，所述P型基区注入的工艺条件为:注入杂质为硼，注入能量为50keV?70keV，注入剂量为3.5E13cnT2?4.0E13cnT2。在隔离型齐纳二极管和BCD工艺集成时，所述隔离型齐纳二极管的所述P型基区8能和所述BCD工艺中的Bipolar器件的P型基区一起形成。
[0048]步骤六、如图1所示，进行N型源漏注入同时形成N型区9a和N型深阱引出区％，所述N型区9a位于被所述P型区所包围的、一个以上的所述有源区中，所述N型区9a底部和所述P型区接触并形成所述隔离型齐纳二极管的PN结11 ;所述N型深阱弓I出区9b位于所述低压N阱7表面。进行P型源漏注入形成P型引出区10，所述P型引出区10位于被所述P型区所包围、且和所述N型区9a所属有源区不相同的有源区，所述P型引出区10和所述P型区接触并用于引出所述P型区。
[0049]所述N型源漏注入采用B⑶工艺中的CMOS器件的N型源漏注入，所述N型源漏注入的工艺条件为:注入杂质为砷，注入能量为50keV?70keV，注入剂量为4.0E15cm_2?
6.0E15cm_2。所述P型源漏注入采用所述B⑶工艺中的CMOS器件的P型源漏注入，所述P型源漏注入的工艺条件为:注入杂质为硼，注入能量为13keV?17keV，注入剂量为4.0E15cnT2?6.0E15cnT2。在隔离型齐纳二极管和B⑶工艺集成时，所述隔离型齐纳二极管的所述N型区9a和N型深阱引出区9b都能和所述BCD工艺中的CMOS器件的N型源漏注入区一起形成；所述隔离型齐纳二极管的所述P型引出区10能和所述BCD工艺中的CMOS器件的P型源漏注入区一起形成。
[0050]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【权利要求】
1.一种B⑶工艺中的隔离型齐纳二极管，其特征在于，包括: N型深阱，形成于半导体衬底上并用于实现隔离型齐纳二极管的隔离； P型区，形成于所述N型深阱中并被所述N型深阱包围，所述P型区包括叠加而成的高压P阱、P阱和P型基区，所述P阱的结深小于所述高压P阱的结深、且所述P阱叠加在所述高压P阱中，所述P型基区的结深小于所述P阱的结深、且所述P型基区叠加在所述P阱中； 在所述半导体衬底上形成有浅沟槽隔离结构并由所述浅沟槽隔离隔离出有源区，所述浅沟槽隔 离的底部深度小于所述P型基区的结深；所述P型区至少包围2个所述有源区； N型区，由形成于被所述P型区所包围的、一个以上的所述有源区中的N型源漏注入区组成，所述N型区底部和所述P型区接触并形成所述隔离型齐纳二极管的PN结； P型引出区，由形成于被所述P型区所包围、且和所述N型区所属有源区不相同的有源区中P型源漏注入区组成，所述P型引出区和所述P型区接触并用于引出所述P型区；低压N阱，形成于所述N型深阱中并位于所述P型区外部，在所述低压N阱表面形成有由N型源漏注入区组成的N型深阱引出区。
2.如权利要求1所述BCD工艺中的隔离型齐纳二极管，其特征在于:所述隔离型齐纳二极管的所述N型深阱的工艺条件和B⑶工艺中的DMOS器件的N型深阱的工艺条件相同；所述隔离型齐纳二极管的所述低压N阱的工艺条件和BCD工艺中的DMOS器件的低压N阱的工艺条件相同。
3.如权利要求1所述BCD工艺中的隔离型齐纳二极管，其特征在于:所述P型区的高压P阱的工艺条件和B⑶工艺中的DMOS器件的高压P阱的工艺条件相同；所述P型区的P阱的工艺条件和所述B⑶工艺中的DMOS器件的P阱的工艺条件相同；所述P型区的P型基区的工艺条件和所述B⑶工艺中的Bipolar器件的P型基区的工艺条件相同。
4.如权利要求1所述BCD工艺中的隔离型齐纳二极管，其特征在于:所述N型区和所述N型深阱引出区的N型源漏注入区的工艺条件都和所述B⑶工艺中的CMOS器件的N型源漏注入区的工艺条件相同；所述P型引出区的P型源漏注入区的工艺条件和所述B⑶工艺中的CMOS器件的P型源漏注入区的工艺条件相同。
5.一种BCD工艺中的隔离型齐纳二极管的制造方法，其特征在于，包括如下步骤: 步骤一、采用离子注入工艺在半导体衬底上形成N型深阱； 步骤二、采用光刻工艺定义出P型区的形成区域，进行第一 P型离子注入工艺在所述P型区的形成区域的所述N型深阱中形成高压P阱； 步骤三、在所述半导体衬底上形成有浅沟槽隔离结构，由所述浅沟槽隔离隔离出有源区，所述P型区至少包围2个所述有源区； 步骤四、进行第二 P型离子注入工艺在所述P型区的形成区域中形成P阱，所述P阱的结深小于所述高压P阱的结深、且所述P阱叠加在所述高压P阱中；进行第一 N型离子注入在所述P型区的形成区域外的所述N型深阱中形成低压N阱； 步骤五、进行第三P型离子注入工艺在所述P型区的形成区域中形成P型基区，所述P型基区的结深小于所述P阱的结深、且所述P型基区叠加在所述P阱中，所述P型基区的结深大于所述浅沟槽隔离的底部深度； 步骤六、进行N型源漏注入同时形成N型区和N型深阱弓丨出区，所述N型区位于被所述P型区所包围的、一个以上的所述有源区中，所述N型区底部和所述P型区接触并形成所述隔离型齐纳二极管的PN结；所述N型深阱引出区位于所述低压N阱表面； 进行P型源漏注入形成P型引出区，所述P型引出区位于被所述P型区所包围、且和所述N型区所属有源区不相同的有源区，所述P型引出区和所述P型区接触并用于引出所述P型区。
6.如权利要求5所述的方法，其特征在于:步骤一中所述N型深阱的离子注入工艺采用B⑶工艺中的DMOS器件的N型深阱注入；步骤四中所述第一 N型离子注入采用B⑶工艺中的DMOS器件的低压N阱注入。
7.如权利要求5所述的方法，其特征在于:步骤二中的所述第一P型离子注入采用BCD工艺中的DMOS器件的高压P阱注入；步骤四中的所述第二 P型离子注入采用B⑶工艺中的DMOS器件的P阱注入；步骤五中的所述第三P型离子注入采用B⑶工艺中的Bipolar器件的P型基区注入。
8.如权利要求7所述的方法，其特征在于:形成所述高压P阱的所述第一P型离子注入的工艺条件为:注入杂质为硼，注入能量为200keV~260keV，注入剂量为2.0E12cnT2~5.0E12cm 2 ； 形成所述P阱的所述第二 P型离子注入的工艺条件为:注入杂质为硼，注入能量为80keV ~140keV，注入剂量为 8.0E12cnT2 ~UEUcia2 ； 形成所述P型基区的所述第三P型离子注入的工艺条件为:注入杂质为硼，注入能量为50keV ~70keV，注入剂量为 3.5E13cnT2 ~4.0E13cnT2。
9.如权利要求5所述的方法，其特征在于:步骤六中的所述N型源漏注入采用BCD工艺中的CMOS器件的N型源漏注入；所述P型源漏注入采用所述B⑶工艺中的CMOS器件的P型源漏注入。
10.如权利要求9所述的方法，其特征在于:所述N型源漏注入的工艺条件为:注入杂质为砷，注入能量为50keV~70keV，注入剂量为4.0E15cnT2~6.0E15cnT2 ； 所述P型源漏注入的工艺条件为:注入杂质为硼，注入能量为13keV~17keV，注入剂量为 4.0E15cnT2 ~6.0E15cnT2。
【文档编号】H01L21/265GK104009098SQ201310058886
【公开日】2014年8月27日 申请日期:2013年2月25日 优先权日:2013年2月25日
【发明者】刘冬华, 石晶, 段文婷, 胡君, 钱文生 申请人:上海华虹宏力半导体制造有限公司