具有自行对准栅极电极的垂直沟道晶体管及其制造方法【专利摘要】一种用以制造垂直沟道晶体管的方法包括：形成具有两个横向相对侧壁的多个柱状物于衬底上；形成栅极介电层于所述柱状物的两个侧壁上；形成覆盖所述柱状物的任一侧壁的第一栅极电极、及覆盖所述柱状物的其他侧壁且具有比所述第一栅极电极低的高度的屏蔽栅极电极于该栅极介电层上；以及形成与所述第一栅极电极的侧壁的上部分连接的第二栅极电极。【专利说明】具有自行对准栅极电极的垂直沟道晶体管及其制造方法[0001]本申请案主张2012年5月31日所提出的韩国专利申请案第10-2012-0058607号的优先权，在此以提及方式并入该韩国专利申请案的全部。【
技术领域：
】[0002]本发明的示范性实施例是有关于一种半导体装置，以及更特别地，是有关于一种具有垂直沟道晶体管的半导体装置及一种用以制造该半导体装置的方法。【
背景技术：
】[0003]大部分半导体装置包括晶体管。例如，在像DRAM的存储器装置中，存储器单元包括像MOSFET的单元晶体管。通常，在MOSFET中，在半导体衬底中形成源极/漏极区，以及由于这个事实，在该源极区与该漏极区间形成平面沟道。这样的一般MOSFET称为‘平面沟道晶体管’。[0004]当在存储器装置中不断地需要集成度及性能的改善时，MOSFET制造技术有物理极限(physicallimit)。例如，当存储器单元的尺寸减少时,MOSFET的尺寸减少了，以及由于此事实，该MOSFET的沟道长度不得不减少。如果MOSFET的沟道长度减少，则存储器装置的特性可能因资料保持特性下降所造成的各种问题而下降。[0005]考量这些问题，已提出垂直沟道晶体管。该垂直沟道晶体管(VCT)具有在柱状物的上部分及下部分中所形成的源极区及漏极区。该柱状物做为沟道，以及在该柱状物的侧壁上形成垂直栅极电极。[0006]该垂直栅极电极是形成为环绕式栅极结构(all-aroundgatestructure)或双栅极结构(doublegatestructure)。[0007]然而，当该临界尺寸因高度集成而减少至20nm或以下时，因为柱状物间间的隙是窄的，所以栅极电极的形成不得不是薄的。如果使该栅极电极形成薄的，则电阻可能增加了。[0008]再者，因为柱状物间的间隙是窄的，所以如果沉积电极成比预定厚度厚，则很难使电极分隔。如果实施过刻蚀工艺，以使电极分隔，则很可能在具有宽间隙的区域(例如，垫区(padregion))中刻蚀及侵蚀下面的结构。【
发明内容】[0009]本发明的实施例是有关于一种半导体装置，该半导体装置具有能减少垂直栅极电极的电阻的垂直沟道晶体管，以及有关于一种用以制造该半导体装置的方法。[0010]依据本发明的实施例，一种用以制造垂直沟道晶体管的方法可以包括:形成具有两个横向相对侧壁的多个柱状物于衬底上；形成栅极介电层于柱状物的两个侧壁上；形成覆盖柱状物的任一侧壁的第一栅极电极、及覆盖柱状物的其他侧壁且具有比第一栅极电极低的高度的屏蔽栅极电极于该栅极介电层上；以及形成与第一栅极电极的侧壁的上部分连接的第二栅极电极。[0011]依据本发明的另一实施例，一种用以制造垂直沟道晶体管的方法可以包括:形成具有两个横向相对侧壁的多个柱状物于衬底上；形成栅极介电层于柱状物的两个侧壁上；形成覆盖柱状物的两个侧壁的任一侧壁的第一栅极电极；以及形成与第一栅极电极的侧壁的上部分连接的第二栅极电极。[0012]依据本发明的又另一实施例，一种用以制造半导体装置的方法可以包括:形成硬掩膜层图案于半导体衬底上；通过使用硬掩膜层图案做为刻蚀阻障，刻蚀该半导体衬底，以形成本体；形成掩埋位线于本体中；刻蚀硬掩膜层图案及本体的上部分，以形成具有两个横向相对侧壁的柱状物；形成第一栅极电极于柱状物的两个侧壁的任一侧壁上；形成与第一栅极电极的侧壁的上部分连接的第二栅极电极；以及形成与柱状物连接的储存节点。[0013]依据本发明的又另一实施例，垂直沟道晶体管可以包括:多个柱状物，其垂直地形成于衬底上且具有两个横向相对侧壁；栅极介电层，其形成于柱状物的两个侧壁上；第一栅极电极，其形成于该栅极介电层上方的柱状物的任一侧壁上；以及第二栅极电极，其中第二栅极电极的每一个与对应第一栅极电极的上部分连接。[0014]依据本发明的又另一实施例，一种半导体装置可以包括:垂直沟道晶体管，其包括在衬底上所形成且具有两个横向相对侧壁的多个柱状物、在柱状物的两个侧壁上所形成的栅极介电层、及在该栅极介电层上的柱状物的任一侧壁上所形成的垂直栅极电极；电容器，其包括与柱状物的上部分连接的储存节点；以及掩埋位线，其与柱状物的下部分连接。【专利附图】【附图说明】[0015]图1A是描述依据本发明的第一实施例的垂直沟道晶体管的视图。[0016]图1B是沿着图1A的线A-A’所取得的平面图。[0017]图1C是沿着图1A的线B-B’所取得的平面图。[0018]图2是描述一半导体装置的立体图，其中将依据本发明的第一实施例的垂直沟道晶体管应用至该半导体装置。[0019]图3A至31是说明一用以制造依据本发明的第一实施例的垂直沟道晶体管的示范性方法的平面图。[0020]图4A至41是沿着图3A至31的线C_C’所取得的剖面图。[0021]图5A至5C是说明一用以制造该半导体装置的电容器的方法的视图，其中将依据本发明的第一实施例的垂直沟道晶体管应用至该半导体装置。[0022]图6是描述依据本发明的第二实施例的垂直沟道晶体管的视图。[0023]图7是描述一半导体装置的立体图，其中将依据本发明的第二实施例的垂直沟道晶体管应用至该半导体装置。[0024]图8A至SE是说明一用以制造依据本发明的第二实施例的垂直沟道晶体管的示范性方法的视图。[0025]图9是描述依据本发明的第三实施例的垂直沟道晶体管的视图。[0026]图10是描述一半导体装置的立体图，其中将依据本发明的第三实施例的垂直沟道晶体管应用至该半导体装置。[0027]图1lA至IlJ是说明一用以制造依据本发明的第三实施例的垂直沟道晶体管的示范性方法的视图。[0028]图12A至12C是说明一用以制造该半导体装置的电容器的方法的视图，其中将依据本发明的第三实施例的垂直沟道晶体管应用至该半导体装置。[0029]图13是描述依据本发明的第四实施例的垂直沟道晶体管的视图。[0030]图14是描述一半导体装置的立体图，其中将依据本发明的第四实施例的垂直沟道晶体管应用至该半导体装置。[0031]图15A至15F是说明一用以制造依据本发明的第四实施例的垂直沟道晶体管的示范性方法的视图。[0032]图16A至16K是说明一用以形成该半导体装置的掩埋位线的方法的视图，其中将依据本发明的实施例的垂直沟道晶体管应用至该半导体装置。【具体实施方式】[0033]下面将参考所附附图来更详细描述本发明的示范性实施例。然而，本发明可以以不同形式来实施及不应该被解读为受在此所述的实施例限制。更确切地说，提供这些实施例，以致于此揭露将是完全且完整的，以及完全将本发明的范围传达给熟习该项技艺者。遍及该揭露，相似附图标记意指在本发明的各种附图及实施例中的相似部分。[0034]附图没有必要以比例绘制，以及在一些情况中，可以夸大比例，以便清楚地描述实施例的特征。当指第一层是在第二层“上”或在衬底“上”时，不仅指该第一层是直接形成于该第二层上或该衬底上的情况，而且指第三层存在于该第一层与该第二层或该衬底间的情况。[0035]图1A是描述依据本发明的第一实施例的垂直沟道晶体管的视图。图1B是沿着图1A的线A-A’所取得的平面图，以及图1C是沿着图1A的线B-B’所取得的平面图。[0036]参考图1A至1C，依据本发明的第一实施例的垂直沟道晶体管可以包括柱状物26、第一栅极电极29、屏蔽栅极电极30及第二栅极电极36。[0037]首先，在半导体衬底21上形成多个柱状物26，从该半导体衬底21的表面垂直地突出。在柱状物26下方进一步形成本体24。柱状物26可以从本体24的表面垂直地突出。可以在柱状物26上形成硬掩膜层图案22。所述多个柱状物26可以具有矩阵配置。柱状物26可以是四边形柱状物，每一四边形柱状物具有多个侧壁。柱状物26可以配置成在第一方向Y上以介电层25来隔离，以及可以在第二方向X上暴露彼此横向相对的柱状物26的第一及第二侧壁。每一柱状物26可以具有源极区、漏极区及沟道区(未编号)。该漏极区可以形成于该柱状物26的上部分中，以及该源极区可以形成于该柱状物26的下部分中。该沟道区可以形成于该漏极区与该源极区之间。该半导体衬底21、本体24及柱状物26包括含硅物质。例如，可以使用硅衬底或硅-锗衬底。于是，该柱状物26可以包括半导体柱状物、硅柱状物或硅-锗柱状物。[0038]在柱状物26的第一侧壁及第二侧壁上形成栅极介电层28。该栅极介电层28可以包括氧化硅或高介电物质。[0039]第一栅极电极29是形成于该栅极介电层28上，以覆盖柱状物26的第一侧壁。屏蔽栅极电极30是形成于该栅极介电层28上，以覆盖柱状物26的第二侧壁。屏蔽栅极电极30是形成具有比第一栅极电极29低的高度。第一栅极电极29可以是垂直栅极电极。[0040]连接至第一栅极电极29的侧壁的上部分的第二栅极电极36是形成于所述多个柱状物26之间。第二栅极电极36可以做为字线。第二栅极电极36可以具有被埋入所述多个柱状物26间所界定的空间的上部分中的形状。例如，第二栅极电极36可以埋入硬掩膜层图案22间。可以在第一栅极电极29与屏蔽栅极电极30间形成第一介电层31，以及可以在屏蔽栅极电极30上形成第二介电层34。可以使该第一介电层31及该第二介电层34凹陷预定深度，以及可以在凹陷的该第一介电层31及该第二介电层34上形成第二栅极电极36。以该第二介电层34使邻近第二栅极电极36的屏蔽栅极电极30隔离。[0041]第一栅极电极29及屏蔽栅极电极30具有在该第一方向Y上延伸的线状垂直栅极结构。第二栅极电极36具有以相同于第一栅极电极29的方式在该第一方向Y上延伸的形状。第一栅极电极29及屏蔽栅极电极30可以包括金属氮化物或低电阻金属。例如，第一栅极电极29及屏蔽栅极电极30可以包括TiN、TiAlN,WN、TaN,W、Al、Ru、Pt、Au之类。该第二栅极电极36可以包括W、Al、Ru、Pt、Au之类。可以使第一栅极电极29及第二栅极电极36凹陷预定深度，以及可以在凹陷的第一栅极电极29及第二栅极电极36上额外形成覆盖层37ο[0042]依据图1A至1C，依据本发明的第一实施例的垂直沟道晶体管具有双栅极结构，其中在柱状物26的两个侧壁上形成屏蔽栅极电极30及第一栅极电极29。第一栅极电极29成为垂直沟道晶体管的栅极电极。再者，当在柱状物26的侧壁上只形成第一栅极电极29时，第一栅极电极29可以形成实质厚度。依据此事实，可以减少栅极电阻。屏蔽栅极电极30的作用是遮蔽相邻栅极(亦即相邻第一栅极电极29)所造成的电场，藉此可以使相邻栅极效应减至最小程度。[0043]图2是描述一半导体装置的立体图，其中将依据本发明的第一实施例的垂直沟道晶体管应用至该半导体装置。[0044]参考图2，垂直沟道晶体管包括第一栅极电极104、第二栅极电极105及柱状物103。在柱状物103的侧壁上形成屏蔽栅极电极106。当使掩埋位线102及电容器108连接至垂直沟道晶体管时，可以实现像DRAM的半导体装置。掩埋位线102可以与柱状物103的下部分电性连接。掩埋位线102可以垂直地形成于半导体衬底101上及可以在第一方向上延伸。第一栅极电极104及第二栅极电极105可以在与该第一方向垂直相交的第二方向上延伸。电容器108可以与柱状物103的上部分电性连接。可以在电容器108与柱状物103间额外地形成接触插塞107。虽然未显示，但是电容器108可以包括储存节点、介电层及平板节点(platenodes)。垂直沟道晶体管不仅可以应用至像DRAM的存储器，而且亦可以应用至像快闪存储器的非易失性存储器。[0045]图3A至31是说明一用以制造依据本发明的第一实施例的垂直沟道晶体管的示范性方法的平面图。图4A至41是沿着图3A至31的线C-C’所取得的剖面图。[0046]参考图3A及4A，在半导体衬底21上形成硬掩膜层图案22A。该半导体衬底21包括含硅物质。例如，该半导体衬底21包括硅衬底或硅-锗衬底。硬掩膜层图案22A包括像氮化硅的氮化物。并且，硬掩膜层图案22A可以包括氧化硅或非晶碳。硬掩膜层图案22A可以具有包括氧化物或氮化物的多层结构。例如，硬掩膜层图案22A可以依硬掩膜(HM)氮化物及硬掩膜氧化物的顺序来堆迭。并且，硬掩膜层图案22A可以以硬掩膜氮化物、硬掩膜氧化物、硬掩膜氮氧化硅及硬掩膜碳的顺序来堆迭。在包括硬掩膜氮化物的情况中，可以在该半导体衬底21与硬掩膜层图案22A间额外地形成垫氧化物。该垫氧化物可以包括氧化硅。可以在形成硬掩膜层后，通过使用光刻胶图案来图案化，以形成硬掩膜层图案22A。硬掩膜层图案22A可以形成为在第二方向上延伸。[0047]通过使用硬掩膜层图案22A做为刻蚀掩膜，刻蚀该半导体衬底21预定深度，以形成多个本体24A。通过第一沟槽23使本体24A彼此分隔。通过第一沟槽23使该多个本体24A彼此分隔。通过第一沟槽23使该多个本体24A彼此分隔。本体24A是形成为从该半导体衬底21的表面垂直地延伸。本体24A具有横向相对侧壁。当从上方观看时，本体24A具有以第一沟槽23而彼此分隔的线性形状。例如，本体24A具有在该第二方向上延伸的线性结构。[0048]通过形成如上述的本体24A，在该半导体衬底21上形成包括本体24A及硬掩膜层图案22A的多个结构。通过第一沟槽23使该多个结构彼此分隔。虽然未显示，在界定第一沟槽23后，可以使用像金属氮化物的物质，在本体24A中额外地形成掩埋位线(BBL)。此将描述于后。[0049]接下来，形成层间介电层25A,以填充于本体24A间的空间。该层间介电层25A可以包括像氧化硅的氧化层。可以以CMP(化学机械研磨)之类平坦化该层间介电层25A，直到暴露硬掩膜层图案22A的表面为止。[0050]参考图3B及4B，形成光刻胶图案(未显示)朝与本体24A相交的方向(亦即，第一方向)延伸。使用光刻胶图案做为刻蚀阻障，刻蚀硬掩膜层图案22A及本体24A。依据此事实，形成多个柱状物26。当刻蚀本体24A时，亦可以刻蚀该层间介电层25A及硬掩膜层图案22A。于是，硬掩膜层图案22A及该层间介电层25A可以分别留下如附图标记22及25所示。[0051]所述多个柱状物26是以第二沟槽27来彼此分隔。本体24A留下如附图标记24所示，以及柱状物26是形成于本体24上。所述多个柱状物26可以具有矩阵配置。每一柱状物26可以具有4个侧壁。在任一方向(该第一方向，在该第一方向上以第一沟槽23使柱状物26彼此分隔)上彼此相对的每一柱状物26的侧壁可以接触该层间介电层25。换言之，该层间介电层25是形成于在该第一方向上配置的柱状物26间。第二沟槽27暴露在该第二方向上配置的柱状物26的其他横向相对侧壁(以下，称为‘第一侧壁及第二侧壁’)。第二沟槽27在与第一沟槽23相交的方向上延伸，以及可以具有比第一沟槽23浅的深度。于是，柱状物26是以多形成于每一本体24上。使该多个本体24以第一沟槽23彼此分隔，以及使所述多个柱状物26以第二沟槽27而彼此分隔。[0052]参考图3C及4C，在柱状物26的第一侧壁及第二侧壁上形成栅极介电层28。该栅极介电层28可以经由像热氧化或等离子体氧化的氧化来形成。该栅极介电层28可以经由化学气相沉积(CVD)或原子层沉积(ALD)形成于整个表面上。该栅极介电层28可以包括氧化硅、高介电物质之类。[0053]接下来，在形成有该栅极介电层28的柱状物26的第一侧壁及第二侧壁上分别形成第一栅极电极29及初步屏蔽栅极电极30A。初步屏蔽栅极电极30A及第一栅极电极29在该第一方向上延伸。为了形成初步屏蔽栅极电极30A及第一栅极电极29，可以在整个表面上形成第一导电层后，实施回刻蚀工艺。依据此事实，可以同时形成初步屏蔽栅极电极30A及第一栅极电极29。该第一导电层可以包括氧化物、具有低反应性的金属氮化物或低电阻金属。例如，初步屏蔽栅极电极30A可以包括TiN、TiAlN,WN、TaN,W、Al、Ru、Pt、Au之类。之后，在本实施例中，可以使用氮化钛(TiN)，形成该第一导电层。[0054]参考图3D及4D，形成第一介电层31A，以填充形成有第一栅极电极29及初步屏蔽栅极电极30A的柱状物26间的空间。该第一介电层31A可以包括像氧化硅的氧化物。可以以CMP之类平坦化该第一介电层31A，直到暴露硬掩膜层图案22的表面为止。[0055]参考图3E及4E，形成光刻胶图案32。光刻胶图案32可以具有暴露初步屏蔽栅极电极30A的上表面的形状。[0056]使用光刻胶图案32做为刻蚀阻障，刻蚀初步屏蔽栅极电极30A预定深度。依据此事实，形成屏蔽栅极电极30，以及在屏蔽栅极电极30上界定间隙33。[0057]通过形成上述屏蔽栅极电极30，在柱状物26的第一侧壁及第二侧壁上以自行对准方式形成包括屏蔽栅极电极30及第一栅极电极29的双栅极结构。屏蔽栅极电极30及第一栅极电极29具有高度差。虽然第一栅极电极29做为垂直沟道晶体管的栅极电极，但是屏蔽栅极电极30没有做为栅极电极。屏蔽栅极电极30可以实施遮蔽相邻第一栅极电极29所造成的电场的功能，藉此可使相邻栅极效应减至最小程度。[0058]参考图3F及4F，形成第二介电层34A，以填充间隙33。该第二介电层34A可以包括像氧化硅的氧化物。并且，该第二介电层34A可以包括像氮化硅的氮化物。可以以CMP之类平坦化该第二介电层34A，直到暴露硬掩膜层图案22的表面为止。该第二介电层34A是形成于屏蔽栅极电极30上。[0059]参考图3G及4G，使该第一介电层31A及该第二介电层34A凹陷预定深度。依据此事实，界定凹部35。凹部35的深度可以相同于硬掩膜层图案22的高度。可以控制凹部35的深度成比柱状物26的上表面低。凹部35可以界定于相邻硬掩膜层图案22之间。因界定凹部35，暴露第一栅极电极29的侧壁的上部分，以及该第一及第二介电层31及34保留在凹部35的底部上。凹部35是界定成没有暴露屏蔽栅极电极30。[0060]参考图3H及4H，形成第二栅极电极36，以填充凹部35。第二栅极电极36可以在该第一方向上延伸。为了形成第二栅极电极36，可以在整个表面上形成第二导电层后，实施回刻蚀工艺。该第二导电层可以包括W、Al、Ru、Pt、Au之类。此后，该第二导电层可以是由钨(W)所形成。第二栅极电极36可以具有埋入凹部35的结构。[0061]使第二栅极电极36与第一栅极电极29连接，以及通过该第一及第二介电层31及34，使第一及第二栅极电极29及36与屏蔽栅极电极30隔离。[0062]参考图31及41，使第一及第二栅极电极29及36凹陷预定深度。形成覆盖层37，以填充凹陷区域。该覆盖层37可以包括像氧化硅的氧化层。通过以此方式形成该覆盖层37，使第一及第二栅极电极29及36与周围结构隔离。[0063]图5A至5C是说明一用以制造该半导体装置的电容器的方法的视图，其中将依据本发明的第一实施例的垂直沟道晶体管应用至该半导体装置。[0064]参考图5A，通过移除硬掩膜层图案22，界定接触孔38。因为该层间介电层25及该覆盖层37是氧化硅以及硬掩膜层图案22是氮化硅，所以可以使用磷酸以湿式刻蚀来移除硬掩膜层图案22。依据此事实，通过该覆盖层37及该层间介电层25，以自行界定方式界定接触孔38。在接触孔38的底部上暴露柱状物26的上表面。[0065]参考图5B，形成间隔物39，以包围接触孔38的侧壁。间隔物39可以包括像氧化硅的氧化物。为了形成间隔物39，可以在沉积氧化硅后，实施回刻蚀工艺。[0066]形成埋入接触孔38的接触插塞40。接触插塞40可以包括多晶硅、金属之类。例如，在沉积多晶硅填充接触孔38后，可以实施平坦化工艺。间隔物39包围接触插塞40的侧壁。虽然未显示，但是可以在形成接触插塞40前，实施用以形成源极/漏极的离子注入。[0067]参考图5C，在接触插塞40上形成电容器的储存节点41。储存节点41可以具有柱形。在另一实施例中，储存节点41可以具有圆柱形。做为用以形成储存节点41的方法，可以采用众所皆知方法。例如，在形成模层(moldlayer)(未显示)后，通过刻蚀该模层，形成开口部，以及在开口部中形成储存节点41。然后，以全浸工艺(fulldip-outprocess)移除该模层。[0068]虽然未显示，但是可以额外地形成用以支撑储存节点41的外壁的支撑物。例如，在该模层上形成用于支撑物的物质，以及可以在实施该全浸工艺前，通过部分刻蚀该用于支撑物的物质，形成支撑物。再者，可以在储存节点41上额外地形成介电层及平板节点。[0069]图6是描述依据本发明的第二实施例的垂直沟道晶体管的视图。[0070]参考图6，依据本发明的第一实施例的垂直沟道晶体管可以包括柱状物26、第一栅极电极29及第二栅极电极36。[0071]首先，在半导体衬底21上形成多个柱状物26，从该半导体衬底21的表面垂直地突出。可以在柱状物26下方进一步形成本体24。柱状物26可以从本体24的表面垂直地突出。可以在柱状物26上形成硬掩膜层图案22。所述多个柱状物26可以具有矩阵配置。柱状物26可以是四边形柱状物，每一四边形柱状物具有多个侧壁。柱状物26可以配置成在第一方向Y上以层间介电层来隔离，以及可以在第二方向X上暴露彼此横向相对的柱状物26的第一及第二侧壁。每一柱状物26可以具有源极区、漏极区及沟道区(未编号)。该漏极区可以形成于该柱状物26的上部分中，以及该源极区可以形成于该柱状物26的下部分中。该沟道区可以形成于该漏极区与该源极区之间。该半导体衬底21、本体24及柱状物26包括含硅物质。例如，可以使用硅衬底或硅-锗衬底。于是，该柱状物26可以包括半导体柱状物、硅柱状物或硅-锗柱状物。[0072]在柱状物26的第一侧壁及第二侧壁上形成栅极介电层28。该栅极介电层28可以包括氧化硅或高介电物质。[0073]第一栅极电极29是形成于该栅极介电层28上，以覆盖柱状物26的第一侧壁。第一栅极电极29是垂直栅极电极。第一栅极电极29没有形成于柱状物26的第二侧壁上。并且，不像该第一实施例，没有形成覆盖第二侧壁的屏蔽栅极电极。[0074]连接至第一栅极电极29的侧壁的上部分的第二栅极电极36是形成于所述多个柱状物26之间。第二栅极电极36可以做为字线。第二栅极电极36可以具有埋入在所述多个柱状物26间所界定的空间的上部分的形状。例如，第二栅极电极36可以埋入硬掩膜层图案22间。可以在第一栅极电极29与邻接柱状物26间形成第一介电层31及第二介电层34。可以使该第一介电层31及该第二介电层34凹陷预定深度，以及可以在凹陷的该第一介电层31及该第二介电层34上形成第二栅极电极36。[0075]第一栅极电极29具有在该第一方向Y上延伸的线状垂直栅极结构。第二栅极电极36具有以相同于第一栅极电极29的方式在该第一方向Y延伸的形状。第一栅极电极29可以包括金属氮化物或低电阻金属。例如，第一栅极电极29可以包括TiN、TiAlN、WN、TaN、W、Al、Ru、Pt、Au之类。第二栅极电极36可以包括W、Al、Ru、Pt、Au之类。可以使第一栅极电极29及第二栅极电极36凹陷预定深度，以及可以在凹陷的第一栅极电极29及第二栅极电极36上额外形成覆盖层37。[0076]依据图6，依据本发明的第二实施例的垂直沟道晶体管具有单栅极结构，其中只在柱状物26的侧壁上形成第一栅极电极29。第一栅极电极29变成垂直沟道晶体管的栅极电极。再者，当在柱状物26的侧壁上只形成第一栅极电极29时，第一栅极电极29可以形成实质厚度。依据此事实，可以减少栅极电阻。特别地，因为只形成第一栅极电极29而没有形成屏蔽栅极电极，所以可以根本地防止相邻栅极效应。[0077]图7是描述一半导体装置的立体图，其中将依据本发明的第二实施例的垂直沟道晶体管应用至该半导体装置。[0078]参考图7，垂直沟道晶体管包括第一栅极电极204、第二栅极电极205及柱状物203。当掩埋位线202及电容器207连接至垂直沟道晶体管时，可以实现像DRAM的半导体装置。掩埋位线202可以与柱状物203的下部分电性连接。掩埋位线202可以垂直地形成于半导体衬底201上及可以在第一方向上延伸。第一栅极电极204及第二栅极电极205可以在与该第一方向垂直相交的第二方向上延伸。电容器207可以与柱状物203的上部分电性连接。可以在电容器207与柱状物203间额外地形成接触插塞206。虽然未显示，电容器207可以包括储存节点、介电层及平板节点。垂直沟道晶体管不仅可以应用至像DRAM的存储器，而且亦可以应用至像快闪存储器的非易失性存储器。[0079]图8A至SE是说明一用以制造依据本发明的第二实施例的垂直沟道晶体管的示范性方法的视图。不像该第一实施例，当界定间隙时，完全移除屏蔽栅极电极。以下，将针对在界定间隙前的程序，参考图4A至4D。[0080]参考图8A，形成光刻胶图案32。光刻胶图案32可以具有暴露初步屏蔽栅极电极30A的上表面的形状。[0081]使用光刻胶图案32做为刻蚀阻障，完全移除暴露初步屏蔽栅极电极30A。依据此事实，界定间隙33。不像该第一实施例，在该第二实施例中，当完全移除初步屏蔽栅极电极30A时，没有形成屏蔽栅极电极。以此方式所移除的初步屏蔽栅极电极30A可以是牺牲栅极电极。[0082]通过完全移除上述初步屏蔽栅极电极30A，只有第一栅极电极29保留在柱状物26的侧壁上。[0083]第一栅极电极29做为垂直沟道晶体管的栅极电极。通过没有形成屏蔽栅极电极，可以根本地防止相邻栅极所造成的相邻栅极效应。[0084]参考图SB，形成第二介电层34A，以填充间隙33。该第二介电层34A可以包括像氧化硅的氧化物。并且，该第二介电层34A可以包括像氮化硅的氮化物。可以以CMP之类平坦化该第二介电层34A，直到暴露硬掩膜层图案22的表面为止。[0085]参考图8C，使该第一介电层31A及该第二介电层34A凹陷预定深度。依据此事实，界定凹部35。凹部35的深度可以相同于硬掩膜层图案22的高度。可以控制凹部35的深度成比柱状物26的上表面低。凹部35可以界定于相邻硬掩膜层图案22之间。因界定凹部35，暴露第一栅极电极29的侧壁的上部分，以及该第一及第二介电层31及34保留在凹部35的底部上。[0086]参考图8D，形成第二栅极电极36，以填充凹部35。第二栅极电极36可以在该第一方向上延伸。为了形成第二栅极电极36，可以在整个表面上形成第二导电层后，实施回刻蚀工艺。该第二导电层可以包括W、Al、Ru、Pt、Au之类。该第二导电层可以是由钨(W)所形成。第二栅极电极36可以具有埋入凹部35的结构。[0087]使第二栅极电极36与第一栅极电极29的侧壁的上部分连接，以及可以通过该第一及第二介电层31及34，使第一及第二栅极电极29及36与邻接柱状物26隔离。[0088]参考图8E，使第一及第二栅极电极29及36凹陷预定深度。形成覆盖层37，以填充凹陷区域。该覆盖层37可以包括像氧化硅的氧化层。通过以此方式形成该覆盖层37，使第一及第二栅极电极29及36与周围结构隔离。[0089]随后形成接触插塞及电容器。对于用以形成接触插塞及电容器的方法，可以参考图5A至5C。[0090]图9是描述依据本发明的第三实施例的垂直沟道晶体管的视图。[0091]参考图9，依据本发明的第三实施例的垂直沟道晶体管可以包括柱状物54、第一栅极电极57、屏蔽栅极电极58及第二栅极电极66。[0092]首先，在半导体衬底51上形成多个柱状物54，从该半导体衬底51的表面垂直地突出。可以在柱状物54下方进一步形成本体53。柱状物54可以从本体53的表面垂直地突出。所述多个柱状物54可以具有矩阵配置。柱状物54可以是四边形柱状物，每一四边形柱状物具有多个侧壁。柱状物54可以配置成在第一方向Y上以层间介电层(未显示)来隔离，以及可以在第二方向X上暴露彼此横向相对的柱状物54的第一及第二侧壁。每一柱状物54可以具有源极区、漏极区及沟道区(未编号)。该漏极区可以形成于该柱状物54的上部分中，以及该源极区可以形成于该柱状物54的下部分中。该沟道区可以形成于该漏极区与该源极区之间。该半导体衬底51、本体53及柱状物54包括含硅物质。例如，可以使用硅衬底或硅-锗衬底。于是，该柱状物54可以包括半导体柱状物、硅柱状物或硅-锗柱状物。[0093]在柱状物54的第一侧壁及第二侧壁上形成栅极介电层56。该栅极介电层56可以包括氧化硅或高介电物质。[0094]第一栅极电极57是形成于该栅极介电层56上，以覆盖柱状物54的第一侧壁。第一栅极电极57可以是垂直栅极电极。屏蔽栅极电极58是形成为覆盖柱状物54的第二侧壁。屏蔽栅极电极58可以形成有比第一栅极电极57低的高度。并且，第一栅极电极57及屏蔽栅极电极58可以形成有比柱状物54的高度低的高度。[0095]连接至第一栅极电极57的侧壁的上部分的第二栅极电极66是形成于所述多个柱状物54之间。第二栅极电极66可以做为字线。第二栅极电极66可以具有被埋入所述多个柱状物54间所界定的空间的上部分中的形状。例如，第二栅极电极66可以埋入硬掩膜层图案52间。可以在第一栅极电极57与屏蔽栅极电极58间形成第一介电层59，以及可以在屏蔽栅极电极58上形成第二介电层62。可以使该第一介电层59及该第二介电层62凹陷有预定深度，以及第二栅极电极66可以形成于凹陷的该第一介电层59上。以该第二介电层62使相邻于第二栅极电极66的屏蔽栅极电极58分隔。可以在该第二介电层62及第一栅极电极57上形成间隔物64。可以通过间隔物64，使第二栅极电极66与周围结构分隔。可以在第二栅极电极66上额外地形成覆盖层67。[0096]第一栅极电极57及屏蔽栅极电极58具有在该第一方向Y上延伸的线状垂直栅极结构。第二栅极电极66具有以相同于第一栅极电极57的方式在该第一方向Y上延伸的形状。第一栅极电极57及屏蔽栅极电极58可以包括金属氮化物或低电阻金属。例如，第一栅极电极57及屏蔽栅极电极58可以包括TiN、TiAlN,WN、TaN、W、Al、Ru、Pt、Au之类。第二栅极电极66可以包括W、Al、Ru、Pt、Au之类。。[0097]依据图9，依据本发明的第三实施例的垂直沟道晶体管具有双栅极结构，其中在柱状物54的两个侧壁上形成屏蔽栅极电极58及第一栅极电极57。第一栅极电极57成为垂直沟道晶体管的栅极电极。再者，当在柱状物54的侧壁上只形成第一栅极电极57时，第一栅极电极57可以形成实质厚度。依据此事实，可以减少栅极电阻。屏蔽栅极电极58的作用是遮蔽相邻栅极所造成的电场，藉此可以使相邻栅极效应减至最小程度。[0098]图10是描述一半导体装置的立体图，其中将依据本发明的第三实施例的垂直沟道晶体管应用至该半导体装置。[0099]参考图10，垂直沟道晶体管包括第一栅极电极304、第二栅极电极305及柱状物303。在柱状物303的侧壁上形成屏蔽栅极电极306。当使掩埋位线302及电容器308连接至垂直沟道晶体管时，可以实现像DRAM的半导体装置。掩埋位线302可以与柱状物303的下部分电性连接。掩埋位线302可以垂直地形成于半导体衬底301上及可以在第一方向上延伸。第一栅极电极304及第二栅极电极305可以在与该第一方向垂直相交的第二方向上延伸。电容器308可以与柱状物303的上部分电性连接。可以在电容器308与柱状物303间额外地形成接触插塞307。虽然未显示，但是电容器308可以包括储存节点、一介电层及平板节点。垂直沟道晶体管不仅可以应用至像DRAM的存储器，而且亦可以应用至像快闪存储器的非易失性存储器。[0100]图1lA至IlJ是说明一用以制造依据本发明的第三实施例的垂直沟道晶体管的示范性方法的视图。[0101]参考图11A，在半导体衬底51上形成硬掩膜层图案52A。该半导体衬底51包括含硅物质。例如，该半导体衬底51包括硅衬底或硅-锗衬底。硬掩膜层图案52A包括像氮化硅的氮化物。并且，硬掩膜层图案52A可以包括氧化硅或非晶碳。硬掩膜层图案52A可以具有包括氧化物或氮化物的多层结构。例如，硬掩膜层图案52A可以依硬掩膜(HM)氮化物及硬掩膜氧化物的顺序来堆迭。并且，硬掩膜层图案52A可以以硬掩膜氮化物、硬掩膜氧化物、硬掩膜氮氧化硅及硬掩膜碳的顺序来堆迭。在包括硬掩膜氮化物的情况中，可以在该半导体衬底51与硬掩膜层图案52A间额外地形成垫氧化物。该垫氧化物可以包括氧化硅。可以在形成硬掩膜层后，通过使用光刻胶图案来图案化，以形成硬掩膜层图案52A。硬掩膜层图案52A可以形成为在第二方向上延伸。[0102]通过使用硬掩膜层图案52A做为刻蚀掩膜，刻蚀该半导体衬底51预定深度，以形成多个本体53A。通过第一沟槽(未显示)使本体53A彼此分隔。通过第一沟槽使该多个本体53A彼此分隔。本体53A是形成为从该半导体衬底51的表面垂直地延伸。本体53A具有横向相对侧壁。当从上方观看时，本体53A具有以第一沟槽而彼此分隔的线性形状。例如，本体53A具有在该第二方向上延伸的线性结构。对于第一沟槽，可以参考图3A的第一沟槽23。[0103]通过形成上述本体53A，在该半导体衬底51上形成包括本体53A及硬掩膜层图案52A的多个结构。通过第一沟槽使该多个结构彼此分隔。虽然未显示，在界定第一沟槽后，可以使用像金属氮化物的物质，在本体53A中额外地形成掩埋位线(BBL)。此将描述于后。[0104]接下来，形成层间介电层(未显示)，以填充于本体53A间的空间。该层间介电层可以包括像氧化硅的氧化层。可以以CMP(化学机械研磨)之类平坦化该层间介电层，直到暴露硬掩膜层图案52A的表面为止。对于该层间介电层，可以参考图3A的层间介电层25A。[0105]参考图11B,形成光刻胶图案(未显不)朝与本体53A相交的方向(亦即，第一方向)延伸。使用光刻胶图案做为刻蚀阻障，刻蚀硬掩膜层图案52A及本体53A。依据此事实，形成多个柱状物54。当刻蚀本体53A时，亦可以刻蚀硬掩膜层图案52A。于是，硬掩膜层图案52A可以留下如附图标记52所示。[0106]所述多个柱状物54是以第二沟槽55来彼此分隔。本体53A留下如附图标记53所示，以及柱状物54是形成于本体53上。所述多个柱状物54可以具有矩阵配置。每一柱状物54可以具有4个侧壁。在任一方向(该第一方向，在该第一方向上以第一沟槽使柱状物54彼此分隔)上彼此相对的每一柱状物54的侧壁可以接触该层间介电层。换言之，该层间介电层是形成于在该第一方向上配置的柱状物54间。第二沟槽55暴露在该第二方向上配置的柱状物54的其他横向相对侧壁(以下，称为‘第一侧壁及第二侧壁’)。第二沟槽55在与第一沟槽相交的方向上延伸，以及可以具有比第一沟槽浅的深度。于是，柱状物54是以多形成于每一本体53上。使该多个本体53以第一沟槽彼此分隔，以及使所述多个柱状物54以第二沟槽55彼此分隔。[0107]参考图11C，在柱状物54的第一侧壁及第二侧壁上形成栅极介电层56。该栅极介电层56可以经由像热氧化或等离子体氧化的氧化来形成。该栅极介电层56可以经由化学气相沉积(CVD)或原子层沉积(ALD)而形成于整个表面上。该栅极介电层56可以包括氧化硅、高介电物质之类。[0108]接下来，在形成有该栅极介电层56的柱状物54的第一侧壁及第二侧壁上分别形成初步第一栅极电极57A及初步屏蔽栅极电极58A。初步屏蔽栅极电极58A及初步第一栅极电极57A在该第一方向上延伸。为了形成初步屏蔽栅极电极58A及初步第一栅极电极57A，可以在整个表面上形成第一导电层后，实施回刻蚀工艺。依据此事实，可以同时形成初步屏蔽栅极电极58A及初步第一栅极电极57A。该第一导电层可以包括氧化物、具有低反应性的金属氮化物或低电阻金属。例如，初步屏蔽栅极电极58A可以包括TiN、TiAlN,WN、TaN、W、Al、Ru、Pt、Au之类。之后，在本实施例中，可以使用氮化钛(TiN)，形成该第一导电层。[0109]参考图11D，形成第一介电层59A，以填充形成有初步第一栅极电极57A及初步屏蔽栅极电极58A的柱状物54间的空间。该第一介电层59A可以包括像氧化硅的氧化物。可以以CMP之类平坦化该第一介电层59A，直到暴露硬掩膜层图案52的表面为止。[0110]参考图11E，形成光刻胶图案60。光刻胶图案60可以具有暴露初步屏蔽栅极电极58A的上表面的形状。[0111]使用光刻胶图案60做为刻蚀阻障，将初步屏蔽栅极电极58A刻蚀预定深度。依据此事实，形成屏蔽栅极电极58，以及在屏蔽栅极电极58上界定间隙61。[0112]参考图11F，形成第二介电层62A，以填充间隙61。该第二介电层62A可以包括像氧化硅的氧化物。并且，该第二介电层62A可以包括像氮化硅的氮化物。可以以CMP之类平坦化该第二介电层62A，直到暴露硬掩膜层图案52的表面为止。该第二介电层62A是形成于屏蔽栅极电极58上。[0113]参考图11G,使初步第一栅极电极57A、该第一介电层59A及该第二介电层62A凹陷预定深度。依据此事实，界定第一凹部63。第一凹部63的深度比柱状物54的上表面低。通过第一凹部63形成第一栅极电极57，以及暴露第一栅极电极57的上表面。第一及第二介电层59及62保留在第一凹部63的底部上。第一凹部63是界定成没有暴露屏蔽栅极电极58。换句话说，该第二介电层62在屏蔽栅极电极58上保留预定厚度。[0114]通过形成上述第一栅极电极57，在柱状物54的第一侧壁及第二侧壁上以自行对准方式形成包括屏蔽栅极电极58及第一栅极电极57的双栅极结构。屏蔽栅极电极58及第一栅极电极57具有高度差。屏蔽栅极电极58具有比第一栅极电极57低的高度。虽然第一栅极电极57做为垂直沟道晶体管的栅极电极，但是屏蔽栅极电极58没有做为栅极电极。屏蔽栅极电极58可以实施遮蔽相邻第一栅极电极57所造成的电场的功能，藉此可使相邻栅极效应减至最小程度。[0115]参考图11H，在第一凹部63的两个侧壁上形成间隔物64。间隔物64可以使用像氧化硅的氧化物来形成。例如，间隔物64是通过在整个表面上沉积氧化硅及然后实施回刻蚀所形成。间隔物64的厚度可以相同于下面的第一栅极电极57的厚度。[0116]部分回刻蚀该第一介电层59，以与间隔物64自行对准。通过此事实，暴露第一栅极电极57的侧壁的上部分。当回刻蚀该第一介电层59时，控制深度，以便没有暴露屏蔽栅极电极58。亦即，第二介电层62保留在屏蔽栅极电极58上。[0117]通过依此方式使用间隔物64回刻蚀该第一介电层59，如附图标记65所示，暴露第一栅极电极57的侧壁的上部分。[0118]参考图111，形成第二栅极电极66，以填充在该第一介电层59上所界定的空间。第二栅极电极66可以在该第一方向上延伸。为了形成第二栅极电极66，在整个表面上形成第二导电层后，可以实施回刻蚀工艺。该第二导电层可以包括W、Al、Ru、Pt、Au之类。之后，该第二导电层可以由钨(W)所形成。第二栅极电极66可以具有掩埋结构。[0119]使第二栅极电极66与第一栅极电极57连接，以及可以使第二栅极电极66通过该第一及第二介电层59及62与屏蔽栅极电极58隔离。[0120]从上面叙述可轻易得知，依据本发明的第三实施例的垂直沟道晶体管具有双栅极结构，其中在柱状物54的两个侧壁上形成第一栅极电极57及屏蔽栅极电极58。[0121]参考图11J，使第二栅极电极66的表面凹陷。[0122]形成覆盖层67，以填充在凹陷第二栅极电极66上所界定的空间。该覆盖层67可以包括像氧化硅的氧化层。通过依此方式形成该覆盖层67，使该第一及第二栅极电极57及58与周围结构隔离。[0123]图12A至12C是说明一用以制造该半导体装置的电容器的方法的视图，其中将依据本发明的第三实施例的垂直沟道晶体管应用至该半导体装置。[0124]参考图12A，通过移除硬掩膜层图案52，界定接触孔68。因为间隔物64及该覆盖层67是氧化硅及硬掩膜层图案52是氮化硅，所以可以经由使用磷酸的湿式刻蚀，移除硬掩膜层图案52。依据此事实，通过该覆盖层67及间隔物64，以自行界定方式界定接触孔68。在接触孔68的底部上暴露柱状物54的上表面。[0125]参考图12B，形成接触插塞69，以埋入接触孔68中。接触插塞69可以包括多晶硅、金属之类。例如，在沉积多晶硅以填充接触孔68后，可以实施平坦化工艺。间隔物64包围接触插塞69的侧壁。虽然未显示，可以在形成接触插塞69前，实施用以形成源极/漏极的离子注入。[0126]参考图12C，在接触插塞69上形成电容器的储存节点70。储存节点70可以具有柱状。在另一实施例中，储存节点70可以具有圆柱形。做为用以形成储存节点70的方法，可以采用众所皆知方法。例如，在形成模层(未显示)后，通过刻蚀该模层，形成开口部，以及在开口部中形成储存节点70。然后，以全浸工艺移除该模层。[0127]虽然未显示，但是可以额外地形成用以支撑储存节点70的外壁的支撑物。例如，在该模层上形成用于支撑物的物质，以及可以在实施该全浸工艺前，通过部分刻蚀该用于支撑物的物质，形成支撑物。再者，可以在储存节点70上额外地形成介电层及平板节点。[0128]图13是描述依据本发明的第四实施例的垂直沟道晶体管的视图。[0129]参考图13，依据本发明的第四实施例的垂直沟道晶体管可以包括柱状物54、第一栅极电极57及第二栅极电极66。[0130]首先，在半导体衬底51上形成多个柱状物54，从该半导体衬底51的表面垂直地突出。在柱状物54下方进一步形成本体53。柱状物54可以从本体53的表面垂直地突出。所述多个柱状物54可以具有矩阵配置。柱状物54可以是四边形柱状物，每一四边形柱状物具有多个侧壁。柱状物54可以配置成在第一方向Y上以层间介电层(未显示)来隔离，以及可以在第二方向X上暴露彼此横向相对的柱状物54的第一及第二侧壁。每一柱状物54可以具有源极区、漏极区及沟道区(未编号)。该漏极区可以形成于该柱状物54的上部分中，以及该源极区可以形成于该柱状物54的下部分中。该沟道区可以形成于该漏极区与该源极区之间。该半导体衬底51、本体53及柱状物54包括含硅物质。例如，可以使用硅衬底或硅-锗衬底。于是，该柱状物54可以包括半导体柱状物、硅柱状物或硅-锗柱状物。[0131]在柱状物54的第一侧壁及第二侧壁上形成栅极介电层56。该栅极介电层56可以包括氧化硅或高介电物质。[0132]第一栅极电极57是形成于该栅极介电层56上，以覆盖柱状物54的第一侧壁。第一栅极电极57可以形成为比柱状物54的高度低。第一栅极电极57可以成为垂直栅极电极。[0133]连接至第一栅极电极57的侧壁的上部分的第二栅极电极66是形成于所述多个柱状物54之间。第二栅极电极66可以做为字线。第二栅极电极66可以具有被埋入所述多个柱状物54间所界定的空间的上部分中的形状。例如，第二栅极电极66可以埋入硬掩膜层图案52间。可以在第一栅极电极57与邻接柱状物54间形成第一介电层59。第一栅极电极57与第二介电层62可以具有相同高度。该第一介电层59可以具有比第一栅极电极57及该第二介电层62低的高度。该第二介电层62可以形成于柱状物54的背向侧壁上。可以使该第一介电层59凹陷预定深度，以及第二栅极电极66可以形成于凹陷的该第一介电层59上。可以在该第二介电层62及第一栅极电极57上形成间隔物64。可以使第二栅极电极66以间隔物64与周围结构隔离。可以在第二栅极电极66上额外地形成覆盖层67。[0134]第一栅极电极57具有在该第一方向Y上延伸的线状垂直栅极结构。第二栅极电极66具有以相同于第一栅极电极57的方式在该第一方向Y上延伸的形状。第一栅极电极57可以包括金属氮化物或低电阻金属。例如，第一栅极电极57可以包括TiN、TiAlN,WN,TaN、W、Al、Ru、Pt、Au之类。第二栅极电极66可以包括W、Al、Ru、Pt、Au之类。[0135]依据图13，依据本发明的第四实施例的垂直沟道晶体管具有单栅极结构，其中只在柱状物54的侧壁上形成第一栅极电极57。第一栅极电极57成为垂直沟道晶体管的栅极电极。再者，当在柱状物54的侧壁上只形成第一栅极电极57时，第一栅极电极57可以形成实质厚度。依据此事实，可以减少栅极电阻。特别地，因为只形成第一栅极电极57而没形成屏蔽栅极电极，所以可以根本地防止相邻栅极效应。[0136]图14是描述一半导体装置的立体图，其中将依据本发明的第四实施例的垂直沟道晶体管应用至该半导体装置。[0137]参考图14，垂直沟道晶体管包括第一栅极电极404、第二栅极电极405及柱状物403。当使掩埋位线402及电容器407连接至垂直沟道晶体管时，可以实现像DRAM的半导体装置。掩埋位线402可以与柱状物403的下部分电性连接。掩埋位线402可以垂直地形成于半导体衬底401上及可以在第一方向上延伸。第一栅极电极404及第二栅极电极405可以在与该第一方向垂直相交的第二方向上延伸。电容器407可以与柱状物403的上部分电性连接。可以在电容器407与柱状物403间额外地形成接触插塞406。虽然未显示，电容器407可以包括储存节点、介电层及平板节点。垂直沟道晶体管不仅可以应用至像DRAM的存储器，而且亦可以应用至像快闪存储器的非易失性存储器。[0138]图15A至15F是说明用以制造依据本发明的第四实施例的垂直沟道晶体管的示范性方法的视图。不像该第三实施例，当界定间隙时，完全移除屏蔽栅极电极。以下，对于在界定间隙前的工艺，将参考图1lA至11D。[0139]参考图15A，形成光刻胶图案60。光刻胶图案60可以具有暴露初步屏蔽栅极电极58A的上表面的形状。[0140]使用光刻胶图案60做为刻蚀阻障，完全刻蚀初步屏蔽栅极电极58A。依据此事实，界定间隙61。依此方式移除的初步屏蔽栅极电极58A可以成为牺牲栅极电极。[0141]通过完全移除初步屏蔽栅极电极58A，只有初步第一栅极电极57A保留在等柱状物54的侧壁上。[0142]参考图15B，形成第二介电层62A，以填充间隙61。该第二介电层62A可以包括像氧化硅的氧化物。并且，该第二介电层62A可以包括像氮化硅的氮化物。可以以CMP之类平坦化该第二介电层62A，直到暴露硬掩膜层图案52的表面为止。[0143]参考图15C,使初步第一栅极电极57A、该第一介电层59A及该第二介电层62A凹陷预定深度。依据此事实，界定第一凹部63。第一凹部63的深度可以比柱状物54的上表面低。通过第一凹部63形成第一栅极电极57，以及暴露第一栅极电极57的上表面。第一及第二介电层59及62保留在第一凹部63的底部上。[0144]第一栅极电极57做为垂直沟道晶体管的栅极电极。通过没有形成屏蔽栅极电极，可以根本地防止相邻栅极所造成的相邻栅极效应。[0145]参考图15D，在第一凹部63的两个侧壁上形成间隔物64。间隔物64可以由像氧化硅的氧化物所形成。例如，间隔物64可以通过在整个表面上沉积氧化硅及回刻蚀该氧化硅来形成。间隔物64的厚度可以相同于下面的第一栅极电极57的厚度。[0146]部分回刻蚀该第一介电层59，以与间隔物64自行对准。由于此事实，暴露第一栅极电极57的侧壁的上部分。[0147]通过依此方式使用间隔物64回刻蚀该第一介电层59，如附图标记65所示，暴露第一栅极电极57的侧壁的上部分。[0148]参考图15E，形成第二栅极电极66，以填充在该第一介电层59上所界定的空间。第二栅极电极66可以在该第一方向上延伸。为了形成第二栅极电极66，在整个表面上形成第二导电层后，可以实施回刻蚀工艺。该第二导电层可以包括W、Al、Ru、Pt、Au之类。该第二导电层可以由钨(W)所形成。第二栅极电极66可以具有掩埋结构。[0149]使第二栅极电极66与第一栅极电极57的侧壁的上部分连接。[0150]从上面叙述可轻易得知，依据本发明的第四实施例的垂直沟道晶体管具有单栅极结构，其中只在柱状物54的任一侧壁上形成第一栅极电极57。[0151]参考图15F,使第二栅极电极66的表面凹陷。[0152]形成覆盖层67，以填充在凹陷的第二栅极电极66上所界定的空间。该覆盖层67可以包括像氧化硅的氧化物。[0153]接着形成接触插塞及电容器。对于用以形成接触插塞及电容器的方法，可以参考图12A至12C。[0154]下面将描述用以形成依据本发明的第一至第四实施例的掩埋位线的方法。以下，将说明用以形成该半导体装置的掩埋位线的方法，其中将图2所示的依据该第一实施例的垂直沟道晶体管应用至该半导体装置。相同方法可以应用至其他实施例。在图3B中，在形成该第一介电层前，可以形成掩埋位线。换言之，在形成图3A所示的本体后，在图3B中，在形成该第一介电层前，可以形成掩埋位线。[0155]图16A至16K是说明用以形成该半导体装置的掩埋位线的方法的视图，其中将依据本发明的实施例的垂直沟道晶体管应用至该半导体装置。[0156]参考图16A，在包括本体(见图4A的附图标记24A)的整个表面上形成钝化层(passivationlayers)。可以堆迭第一钝化层71及第二钝化层72来做为钝化层。该第一钝化层71及该第二钝化层72的每一个可以包括氧化物、氮化物之类。因为该第一钝化层71及该第二钝化层72应该具有刻蚀选择性，所以选择不同物质做为该第一钝化层71及该第二钝化层72。例如，如果使用氧化物，形成该第一钝化层71，则选择相对于该氧化物具有刻蚀选择性的物质，形成该第二钝化层72。如果该第一钝化层71是由氧化物所形成，则该第二钝化层72可以由氮化物所形成。[0157]以间隙填充在本体24A间的第一沟槽23的方式，在包括该第二钝化层72的所形成的结构(resultantstructure)的整个表面上形成第一牺牲层73。可以使用相对于该第一及第二钝化层71及72具有不同刻蚀选择性的物质，形成该第一牺牲层73。该第一牺牲层73可以包括氧化层、氮化层、硅层之类。在此，虽然可以重复使用做为该第一及第二钝化层71及72的物质来做为该第一牺牲层73，但是使用不同的物质以具有不同刻蚀选择性。以下，可以使用硅层做为该第一牺牲层73。[0158]参考图16B，平坦化该第一牺牲层73。该第一牺牲层73的平坦化包括CMP(化学机械研磨)工艺。相继地，实施回刻蚀工艺。通过该回刻蚀工艺，形成凹陷的第一牺牲层图案73A。在该回刻蚀工艺期间，没有刻蚀该第二钝化层72，因为它具有不同于该第一牺牲层73的刻蚀选择性。[0159]参考图16C，选择性地移除由凹陷第一牺牲层图案73A所暴露的该第二钝化层72的部分。通过此事实，形成具有相同于第一牺牲层图案73A的高度的第二钝化层图案72A。为了移除该第二钝化层72，可以采用湿式刻蚀或干式刻蚀。[0160]参考图16D，在形成有第二钝化层图案72A的该所形成的结构的整个表面上形成第二牺牲层74。该第二牺牲层74间隙填充第一沟槽23。该第二牺牲层74可以由具有不同于该第一钝化层71的刻蚀选择性的物质所形成。该第二牺牲层74可以包括氧化层、氮化层、硅层之类。在此，虽然可以重复使用做为该第一钝化层71的物质来做为该第二牺牲层74，但是使用具有不同刻蚀选择性的不同物质。以下，依据本实施例，可以使用硅层来做为该第二牺牲层74。[0161]平坦化该第二牺牲层74。该第二牺牲层74的平坦化包括CMP(化学机械研磨)工艺。相继地，实施回刻蚀工艺。通过该回刻蚀工艺，形成凹陷的第二牺牲层图案74A。在该回刻蚀工艺期间，没有刻蚀该第一钝化层71，因为它具有不同于该第二牺牲层74的刻蚀选择性。[0162]参考图16E，在包括第二牺牲层图案74A的所形成的结构的整个表面上形成第三钝化层75。该第三钝化层75可以包括氧化层、氮化层、硅层之类。该第三钝化层75可以是由具有不同于该第一钝化层71的刻蚀选择性的物质所形成。因此，选择不同的物质做为该第一钝化层71及该第三钝化层75。例如，如果使用氧化层做为该第一钝化层71，则选择具有不同于该氧化层的刻蚀选择性的物质做为该第三钝化层75。如果使用该氧化层做为该第一钝化层71，则可以使用氮化层做为该第三钝化层75。[0163]参考图16F，经由间隔物刻蚀来选择性地刻蚀该第三钝化层75。依据此事实，形成第三钝化层图案75A。第三钝化层图案75A具有覆盖本体24A及硬掩膜层图案22A的侧壁的间隔物的形式。第三钝化层图案75A具有在第二牺牲层图案74A上覆盖本体24A及硬掩膜层图案22A的侧壁的高度。第三钝化层图案75A覆盖该第一钝化层71。通过第三钝化层图案75A，暴露下面的第二牺牲层图案74A。[0164]移除第二牺牲层图案74A。使用干式刻蚀或湿式刻蚀移除第二牺牲层图案74A。[0165]当依此方式移除第二牺牲层图案74A时，在第三钝化层图案75A与第二钝化层图案72A间形成初步开口部76A及76B。初步开口部76A及76B暴露该第一钝化层71的部分。初步开口部76A及76B是以沿着本体24A的侧壁延伸的线条的形式所形成。特别地，初步开口部76A及76B是形成于本体24A的两个侧壁上。[0166]参考图16G，选择性地移除经由初步开口部76A及76B所暴露的该第一钝化层71的部分。通过此事实，形成开口部77A及77B。以第一钝化层图案71A、第二钝化层图案72A及第三钝化层图案75A覆盖形成有开口部77A及77B的本体24A的侧壁。当从开口部77A及77B的位置观看时，以第一钝化层图案71A及第二钝化层图案72A覆盖本体24A的下侧壁，以及以第一钝化层图案71A及第三钝化层图案75A覆盖本体24A的上侧壁。当形成开口部77A及77B时，可以同时移除在硬掩膜层图案22A上所形成的该第一钝化层71的部分。[0167]开口部77A及77B可以以沿着本体24A的侧壁延伸的线条的形式开口。特别地，开口部77A及77B是在本体24A的两个侧壁上同时形成的。因此，一连串用以形成等开口部77A及77B的工艺称为双侧接触(double-side-contact，DSC)工艺。该双侧接触工艺(DSC)是与OSC(单侧接触)工艺成对比的。虽然该OSC工艺是用以只在每一本体的两个侧壁中的任一个开口的工艺，但是该双侧接触(DSC)工艺是在每一本体24A的两个侧壁上开口的工艺。[0168]不像该OSC工艺，上述双侧接触(DSC)工艺是简单的。并且，可以不使用倾斜离子注入及OSC掩膜。特别地，可以使等开口部77A及77B的高度一致。[0169]参考图16H，实施等离子体掺杂78。此时，掺杂经由等开口部77A及77B暴露的本体24A的侧壁的部分。于是，形成源极/漏极区79。源极/漏极区79成为垂直沟道晶体管的源极区或漏极区。[0170]源极/漏极区79可以通过实施倾斜离子注入取代等离子体掺杂78来形成。可以使用在原处(insitu)掺杂有掺杂物的掺杂多晶硅，做为用以形成源极/漏极区79的另一方法。例如，通过在间隙填充该掺杂多晶硅后，实施退火处理，可以将在该掺杂多晶硅中的掺杂物扩散至本体24A中。[0171]参考图161，在包括开口部77A及77B的所形成的结构的整个表面上形成导电层80。该导电层80包括像近贵金属及耐火金属的金属。该导电层80包括能硅化(silicidation)的金属。例如，该导电层80包括选自钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、钨(W)、钼(Pt)及钯(Pd)中的任一个。该导电层80是使用化学气相沉积(CVD)或原子层沉积(ALD)来形成。决定该导电层80的沉积厚度为能至少填充开口部77A及77B的厚度。选择这样的厚度，以允许在随后硅化工艺中的完全硅化。[0172]参考图16J，实施退火处理(annealing)81。依据此事实，实施硅化，其中该导电层80与本体24A彼此反应。因为该导电层80是金属及本体24A的材料包含硅，所以通过该导电层80与本体24A的反应形成金属娃化物82。该金属娃化物82包括选自娃化钴、娃化钛、硅化钽、硅化镍、硅化钨、硅化钼及硅化钯中的任一个。该退火处理81包括快速热退火处理(rapidthermalannealing,RTA)。依本体24A及该导电层80的种类而定,可以在不同温度下实施该快速热退火处理(RTA)。例如，在使用钴(Co)来形成该导电层80的情况中，退火温度范围可以是约400°C至约800°C。该金属硅化物82可以形成为有完全硅化(FUSI)结构。通过从本体24A的两个侧壁充分实施硅化，使经由开口部77A及77B暴露的本体24A的部分完全硅化。经由完全硅化，在本体24A中形成该金属硅化物82。[0173]在形成该金属硅化物82后，留下未反应导电层80A。经由上述硅化工艺所形成的该金属硅化物82成为掩埋位线(BBL)。以下，该金属硅化物称为掩埋位线82。[0174]参考图16K，移除该未反应导电层80A。可以经由湿式刻蚀移除该未反应导电层80A。[0175]同时，在使用钴形成该导电层80的情况中，为了形成硅化钴，实施快速热退火处理(RTA)至少两次。例如，实施第一次退火处理及第二次退火处理。该第一次退火处理是在约400°C至约600°C的温度下实施，以及该第二次退火处理是在约600°C至约800°C的温度下实施。通过该第一次退火处理，形成具有CoSix(X=约0.1至约1.5)相的娃化钴。通过该第二次退火处理，获得具有CoSi2相的硅化钴。在硅化钴间，CoSi2相的硅化钴具有最小比电阻(specificresistance)。在该第一次退火处理与该第二次退火处理间移除未反应钴。可以使用硫酸(H2SO4)与过氧化氢(H2O2)的混合化学物，移除该未反应钴。[0176]可在电子装置中包含依据本发明的实施例的垂直沟道晶体管。该电子装置可以是PDA、膝上型电脑、笔记型电脑、联网平板电脑(webtablet)、无线电话、移动电话、数码音乐播放器、有线或无线电子设备或包含它们中的至少两个的复合电子装置中之一。该电子装置可以包括存储器，以及存储器可以包括依据本发明的实施例的垂直沟道晶体管。[0177]可以使用依据本发明的实施例的半导体装置，实现存储器系统。该存储器系统可以包括用以储存大量资料的存储器及存储器控制器。该存储器控制器控制存储器，以从存储器读取资料或将资料写入存储器，来回应主机的读取/写入请求。该存储器控制器可以构成用以将从该主机(例如，移动终端机或电脑系统)所提供的位址对映至实体位址的位址对映表(addressmappingtable)。存储器可以包括依据本发明的实施例的垂直沟道晶体管。[0178]从上面叙述可显而易知，依据本发明的实施例，可形成具有单栅极结构或双栅极结构的自行对准垂直栅极电极。[0179]在本发明的实施例中，当经由在柱状物的该侧壁上只形成一个垂直栅极电极来形成该单栅极结构时，可以形成厚的垂直栅极电极。依据此事实，可以减少栅极电阻。并且，当经由形成垂直栅极电极而没有屏蔽栅极电极来形成该单栅极结构时，可以使相邻栅极效应减至最小程度。[0180]再者，在本发明的实施例中，甚至当经由在柱状物的两个侧壁上分别形成屏蔽栅极电极及垂直栅极电极来形成双栅极结构时，仍可以通过减少该屏蔽栅极电极的高度，形成厚的垂直栅极电极。于是，可以减少栅极电阻。此外，由于该屏蔽栅极电极的存在，可以使相邻栅极效应减至最小程度。[0181]虽然已就上述特定实施例描述本发明，但是本领域技术人员显然易知，可以实施各种变更及修改而不脱离下列申请专利范围所界定的本发明的精神及范围。【权利要求】1.一种制造垂直沟道晶体管的方法，包括:形成具有两个横向相对侧壁的多个柱状物于衬底上；形成栅极介电层于所述柱状物的两个侧壁上；形成覆盖所述柱状物的任一侧壁的第一栅极电极、及覆盖所述柱状物的其他侧壁且具有比所述第一栅极电极低的高度的屏蔽栅极电极于该栅极介电层上；以及形成与所述第一栅极电极的侧壁的上部分连接的第二栅极电极。2.根据权利要求1所述的方法，其中形成所述第一栅极电极及所述屏蔽栅极电极包括:形成分别覆盖所述柱状物的两个侧壁的所述第一栅极电极及初步屏蔽栅极电极；以第一介电层填充在所述多个柱状物的每一个间的间隙；通过部分移除所述初步屏蔽栅极电极预定深度，形成所述屏蔽栅极电极；以及以第二介电层填充在所述屏蔽栅极电极的每一个上所形成的间隙。3.根据权利要求2所述的方法，其中形成所述屏蔽栅极电极包括:形成暴露所述初步屏蔽栅极电极的上表面且覆盖所述第一栅极电极及所述柱状物的光刻胶图案；以及通过刻蚀所述初步屏蔽栅极电极的上部分，形成在所述屏蔽栅极电极上的间隙。4.根据权利要求2所述的方法，其中形成所述第二栅极电极包括:通过部分移除该第一介电层及该第二介电层，形成凹部；以及以导电层填充所述凹部，以形成所述第二栅极电极。5.根据权利要求1所述的方法，进一步包括:在所述第二栅极电极形成后，使所述第一栅极电极及所述第二栅极电极的上部分凹陷；以及形成覆盖层，以填充凹陷的上部分。6.根据权利要求1所述的方法，其中形成所述第一栅极电极及所述屏蔽栅极电极包括:形成分别覆盖所述柱状物的两个侧壁的初步第一栅极电极及初步屏蔽栅极电极；以第一介电层填充在所述多个柱状物的每一个间的间隙；通过部分移除所述初步屏蔽栅极电极预定深度，形成所述屏蔽栅极电极；以第二介电层填充在所述屏蔽栅极电极的每一个上所形成的间隙；以及使所述初步第一栅极电极、该第一介电层及该第二介电层凹陷预定深度，以形成所述第一栅极电极及在所述第一栅极电极上的第一凹部。7.根据权利要求6所述的方法，其中形成所述屏蔽栅极电极包括:形成暴露所述初步屏蔽栅极电极的上表面且覆盖所述第一栅极电极及所述柱状物的光刻胶图案；以及通过刻蚀所述初步屏蔽栅极电极的上部分，形成在所述屏蔽栅极电极上的间隙。8.根据权利要求6所述的方法，其中形成所述第二栅极电极包括:形成间隔物于所述第一凹部的两个侧壁上；通过使该第一介电层凹陷成与所述间隔物自行对准，形成第二凹部；以及以导电层填充所述第二凹部，以形成所述第二栅极电极。9.根据权利要求1所述的方法，其中所述第一栅极电极具有在第一方向延伸的线状垂直栅极结构，以及所述第二栅极电极具有在相同于所述第一栅极电极的方向延伸的形状。10.根据权利要求1所述的方法，其中所述第一栅极电极包括氮化钛层，以及所述第二栅极电极包括钨层。11.一种制造垂直沟道晶体管的方法，包括:形成具有两个横向相对侧壁的多个柱状物于衬底上；形成栅极介电层于所述柱状物的两个侧壁上；形成覆盖所述柱状物的两个侧壁的任一侧壁的第一栅极电极；以及形成与所述第一栅极电极的侧壁的上部分连接的第二栅极电极。12.根据权利要求11所述的方法，其中形成所述第一栅极电极包括:形成分别覆盖所述柱状物的两个侧壁的牺牲栅极电极及所述第一栅极电极；以第一介电层填充在所述多个柱状物的每一个间的间隙；通过移除所述牺牲栅极电极，形成间隙；以及形成第二介电层，以填充所述间隙。13.根据权利要求12所述的方法，其中形成所述间隙包括:形成暴露所述牺牲栅极电极的上表面且覆盖所述第一栅极电极及所述柱状物的光刻胶图案；以及刻蚀所述牺牲栅极电极。14.根据权利要求12所述的方法，其中形成所述第二栅极电极包括:通过部分移除该第一介电层及该第二介电层，形成凹部；以及以导电层填充所述凹部，以形成所述第二栅极电极。15.根据权利要求11所述的方法，进一步包括:在所述第二栅极电极形成后，使所述第二栅极电极的部分凹陷；以及形成覆盖层，以填充所述凹陷的部分。16.根据权利要求11所述的方法，其中形成所述第一栅极电极包括:形成分别覆盖所述柱状物的两个侧壁的初步第一栅极电极及牺牲栅极电极；以第一介电层填充在所述多个柱状物的每一个间的间隙；通过移除所述牺牲栅极电极，形成间隙；形成第二介电层，以填充所述间隙；以及使所述初步第一栅极电极、该第一介电层及该第二介电层凹陷预定深度，以形成所述第一栅极电极及在所述第一栅极电极上的第一凹部。17.根据权利要求16所述的方法，其中形成所述间隙包括:形成暴露所述牺牲栅极电极的上表面且覆盖所述第一栅极电极及所述柱状物的光刻胶图案；以及刻蚀所述牺牲栅极电极。18.根据权利要求16所述的方法，其中形成所述第二栅极电极包括:形成间隔物于所述第一凹部的两个侧壁；通过使该第一介电层凹陷成与所述间隔物自行对准，以形成第二凹部；以及以导电层填充所述第二凹部，以形成所述第二栅极电极。19.根据权利要求11所述的方法，进一步包括:在所述第二栅极电极形成后，使所述第二栅极电电极的部分凹陷；以及形成覆盖层，以填充所述凹陷的部分。20.根据权利要求11所述的方法，其中所述第一栅极电极具有在第一方向延伸的线状垂直栅极结构，以及所述第二栅极电极具有在相同于所述第一栅极电极的方向延伸的形状。21.根据权利要求11所述的方法，其中所述第一栅极电极包括氮化钛层，以及所述第二栅极电极包括钨层。22.一种制造半导体装置的方法，包括:形成硬掩膜层图案于半导体衬底上；通过使用所述硬掩膜层图案做为刻蚀阻障，刻蚀该半导体衬底，以形成本体；形成掩埋位线于所述本体中；刻蚀所述硬掩膜层图案及所述本体的上部分，以形成具有两个横向相对侧壁的柱状物；形成第一栅极电极于所述柱状物的两个侧壁的任一侧壁上；形成与所述第一栅极电极的侧壁的上部分连接的第二栅极电极；以及形成与所述柱状物连接的储存节点。23.根据权利要求22所述的方法，进一步包括:形成具有比所述第一栅极电极低的高度的屏蔽栅极电极于所述柱状物的其他侧壁上。24.根据权利要求22所述的方法，进一步包括:在所述第二栅极电极形成后，使所述第一栅极电极及所述第二栅极电极的上部分凹陷预定深度；以及以覆盖层填充所述凹陷的上部分。25.根据权利要求22所述的方法，其中形成所述第一栅极电极包括:形成分别覆盖所述柱状物的两个侧壁的初步第一栅极电极及牺牲栅极电极；以第一介电层填充在所述多个柱状物的每一个间的间隙；通过移除所述牺牲栅极电极，形成间隙；形成第二介电层，以填充所述间隙；以及使所述初步第一栅极电极、该第一介电层及该第二介电层凹陷预定深度，以形成所述第一栅极电极及在所述第一栅极电极上的第一凹部。26.根据权利要求25所述的方法，其中形成所述第二栅极电极包括:形成间隔物于所述第一凹部的两个侧壁上；通过使该第一介电层凹陷成与所述间隔物自行对准，形成第二凹部；以及以导电层填充所述第二凹部，以形成所述第二栅极电极。27.根据权利要求26所述的方法，进一步包括:在所述储存节点形成前，通过移除所述硬掩膜层图案，形成接触孔；以及以储存节点接触插塞填充所述接触孔。28.根据权利要求22所述的方法，进一步包括:在所述储存节点形成前，通过移除所述硬掩膜层图案，形成接触孔；形成间隔物于所述接触孔的侧壁上；以及以储存节点接触插塞填充所述接触孔。29.一种垂直沟道晶体管，包括:多个柱状物，其垂直地形成于衬底上且具有两个横向相对侧壁；栅极介电层，其形成于所述柱状物的两个侧壁上；第一栅极电极，其形成于该栅极介电层上方的所述柱状物的任一侧壁上；以及第二栅极电极，其中所述第二栅极电极的每一个与对应第一栅极电极的上部分连接。30.根据权利要求29所述的垂直沟道晶体管，进一步包括:屏蔽栅极电极，其形成于所述柱状物的其他侧壁上且具有比所述第一栅极电极低的高度。31.根据权利要求29所述的垂直沟道晶体管，其中所述第一栅极电极具有在第一方向延伸的线状垂直栅极结构，以及所述第二栅极电极具有在相同于所述第一栅极电极的方向延伸的形状。32.根据权利要求29所述的垂直沟道晶体管，其中所述第一栅极电极包括氮化钛层，以及所述第二栅极电极包括钨层。33.一种半导体装置，包括:垂直沟道晶体管，其包括在衬底上所形成且具有两个横向相对侧壁的多个柱状物、在所述柱状物的两个侧壁上所形成的栅极介电层、及在该栅极介电层上的所述柱状物的任一侧壁上所形成的垂直栅极电极；电容器，其包括与所述柱状物的上部分连接的储存节点；以及掩埋位线，其与所述柱状物的下部分连接。34.根据权利要求33所述的半导体装置，其中所述垂直栅极电极包括:第一栅极电极，其形成于所述柱状物的任一侧壁上；以及第二栅极电极，其中所述第二栅极电极的每一个与对应第一栅极电极的上部分连接。35.根据权利要求33所述的半导体装置，进一步包括:屏蔽栅极电极，其形成于所述柱状物的其他侧壁上且具有比所述第一栅极电极低的高度。36.根据权利要求33所述的半导体装置，其中所述第一栅极电极具有在第一方向延伸的线状垂直栅极结构，以及所述第二栅极电极具有在相同于所述第一栅极电极的方向延伸的形状。【文档编号】H01L29/78GK103456639SQ201310085189【公开日】2013年12月18日申请日期:2013年3月18日优先权日:2012年5月31日【发明者】赵兴在,黄义晟,朴恩实申请人:爱思开海力士有限公司