静电放电保护结构的制作方法
【专利摘要】一种静电放电保护结构，包括：半导体衬底；位于半导体衬底表面的平行排列的若干个N型横向扩散场效应晶体管；位于半导体衬底内的P型体区，P型体区内具有源极、沟道区和体区连接区，体区连接区位于每一个N型横向扩散场效应晶体管靠近源极的外侧；每一个N型横向扩散场效应晶体管的漏极与静电放电输入端相连接，每一个N型横向扩散场效应晶体管的源极与接地端相连接，每一个N型横向扩散场效应晶体管的栅极与第一控制电压端相连接，每一个体区连接区与第二控制电压端相连接。多个LDMOS晶体管连接在一起作为静电放电保护结构，不仅提高了静电放电能力，且各个寄生三极管能同时开启，提高了静电放电保护结构的导通均匀性。
【专利说明】静电放电保护结构
【技术领域】
[0001]本发明涉及半导体技术，特别涉及一种静电放电保护结构。
【背景技术】
[0002]随着半导体芯片的运用越来越广泛，半导体芯片所涉及到的静电损伤也越来越广泛。现在有很多种静电放电保护电路的设计和应用，通常包括:栅接地的N型场效应晶体管(Gate Grounded NMOS, GGNM0S)保护电路、可控娃(Silicon Controlled Rectifier, SCR)保护电路、横向扩散场效应晶体管(Laterally Diffused MOS, LDMOS)保护电路等。
[0003]请参考图1，为现有技术的利用LDMOS晶体管所形成的静电放电保护结构的结构示意图，具体包括:P型衬底10，位于所述P型衬底10内的N型阱区11，位于所述N型阱区11内的P型体区12 ;位于所述P型衬底10表面且横跨所述N型阱区11和P型体区12之间的边界的栅极结构13 ;位于所述栅极结构13两侧的N型源区14和N型漏区17，且所述N型源区14位于所述P型体区12内且与栅极13相接触，所述N型漏区17位于所述N型阱区11内且与栅极结构13相隔离，所述N型源区14、N型漏区17和栅极13构成LDMOS晶体管；位于所述静电放电保护结构最外侧且位于所述P型体区12内的P型体区连接区15 ;其中所述栅极结构13、N型源极14和P型体区连接区15接地，所述N型漏区17与静电放电输入端ESD相连接。
[0004]所述LDMOS晶体管的N型阱区11、P型体区12和N型源极14会构成寄生NPN三极管。由于外部电路的静电电压会使得所述LDMOS晶体管的漏区电压不断上升，当所述漏区电压高于N型漏区17 (即N型阱区11)与P型体区12两者之间的PN结的击穿电压时，从N型阱区11到P型体区12将产生一个较大的击穿电流，且由于N型源区14和P型体区连接区15之间具有寄生电阻，因此所述N型源区14和P型体区连接区15之间会产生电势差，使得P型体区12和N型源极14所形成的PN结正向导通，所述寄生NPN三极管导通，静电电流从N型源区14流走。但所述LDMOS晶体管所形成的静电放电保护结构的静电放电能力较低，使得静电保护能力较差。
【发明内容】
[0005]本发明解决的问题是提供一种静电放电保护结构，能够提高静电保护能力。
[0006]为解决上述问题，本发明提供一种静电放电保护结构，包括:半导体衬底；位于所述半导体衬底表面平行排列的若干个N型横向扩散场效应晶体管，所述N型横向扩散场效应晶体管包括源极、漏极、位于源极与漏极之间的沟道区和位于所述沟道区表面的栅极；位于所述半导体衬底内的P型体区，所述P型体区内具有源极、沟道区和与所述P型体区电连接的体区连接区，所述体区连接区位于每一个N型横向扩散场效应晶体管靠近源极的外侧；每一个N型横向扩散场效应晶体管的漏极与静电放电输入端相连接,每一个N型横向扩散场效应晶体管的源极与接地端相连接，每一个N型横向扩散场效应晶体管的栅极与第一控制电压端相连接，每一个体区连接区与第二控制电压端相连接。
[0007]可选的,所述第一控制电压端的电压大于O伏且小于所述N型横向扩散场效应晶体管的阈值电压，所述第二控制电压端接地。
[0008]可选的,所述第一控制电压端的电压大于O伏且小于所述N型横向扩散场效应晶体管的阈值电压，所述第二控制电压端的电压大于O伏。
[0009]可选的，所述第一控制电压端接地，所述第二控制电压端的电压大于O伏。
[0010]可选的，所述第一控制电压端和第二控制电压端的电压大于O伏且小于所述N型横向扩散场效应晶体管的阈值电压。
[0011]可选的，当所述第一控制电压端或第二控制电压端的电压大于O伏时，产生所述第一控制电压端或第二控制电压端的电压的电路为:第一电容与第一电阻串联形成RC电路，所述第一电容的一端与静电放电输入端相连接，所述第一电阻的一端与接地端相连接，所述第一电容与第一电阻相连接的一端作为电压输出端，所述电压输出端与第一控制电压端或第二控制电压端相连接。
[0012]可选的，还包括:所述第二控制电压端与第二电阻的一端相连接，所述第二电阻的另一端与接地端相连接。
[0013]可选的，所述第一控制电压端、第二控制电压端接地。
[0014]可选的，所述N型横向扩散场效应晶体管包括:位于半导体衬底内的N型阱区；位于N型阱区内的P型体区，位于所述P型体区内的相邻的源极和体区连接区，位于所述源极一侧且与体区连接区相对的栅极，且所述栅极横跨所述N型阱区和P型体区的边界，所述位于栅极下方的P型体区作为沟道区；位于所述栅极另一侧且位于N型阱区内的漏极，所述漏极与栅极不接触。
[0015]可选的，所述N型横向扩散场效应晶体管包括:位于半导体衬底内的P型体区，位于P型体区内的N型阱区；位于所述P型体区内的相邻的源极和体区连接区，位于所述源极一侧且与体区连接区相对的栅极，且所述栅极横跨所述N型阱区和P型体区的边界，所述位于栅极下方的P型体区作为沟道区；位于所述N型阱区内的漏极，所述漏极与栅极不接触。
[0016]可选的，所述漏极与栅极之间的N型阱区内具有浅沟槽隔离结构。
[0017]可选的，所述源极与体区连接区之间具有浅沟槽隔离结构。
[0018]可选的，每两个相邻的N型横向扩散场效应晶体管共用漏极。
[0019]与现有技术相比，本发明的技术方案具有以下优点:
[0020]将多个LDMOS晶体管连接在一起作为静电放电保护结构，不仅提高了静电放电能力，且由于每个LDMOS晶体管的源极的一侧都具有体区连接区，使得每一个LDMOS晶体管的源极与体区连接区之间的距离相等，寄生电阻相等，同时所有的源极和体区连接区的电势都相等，从而使得所述源极与靠近源极的P型体区之间的电势差都相等，使得所述静电放电保护结构的LDMOS晶体管对应的寄生三极管能同时开启，提高了所述静电放电保护结构的导通均匀性。
[0021]进一步，当所述第一控制电压端的电压大于O伏且小于所述N型横向扩散场效应晶体管的阈值电压时，不会使得LDMOS晶体管的沟道区导通，同时所述大于O伏的栅极电压会使得所述N型阱区和P型体区之间的耗尽区的部分电场会变大，强的局部电场会使得N型阱区和P型体区之间的击穿电压变小，LDMOS晶体管更容易导通，提高了静电放电的响应速度，同时还能增加了导通的LDMOS晶体管的数量，提高所述静电放电保护电路的静电放电能力。
[0022]进一步的，当所述第一控制电压端的电压大于O伏时，即体区连接区大于0V，而源极与接地端GND相连接，使得尚未进行静电放电时，所述源极与P型体区之间也具有电势差，当静电电压施加到所述LDMOS晶体管的漏极，N型阱区和P型体区之间的PN结被反向击穿时，寄生电阻两端也会产生电势差，两个电势差相加则更容易将所述源极与P型体区之间的PN结正向导通，使得寄生NPN三极管能尽快开启，静电电流通过寄生NPN三极管能快速流走，提高了静电放电的响应速度。
【专利附图】
【附图说明】
[0023]图1是现有技术的单个LDMOS晶体管形成的静电放电保护结构的结构示意图；
[0024]图2、图3是本发明实施例的静电放电保护结构的结构示意图；
[0025]图4是形成所述第一控制电压端或第二控制电压端的电压的电路结构示意图；
[0026]图5是现有的LDMOS晶体管作为静电放电保护结构的漏极电流和漏极电压的I/V特性图。
【具体实施方式】
[0027]由于单个LDMOS晶体管所形成的静电放电保护结构的静电放电能力较低，静电保护能力较差，为此，本发明提供了一种静电放电保护结构，将多个LDMOS晶体管连接在一起作为静电放电保护结构，不仅提高了静电放电能力，且由于每个LDMOS晶体管的源极与靠近源极的P型体区之间的电势差都相同，使得所述静电放电保护结构的LDMOS晶体管能同时开启，提高了静电放电保护结构的导通均匀性和导通的LDMOS晶体管的数量，提高了静电放电能力。
[0028]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0029]本发明第一实施例首先提供了一种静电放电保护结构，请参考图2，为本发明实施例的静电放电保护结构的结构示意图，具体包括:
[0030]半导体衬底100 ;位于所述半导体衬底100内的N型阱区101 ;位于所述N型阱区101内并列设置的若干P型体区102，位于所述P型体区102内且相邻设置的体区连接区105和源极120，其中，位于相邻两个LDMOS晶体管之间的P型体区102内具有体区连接区105和位于所述体区连接区105两侧的两个源极120 ;位于所述源极120 —侧且与体区连接区105相对的栅极110，且所述栅极110横跨所述N型阱区101和P型体区102的边界表面，所述位于栅极110下方的P型体区102作为沟道区；位于所述栅极110另一侧且位于N型阱区101内的漏极130，所述漏极130与栅极110不接触；所述栅极110、漏极130、源极120构成N型LDMOS晶体管，每两个相邻的LDMOS晶体管之间共用一个漏极130 ;每一个LDMOS晶体管的漏极130与静电放电输入端ESD相连接，每一个LDMOS晶体管的源极120与接地端GND相连接，每一个LDMOS晶体管的栅极110与第一控制电压端Vconl相连接，每一个体区连接区105与第二控制电压端Vcon2相连接。
[0031]具体的，所述半导体衬底100为硅衬底、锗衬底、锗硅衬底、碳化硅衬底、绝缘体上硅衬底等，所述半导体衬底100内轻掺杂有N型或P型杂质离子，在本实施例中，所述半导体衬底100为P型半导体衬底，所述半导体衬底100轻掺杂有P型杂质离子，例如B、In离罕坐丁寸O
[0032]在本实施例中，在所述P型半导体衬底100内形成有N型阱区101，在所述N型阱区101内形成有若干平行排列的LDMOS晶体管构成的静电放电保护结构。在其他实施例中，也可以在N型半导体衬底内形成有N型阱区，所述N型阱区的掺杂浓度大于N型半导体衬底的掺杂浓度，较高的掺杂浓度会降低导通电阻，避免N型阱区过热造成烧毁。
[0033]在本实施例中，所述形成的LDMOS晶体管为N型LDMOS晶体管，所述漏极130、源极120为N型重掺杂，且所述漏极130、源极120的掺杂浓度大于所述N型阱区101的掺杂浓度，以降低漏极130、源极120与其表面形成的接触电极的接触电阻。
[0034]在本实施例中，所述P型体区102的深度小于N型阱区101的深度，各个P型体区102的至少一端具有P型掺杂区且各个P型掺杂区相连接，使得各个P型体区102通过所述P型掺杂区电学连接。在其他实施例中，各个P型体区也可以互相电学隔离，可以节省将所述P型体区连接起来的P型掺杂区的芯片面积，有利于芯片小型化。
[0035]所述体区连接区105和P型体区102都为P型掺杂，且所述体区连接区105的掺杂浓度大于所述P型体区102的掺杂浓度，可以降低体区连接区105与其表面形成的接触电极的接触电阻。
[0036]在本实施例中，所述体区连接区105与源极120直接接触，由于所述体区连接区105与源极120的掺杂类型不同，两者之间形成的耗尽区会使得体区连接区105与源极120电学隔尚。
[0037]在其他实施例中，所述体区连接区与源极之间也可以形成浅沟槽隔离结构，以增强所述体区连接区与源极之间的抗击穿能力。且所述浅沟槽隔离结构可以增加体区连接区与源极的距离，使得所述体区连接区与源极之间的寄生电阻变大，所述体区连接区与源极之间产生的电势差变大，使得P型体区和源极所形成的PN结更容易正向导通，从而使得LDMOS晶体管所构成的寄生NPN三极管更容易导通，能提高所述静电放电保护结构的各个LDMOS晶体管的导通均匀性和静电放电的响应速度，从而能进一步提高静电放电能力。
[0038]所述栅极110为多晶硅栅极或金属栅极，在本实施例中，所述栅极110为多晶硅栅极，所述栅极110包括栅氧化层(未标识)和位于栅氧化层表面的多晶硅栅电极(未标识)。
[0039]在本实施例中，所述漏极130与栅极110之间的N型阱区101内具有浅沟槽隔离结构140，所述浅沟槽隔离结构140与栅极110部分接触，且所述浅沟槽隔离结构140将栅极110与漏极130相隔离。在其他实施例中，所述浅沟槽隔离结构也可以与栅极110相隔离，不直接接触。当静电放电输入端ESD的静电电压施加在漏极130上时，由于静电电压很大，施加到栅极110与N型阱区101相接触区域对应的栅氧化层两端的电势差也较大时，可能会造成栅极110的栅氧化层被击穿，因此在所述漏极130与栅极110之间的N型阱区101内形成有浅沟槽隔离结构140，静电电流需要绕过浅沟槽隔离结构140的底部才能流到N型阱区101和P型体区102之间的边界，并在所述边界被击穿后通过P型体区102由源极120释放，由于静电电流在N型阱区101的放电通路变长，部分静电电压会消耗在所述浅沟槽隔离结构140下的N型阱区101的放电通路中，使得在栅极110与N型阱区101相接触区域对应的栅氧化层两端施加的电压差变得较小，从而在N型阱区101和P型体区的PN结被击穿之前，所述栅极110的栅氧化层不会被击穿。
[0040]在其他实施例中，也可以不在所述漏极与栅极之间的N型阱区内形成浅沟槽隔离结构，所述静电电流通过N型阱区、P型体区后由源极进行释放。
[0041]在本实施例中，由于每两个相邻的LDMOS晶体管之间共用一个漏极130，从而可以节省所述静电放电保护结构所占的芯片面积，且由于一个漏极的静电电流可以从两侧的两个LDMOS晶体管进行放电，静电放电能力较强，静电保护能力较佳。且位于相邻两个LDMOS晶体管之间的P型体区102内具有体区连接区105和位于所述体区连接区105两侧的两个源极120，可以节省一个体区连接区105的位置，也能可以节省所述静电放电保护结构所占的芯片面积。
[0042]由于每一个源极120的一侧都具有一个体区连接区105，且每一个LDMOS晶体管的源极120与对应的体区连接区105的距离相同，因此所述每一个LDMOS晶体管的源极120与对应的体区连接区105之间的寄生电阻相同，寄生电阻产生的电势差相同，使得每一个LDMOS晶体管的源极120与P型体区102之间的电势差相等，当静电放电时，所有的LDMOS晶体管所构成的寄生NPN三极管能同时导通，从而提高了静电放电保护结构的静电放电能力。
[0043]在本实施例中，所述各个LDMOS晶体管对应的栅极110、源极120、漏极130、P型体区102的结构、尺寸、形成工艺、掺杂工艺都相同，使得各个LDMOS晶体管的电学特性相同，静电放电时，所有的LDMOS晶体管所构成的寄生NPN三极管能同时导通，从而提高了静电放电保护结构的静电放电能力。
[0044]本发明第二实施例还提供了一种静电放电保护结构，所述第二实施例的静电放电保护结构与第一实施例的静电放电保护结构的区别仅在于P型体区和N型阱区的结构不同，请参考图3，为本实施例的静电放电保护结构的结构示意图，具体包括:
[0045]半导体衬底200 ;位于所述半导体衬底200内的P型体区201 ;位于所述P型体区201内并列设置的若干N型阱区202;位于所述P型体区201内且相邻设置的体区连接区205和源极220，其中，相邻两个LDMOS晶体管之间的P型体区201内具有体区连接区205和位于所述体区连接区205两侧的两个源极220 ;位于所述源极220 —侧且与体区连接区205相对的栅极210，且所述栅极210横跨所述N型阱区202和P型体区201的边界表面，所述位于栅极210下方的P型体区201作为沟道区；位于所述栅极210另一侧且位于N型阱区202内的漏极230，所述漏极230与栅极210不接触且所述漏极230与栅极210之间具有浅沟槽隔离结构240 ;所述栅极210、位于栅极210两侧对应的漏极230、源极220构成N型LDMOS晶体管，每两个相邻的LDMOS晶体管之间共用一个漏极230 ;每一个LDMOS晶体管的漏极230与静电放电输入端ESD相连接，每一个LDMOS晶体管的源极220与接地端GND相连接，每一个LDMOS晶体管的栅极210与第一控制电压端Vconl相连接，每一个体区连接区205与第二控制电压端Vcon2相连接。
[0046]在本实施例中，所述半导体衬底200为N型半导体衬底，在其他实施例中，所述半导体衬底为P型半导体衬底，且所述P型半导体衬底的掺杂浓度小于P型体区201的掺杂浓度。所述LDMOS晶体管为N型LDMOS晶体管，所述漏极230、源极220掺杂有N型杂质离子，且所述漏极230、源极220的掺杂浓度大于所述N型阱区202的掺杂浓度，以降低漏极230、源极220与其表面形成的接触电极的接触电阻。所述体区连接区205掺杂有P型杂质离子，且所述体区连接区205的掺杂浓度大于所述P型体区201的掺杂浓度，可以降低体区连接区205与其表面形成的接触电极的接触电阻。所述N型阱区202的深度小于P型体区201的深度，使得所述N型阱区202位于P型体区201内。
[0047]所述第二实施例与第一实施例的区别仅在于P型体区和N型阱区的结构不同，但第二实施例与第一实施例的静电放电保护结构的等效电路都相同，都为若干个N型LDMOS晶体管形成的静电放电保护结构，且两种静电放电保护结构的漏极都与静电放电输入端ESD相连接，所述源极都与接地端GND相连接，所述栅极都与第一控制电压端Vconl相连接，所述体区连接区都与第二控制电压端Vcon2相连接，因此，下面以如图2所示的第一实施例的静电放电保护结构为例对静电放电保护结构相关的电路结构进行说明。
[0048]在其中一个实施例中，所述LDMOS晶体管的漏极130与静电放电输入端ESD相连接，所述体区连接区105与接地端GND相连，所述第一控制电压端Vconl和第二控制电压端Vcon2也接地。当外界静电脉冲产生的静电电压通过所述静电放电输入端ESD施加到漏极130时，由于N型的漏极130位于N型阱区101内，所述静电电压施加到所述N型阱区101和P型体区102之间的PN结上，当所述静电电压将N型阱区101与P型体区102之间的PN结反向击穿后，部分电流通过与P型体区102电连接的体区连接区105从第二控制电压端Vcon2流走，由于源区120和体区连接区105之间具有寄生电阻，会使得靠近源区120的P型体区102与源区120之间具有电势差，所述电势差大于O伏，可以使得源极120与P型体区102之间的PN结容易正向导通，每一个LDMOS晶体管的漏极130、P型体区102和源极120构成寄生的NPN三极管，利用所述NPN三极管将静电电流通过漏极130、P型体区102和源极120从接地端GND流走。
[0049]而在本实施例中，由于每一个源极120的一侧都具有一个体区连接区105，且每一个LDMOS晶体管的源极120与对应的体区连接区105的距离相同，因此所述每一个LDMOS晶体管的源极120与对应的体区连接区105之间的寄生电阻相同，寄生电阻产生的电势差相同，使得每一个LDMOS晶体管的源极120与P型体区102之间的电势差相等。当静电放电时，由于每一个靠近源极120的P型体区102和源极120之间的电势差相等，所述电势差大于O伏，且往往会大于PN结的正向开启电压(通常为0.7伏左右)，而体区连接区105接地，使得在漏极130与P型体区102之间的PN结反向击穿时，每一个LDMOS晶体管的源极120与P型体区102之间的PN结会正向导通，每一个寄生NPN三极管都会同时导通进行放电，从而保证了静电放电保护结构的导通均匀性，不会发生部分LDMOS晶体管先导通的情况，从而提高了静电放电保护结构的静电放电能力。
[0050]且当体区连接区与源极之间形成有浅沟槽隔离结构时，增加了体区连接区与源极的距离，使得所述体区连接区与源极之间的寄生电阻变大，所述体区连接区与源极之间产生的电势差变大，所述电势差能更快地上升到PN结的正向开启电压，使得P型体区和源极所形成的PN结更容易正向导通，从而使得LDMOS晶体管所构成的寄生NPN三极管更容易导通，能提高所述静电放电保护结构的各个LDMOS晶体管的导通均匀性和静电放电的响应速度，从而能进一步提高静电放电能力。
[0051]请参考图5和图1，为现有的LDMOS晶体管作为静电放电保护结构的漏极电流和漏极电压的Ι/v特性图。当静电脉冲产生的静电电压施加到所述LDMOS晶体管的漏极17上时，所述静电电压主要加在LDMOS晶体管的N型阱区11和P型体区12之间反偏的PN结上，直到漏极电压达到第一击穿电压V1,漏极电流达到I1 ;此时施加在N型源区14和P型体区连接区15之间的寄生电阻上的电势差变大，寄生三极管开启，静电电流通过LDMOS晶体管进行放电，漏极电压立刻下降并进入负阻状态，漏极电压很快被拉低到保持电压V2，漏极电流增大达到I2 ;此后LDMOS晶体管的沟道区重新进入低阻状态，直到静电电荷被释放完，如果静电电荷还未释放完，随着静电放电的漏极电流继续增加，漏极电压继续增加，直到漏极电压达到第二击穿电压V3，漏极电流达到I3时，静电放电的电流产生的热会引发热击穿，LDMOS晶体管会进入二次击穿区域，漏极电流继续增大，漏极电压被拉低，LDMOS晶体管被烧毁。在现有的LDMOS晶体管中，所述V3往往小于Vp如果静电放电保护结构的部分LDMOS晶体管先导通，部分静电电荷通过导通的LDMOS晶体管释放，静电电压降低，静电电压再也上升不到V1,即使漏极电压达到第二击穿电压V3,由于所述V3往往小于V1,部分未导通的LDMOS晶体管也不会再导通，静电脉冲只能通过少数几个导通的LDMOS晶体管释放，单个LDMOS晶体管的放电电流过大，容易烧毁LDMOS晶体管，导通均匀性不佳，不能有效的进行静电放电保护。
[0052]因此，在其中另一个实施例中，所述第一控制电压端Vconl和第二控制电压端Vcon2施加的电压大于O伏且小于所述N型LDMOS晶体管的阈值电压。形成所述电压的电路请参考图4，包括:第一电容Cl和第一电阻R1，所述第一电容Cl和第一电阻Rl串联形成RC电路,且所述第一电容Cl的一端与静电放电输入端ESD相连接,所述第一电阻Rl的一端与接地端GND相连接，所述第一电容Cl和第一电阻Rl相连接的一端作为电压输出端Vout，所述电压输出端Vout与第一控制电压端Vconl和第二控制电压端Vcon2相连接。
[0053]通过调整所述第一电容Cl和第一电阻Rl，当在静电放电输入端ESD施加有静电电压时，所述电压输出端Vout会产生大于O伏的电压，使得第一控制电压端Vconl和第二控制电压端Vcon2的电压大于O伏，且小于所述N型LDMOS晶体管的阈值电压。
[0054]请参考图2,第一控制电压端Vconl大于OV,小于LDMOS晶体管的阈值电压，不会使得LDMOS晶体管的沟道区导通。且所述大于O伏的栅极电压会使得所述N型阱区101和P型体区102之间的耗尽区的部分电场会变大，强的局部电场会使得N型阱区101和P型体区102之间的击穿电压变小，LDMOS晶体管更容易导通，提高了静电放电的响应速度，且使得LDMOS晶体管的第一击穿电压V1小于第二击穿电压V3(请参考图5)。即使部分LDMOS晶体管先导通，有部分LDMOS晶体管未导通，由于所述导通的LDMOS晶体的漏极电压在静电放电的过程中会上升至第二击穿电压V3，而V3大于V1，当所述静电电压上升的过程中，其余未导通的LDMOS晶体管也会导通，使得所有的LDMOS晶体管同时释放静电，同时先导通的LDMOS晶体管还未发生二次击穿，既避免了保护电路过早失效，还增加了导通的LDMOS晶体管的数量，提高了所述静电放电保护电路的静电放电能力。
[0055]且所述第二控制电压端Vcon2的电压大于0V，即体区连接区105大于0V，而源极120与接地端GND相连接，使得尚未进行静电放电时，所述源极120与P型体区102之间也具有电势差，当静电电压施加到所述LDMOS晶体管的漏极130，N型阱区和P型体区之间的PN结被反向击穿时，寄生电阻两端也会产生电势差，两个电势差相加则更容易将所述源极120与P型体区102之间的PN结正向导通，使得寄生NPN三极管能尽快开启，静电电流通过寄生NPN三极管能快速流走，提高了静电放电的响应速度。同时各个LDMOS晶体管对应的寄生NPN三极管都较容易导通，可以提高LDMOS晶体管的导通均匀性，提高所述静电放电保护电路的静电放电能力。
[0056]在本实施例中，所述第一控制电压端Vconl和第二控制电压端Vcon2与同一个电压输出端Vout相连接。
[0057]在其他实施例中，所述第一控制电压端和第二控制电压端也可以与不同的电路的电压输出端相连接，使得第一控制电压端和第二控制电压端的电压不相同。
[0058]在其他实施例中，所述第二控制电压端的控制电压也可以大于LDMOS晶体管的阈值电压，即所述第一控制电压端的电压大于O伏且小于所述N型横向扩散场效应晶体管的阈值电压，所述第二控制电压端的电压大于O伏。
[0059]在其他实施例中，所述第一控制电压端的电压大于O伏且小于所述N型横向扩散场效应晶体管的阈值电压，所述第二控制电压端接地，可以提高导通的LDMOS晶体管的数量和导通均匀性，提高了所述静电放电保护电路的静电放电能力。
[0060]在其他实施例中，所述第二控制电压端的电压大于O伏，所述第一控制电压端接地，可以提高静电放电的响应速度。
[0061 ] 在其他实施例中，所述静电放电保护结构还可以包括第二电阻，所述第二控制电压端与第二电阻的一端相连接，所述第二电阻的另一端与接地端相连接。当静电电压施加至IJ所述LDMOS晶体管的漏极，N型阱区和P型体区之间的PN结被反向击穿时，寄生电阻两端和第二电阻两端都会产生电势差，使得所述源极与P型体区之间的PN结的电势差变大，寄生NPN三极管更容易被开启，可以有效提高静电放电的响应速度。
[0062]综上，本发明实施例将多个LDMOS晶体管连接在一起作为静电放电保护结构，不仅提高了静电放电能力，且由于每个LDMOS晶体管的源极的一侧都具有体区连接区，使得每一个LDMOS晶体管的源极与体区连接区之间的距离相等，寄生电阻相等，同时所有的源极和体区连接区的电势都相等，从而使得所述源极与靠近源极的P型体区之间的电势差都相等，使得所述静电放电保护结构的LDMOS晶体管对应的寄生三极管能同时开启，提高了所述静电放电保护结构的导通均匀性。
[0063]进一步，当所述第一控制电压端的电压大于O伏且小于所述N型横向扩散场效应晶体管的阈值电压时，不会使得LDMOS晶体管的沟道区导通，同时所述大于O伏的栅极电压会使得所述N型阱区和P型体区之间的耗尽区的部分电场会变大，强的局部电场会使得N型阱区和P型体区之间的击穿电压变小，LDMOS晶体管更容易导通，提高了静电放电的响应速度，同时还能增加了导通的LDMOS晶体管的数量，提高所述静电放电保护电路的静电放电能力。
[0064]进一步的，当所述第一控制电压端的电压大于O伏时，即体区连接区大于0V，而源极与接地端GND相连接，使得尚未进行静电放电时，所述源极与P型体区之间也具有电势差，当静电电压施加到所述LDMOS晶体管的漏极，N型阱区和P型体区之间的PN结被反向击穿时，寄生电阻两端也会产生电势差，两个电势差相加则更容易将所述源极与P型体区之间的PN结正向导通，使得寄生NPN三极管能尽快开启，静电电流通过寄生NPN三极管能快速流走，提高了静电放电的响应速度。
[0065]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种静电放电保护结构，其特征在于，包括: 半导体衬底； 位于所述半导体衬底表面平行排列的若干个N型横向扩散场效应晶体管，所述N型横向扩散场效应晶体管包括源极、漏极、位于源极与漏极之间的沟道区和位于所述沟道区表面的栅极； 位于所述半导体衬底内的P型体区，所述P型体区内具有源极、沟道区和与所述P型体区电连接的体区连接区，所述体区连接区位于每一个N型横向扩散场效应晶体管靠近源极的外侧； 每一个N型横向扩散场效应晶体管的漏极与静电放电输入端相连接,每一个N型横向扩散场效应晶体管的源极与接地端相连接，每一个N型横向扩散场效应晶体管的栅极与第一控制电压端相连接，每一个体区连接区与第二控制电压端相连接。
2.如权利要求1所述的静电放电保护结构，其特征在于，所述第一控制电压端的电压大于O伏且小于所述N型横向扩散场效应晶体管的阈值电压，所述第二控制电压端接地。
3.如权利要求1所述的静电放电保护结构，其特征在于，所述第一控制电压端的电压大于O伏且小于所述N型横向扩散场效应晶体管的阈值电压,所述第二控制电压端的电压大于O伏。
4.如权利要求1所述的静电放电保护结构，其特征在于，所述第一控制电压端接地，所述第二控制电压端的电压大于O伏。
5.如权利要求1所述的静电放电保护结构，其特征在于，所述第一控制电压端和第二控制电压端的电压大于O伏且小于所述N型横向扩散场效应晶体管的阈值电压。
6.如权利要求3、4或5所述的静电放电保护结构，其特征在于，还包括:所述第二控制电压端与第二电阻的一端相连接，所述第二电阻的另一端与接地端相连接。
7.如权利要求1所述的静电放电保护结构，其特征在于，当所述第一控制电压端或第二控制电压端的电压大于O伏时，产生所述第一控制电压端或第二控制电压端的电压的电路为:第一电容与第一电阻串联形成RC电路，所述第一电容的一端与静电放电输入端相连接，所述第一电阻的一端与接地端相连接，所述第一电容与第一电阻相连接的一端作为电压输出端，所述电压输出端与第一控制电压端或第二控制电压端相连接。
8.如权利要求1所述的静电放电保护结构，其特征在于，所述第一控制电压端、第二控制电压端接地。
9.如权利要求1所述的静电放电保护结构，其特征在于，所述N型横向扩散场效应晶体管包括:位于半导体衬底内的N型阱区；位于N型阱区内的P型体区,位于所述P型体区内的相邻的源极和体区连接区，位于所述源极一侧且与体区连接区相对的栅极，且所述栅极横跨所述N型阱区和P型体区的边界，所述位于栅极下方的P型体区作为沟道区；位于所述栅极另一侧且位于N型阱区内的漏极，所述漏极与栅极不接触。
10.如权利要求1所述的静电放电保护结构，其特征在于，所述N型横向扩散场效应晶体管包括:位于半导体衬底内的P型体区,位于P型体区内的N型阱区；位于所述P型体区内的相邻的源极和体区连接区，位于所述源极一侧且与体区连接区相对的栅极，且所述栅极横跨所述N型阱区和P型体区的边界，所述位于栅极下方的P型体区作为沟道区；位于所述N型阱区内的漏极，所述漏极与栅极不接触。
11.如权利要求9或10所述的静电放电保护结构，其特征在于，所述漏极与栅极之间的N型阱区内具有浅沟槽隔离结构。
12.如权利要求1所述的静电放电保护结构，其特征在于，所述源极与体区连接区之间具有浅沟槽隔离结构。
13.如权利要求1所述的静电放电保护结构，其特征在于，每两个相邻的N型横向扩散场效应晶体管共用漏极。
【文档编号】H01L23/60GK104183596SQ201310193680
【公开日】2014年12月3日 申请日期:2013年5月22日 优先权日:2013年5月22日
【发明者】甘正浩 申请人:中芯国际集成电路制造(上海)有限公司