提升mosfet性能和nbti的方法和结构的制作方法
【专利摘要】本发明提供了提升MOSFET性能和NBTI的方法和结构，并公开了形成p型场效晶体管（pFET）结构的方法的一个实施例。该方法包括：在半导体衬底上形成掩模层，掩模层包括开口，开口露出半导体衬底的半导体区；通过掩模层的开口对半导体衬底执行n型掺杂物的离子注入，在半导体区内形成n型阱（n阱）；以及穿过掩模层的开口对半导体衬底执行锗（Ge）沟道注入，在n阱中形成Ge沟道注入区。
【专利说明】提升MOSFET性能和NBTI的方法和结构
[0001]交叉参考
[0002]本申请要求2012年10月15日提交的标题为“Method And Structure to BoostMOSFET Performance And NBTI”的美国临时专利申请第61/713，942号的优先权，其内容完
全结合于此作为参考。
【技术领域】
[0003]本发明总的来说涉及集成电路，更具体地，涉及提升MOSFET性能和NBTI的方法和结构。
【背景技术】
[0004]集成电路已发展到具有诸如32nm、28nm和20nm的更小部件尺寸的先进技术。在这些先进的技术中，场效应晶体管(FET)包括三维晶体管，每一个晶体管都具有用于提高器件性能的鳍状FET (FinFET)结构。在FET中，栅极堆叠件包括用作金属电极的金属和用作栅极电介质的高k介电材料。然而，现有的方法和结构在器件的性能和可靠性方面还有各种问题和缺点。例如，电荷散射是在与金属电极和高k栅极电介质相关联的亚40nm技术中限制FET的迁移率和可扩缩性的因素。在另一个实例中，在成本和性能方面，三维FinFET结构是复杂且昂贵的。其他实例包括不良的短沟道效应以及由掺杂物波动引起的失配和变化。
[0005]因此，为了提高性能和降低制造成本，需要解决这些问题的FET器件的结构和方法。
【发明内容】
[0006]根据本发明的一个方面，提供了一种形成P型场效晶体管(pFET)结构的方法，包括:在半导体衬底上形成掩模层，掩模层包括开口，开口露出其中的半导体衬底的半导体区；穿过掩模层的开口对半导体衬底执行η型掺杂物的离子注入，在半导体区内形成η型阱(η阱)；以及穿过掩模层的开口对半导体衬底执行锗(Ge)沟道注入，在η阱中形成Ge沟道注入区。
[0007]优选地，该方法还包括:在半导体衬底内形成多个浅沟槽隔离(STI)部件，从而通过STI部件限定与其他半导体区分隔的半导体区。
[0008]优选地，该方法还包括:在形成η阱并且执行Ge沟道注入后，去除掩模层。
[0009]优选地，该方法还包括:在半导体衬底上和半导体区内形成栅极堆叠件；以及在η型阱内形成P型掺杂物的源极部件和漏极部件并且栅极堆叠件夹置在源极部件和漏极部件之间。
[0010]优选地，栅极堆叠件包括具有高k介电材料的栅极电介质和具有金属材料的栅电极。
[0011]优选地，通过先栅极工艺和后栅极工艺中的一种工艺形成栅极堆叠件。[0012]优选地，掩模层包括选自由氧化硅、氮化硅、氮氧化硅和它们的组合所组成的组中的介电材料。
[0013]优选地，掩模层包括光刻胶材料。
[0014]优选地，形成掩模层包括:在半导体衬底上沉积掩模材料薄膜；以及通过光刻工艺来图案化掩模材料薄膜以形成具有开口的掩模层。
[0015]优选地，执行Ge沟道注入包括:以范围在约2KeV至约15KeV之间的偏置功率，使用Ge掺杂物来执行Ge离子注入工艺。
[0016]优选地，执行Ge沟道注入包括:以范围在约5 X IO1Vcm2至IOlfVcm2之间的掺杂剂量，使用Ge掺杂物来执行Ge离子注入工艺。
[0017]根据本发明的另一方面，提供了一种方法，包括:在半导体衬底内形成多个浅沟槽隔离(STI)部件，从而通过STI部件限定半导体衬底内与其他半导体区分隔的半导体区；在半导体衬底上形成掩模层，图案化掩模层以形成露出半导体区的开口 ；穿过掩模层的开口对半导体衬底执行η型掺杂物的第一离子注入，在半导体区内形成η型阱(η阱);以及穿过掩模层的开口对半导体衬底执行锗(Ge)的第二离子注入，在η阱内形成Ge沟道注入区。
[0018]优选地，该方法还包括:在半导体衬底上和半导体区内形成栅极堆叠件；以及在η阱内形成P型掺杂物的源极部件和漏极部件并且栅极堆叠件夹置在源极部件和漏极部件之间。
[0019]优选地，栅极堆叠件包括具有高k介电材料的栅极电介质和具有金属材料的栅电极。
[0020]优选地，形成掩模层包括:在半导体衬底上沉积掩模材料；以及通过光刻工艺来图案化掩模材料以形成具有开口的掩模层。
[0021 ] 优选地,掩模材料包括介电材料和光刻胶材料中的一种。
[0022]优选地，执行Ge沟道注入包括:以范围在约2KeV至约15KeV之间的偏置功率以及范围在约5 X IO1Vcm2至IOlfVcm2之间的掺杂剂量，使用Ge掺杂物来执行Ge离子注入工艺。
[0023]根据本发明的又一方面，提供了一种P型场效晶体管(pFET)结构，包括:具有η型掺杂物的η阱，形成在半导体衬底内；沟道区，形成在η阱内；栅极堆叠件，形成在沟道区上；源极部件和漏极部件，形成在η阱内并且沟道区夹置在源极部件和漏极部件之间；以及其中，沟道区包括原子浓度小于约3%的锗(Ge)。
[0024]优选地，沟道区在垂直于半导体衬底的方向上具有不均匀的Ge掺杂浓度，其中，最大的Ge掺杂浓度远离半导体衬底的顶面；以及平均Ge掺杂浓度在约4Χ 102°/cm3至约1.5 X IO2Vcm3之间的范围内。
[0025]优选地，栅极堆叠件包括高k介电材料层和位于高k介电材料层上的金属层。
【专利附图】
【附图说明】
[0026]当参照附图阅读时，根据以下详细描述最好理解本发明的方面。需要强调的是，根据工业的标准惯例，各种部件没有按照比例绘制。事实上，为了清楚地讨论，可任意增大或减小各个部件的尺寸。
[0027]图1至图4是根据一个或多个实施例的处于各个制造阶段的半导体结构的截面图；[0028]图5是根据一个实施例中的本发明的各个方面制造图4中的半导体结构的方法的流程图。
【具体实施方式】
[0029]应该理解，为了实现各个实施例的不同特征，以下发明提供了许多不同的实施例或实例。下文描述了部件和配置的具体实例以简化本发明。当然，这些只是实例并不用于限制。此外，本发明可在各个实例中重复参考数字和/或字母。这种重复是为了简化和清楚但其自身并不表明所讨论的各个实施例和/或配置之间的关系。而且，在下文的描述中，第一部件形成在第二部件上方或第二部件上可包括第一部件和第二部件形成为直接接触的实施例，并且还可包括在第一部件和第二部件之间形成附加的部件使得第一部件和第二部件不直接接触的实施例。
[0030]图1至图4是根据一个或多个实施例的处于各个制造阶段的半导体结构100的截面图。在一个实施例中，半导体结构100包括一个或多个场效晶体管(FET)。
[0031]参照图1，半导体结构100包括半导体衬底110。半导体衬底110包括硅。可选地，衬底包括锗、硅锗或其他适合的半导体材料。在另一个实施例中，半导体衬底110包括通过适合技术(诸如被称为注氧隔离(SIMOX)的技术)形成的用于隔离的隐埋介电材料层。在一些实施例中，衬底110可以是诸如绝缘体上娃(SOI)的绝缘体上半导体。
[0032]各个浅沟槽隔离(STI)部件112形成在半导体衬底110中，并且限定了诸如半导体区114a和114b的各个半导体区(或有源区)114。通过STI部件112将半导体区114相互分隔和隔离。在一个实例中，半导体衬底110的顶面和STI部件112的顶面可以是共面的，得到共有的顶面。在一个实施例中，形成STI部件112包括:形成具有限定STI部件112的区域的开口的硬掩模；通过硬掩模的开口来蚀刻半导体衬底110以形成沟槽；沉积介电材料以填充沟槽；以及执行化学机械抛光(CMP)工艺。作为用于说明的一个实施例，STI部件112的深度在约30nm至约250nm之间的范围内。
[0033]在一个实施例中，形成STI部件112还包括在CMP后去除硬掩模。在另一个实施例中，硬掩模包括通过热氧化形成的氧化硅层和通过化学汽相沉积(CVD)形成在氧化硅层上的氮化硅。在又一个实施例中，在CMP工艺后去除硬掩模。
[0034]在另一个实施例中，沉积介电材料还包括热氧化沟槽，然后通过CVD工艺用诸如氧化硅的介电材料填充沟槽。在一个实例中，用于填充沟槽的CVD工艺包括高密度等离子体 CVD (HDPCVD) ο
[0035]在一个实施例中，半导体区114a被设计用于P型FET (pFET)而半导体区114b被设计用于η型FET (nFET)。
[0036]仍然参照图1，在半导体结构100上形成掩模层118，然后对其进行图案化形成一个或多个开口 120，开口 120被设计用于在一些半导体区114内形成一个或多个η型阱(η阱)。在本实施例中，η阱将形成在半导体区114a中。掩模层118阻止离子注入，使得离子注入只施加于掩模层118的开口 120内的半导体区。
[0037]在一个实施例中，掩模层118是硬掩模并且包括诸如氮化硅(SiN)、氧化硅(SiO)、氮氧化硅(SiON)或它们的组合的介电材料。在一个实例中，硬掩模包括形成在衬底110上的热氧化硅薄膜和形成在热氧化硅薄膜上的SiN薄膜。进一步地，在该实例中，通过热氧化工艺形成热氧化硅薄膜层，以及通过CVD工艺形成SiN薄膜。通过包括光刻工艺和蚀刻工艺的步骤来进一步图案化硬掩模以形成开口 120。在本实施例中，使用包括光刻胶涂覆、软烘、曝光、曝光后烘焙(PEB)、显影和硬烘的光刻工艺在硬掩模上形成图案化的光刻胶层。然后，穿过图案化的光刻胶层的开口对硬掩模进行蚀刻，通过蚀刻工艺形成图案化的硬掩模。此后，可使用诸如湿式剥离或等离子体灰化的适合工艺去除图案化的光刻胶层。在一个实例中，蚀刻工艺包括应用干(或等离子体)蚀刻来去除图案化的光刻胶层的开口内的硬掩模。在另一个实例中，蚀刻工艺包括应用等离子体蚀刻来去除图案化的光刻胶层的开口内的SiN薄膜，以及用氟化氢(HF)溶液进行湿蚀刻来去除图案化的光刻胶层的开口内的SiO薄膜。
[0038]在另一个实施例中，掩模层118包括光刻胶材料，并且图案化的光刻胶层直接用作注入掩模。光刻胶材料对光子敏感且阻止离子注入(可选或此外地，被用作蚀刻掩模时阻止蚀刻)。在这种情况下，掩模层118是图案化的光刻胶层。图案化的光刻胶层的形成类似于所述图案化硬掩模的光刻胶层的形成。
[0039]在光刻工艺的本实施例中，使用光掩模。掩模包括具有各种部件并且限定一个或多个η阱的各个区的图案。光掩模和对应的光刻工艺可使用适合的技术。在一个实例中，光掩模是包括透明衬底(在一个实例中由熔融石英制成)和设置在透明衬底上的不透明层(在一个实例中由铬制成)的二元光掩模。图案化不透明层以限定η阱区。在其他实例中，光掩模可包括相移掩模(PSM)或其他适合的光掩模。
[0040]在另一个实施例中,光刻工艺可采用诸如电子束(e-beam)的其他适合的技术来形成图案化的光刻胶层。在这种情况下，光刻胶材料对电子敏感。除去光掩模，并且根据数据库中限定的图案以电子束直写模式来曝光光刻胶层。其他可选择使用的光刻工艺可包括离子光刻工艺或分子印迹。
[0041]参照图2，在一个或多个半导体区114内形成η阱122。η阱122包括分布在将要形成PFET的有源区内的诸如磷(P)的η型掺杂物。通过诸如一次或多次离子注入的适合掺杂工艺穿过掩模层118的开口 120将η型掺杂物引入到η阱122中。因为掩模层118阻止离子注入，所以离子被掩模层118阻挡且只能被引入到掩模层118的开口内的半导体区。在用作说明的本实例中，在半导体区114a内形成η阱122。在一个实例中，η阱122的对应掺杂浓度可在约IO16至IO18CnT3之间的范围内。在另一个实例中，η阱122的厚度可在约0.5微米至2微米之间的范围内。
[0042]仍然参照图2，使用相同的掩膜层118，应用锗(Ge)沟道注入工艺将Ge引入到衬底110内，使得在半导体衬底Iio内形成一个或多个沟道注入区124。因为使用用于形成η阱122的相同掩模层118来执行Ge沟道注入工艺，所以在形成η阱122的对应半导体区内形成沟道注入区124。换言之，在η阱122内形成Ge沟道注入区124。
[0043]通过一次或多次离子注入形成Ge沟道注入区124。Ge被引入到掩模层118的开口 120内的半导体衬底110内。在扩散和随后由扩散引起的退火后，掺杂物Ge从顶面到一定深度(Ge深度)分布在对应的η阱122中。在一个实例中，Ge沟道注入区124从半导体衬底110的顶面延伸至η讲122,其中Ge深度在约6nm至约12nm之间的范围内。特别地，垂直方向上(垂直于半导体衬底110顶面的方向)Ge的掺杂分布是不均匀的。在垂直方向上Ge掺杂浓度分布中，最大的掺杂浓度在大约Ge深度的一半处。在接近半导体衬底的顶面和接近Ge深度时，Ge掺杂浓度从最大掺杂浓度开始下降。在一个实施例中，Ge的平均掺杂浓度在约4X IO14和约IO16CnT2之间的范围内。具体地，Ge沟道注入区124内的Ge原子浓度小于约3%。
[0044]通过离子注入将掺杂物Ge引入到Ge沟道注入区124。在一个实施例中，Ge注入工艺中Ge的注入量被设计为在约5X IO14至约IO16CnT3之间的范围内。在另一个实施例中，通过等离子体能量范围在约2KeV至约15Kev之间的一次离子注入来形成Ge沟道注入区124。
[0045]Ge沟道注入区124被设计为改变pFET的沟道区的组成，使得对应的功函被调整以提高器件性能，诸如减小PFET的阈值电压。考虑到沟道区的适合功函来设计Ge的掺杂浓度。因为通过离子注入而不是外延生长引入Ge，所以降低了制造成本。具体地，在形成η阱122的工艺中用作注入掩模的相同掩模层118在Ge沟道注入中也用作注入掩模，所以没有附加的光刻工艺和其他的工艺步骤。对应的制造工序被简化且生产周期被缩短。
[0046]参照图3，在形成η阱122和Ge沟道注入区124后，可通过诸如湿蚀刻的适合工艺来去除掩模层118。
[0047]以下参照图4描述后续其他操作以形成半导体衬底114a中的pFET的其他部件。为了简化，只示出了半导体区114a。
[0048]在半导体区114a上形成栅极堆叠件130。栅极堆叠件130包括设置在半导体衬底110上的栅极介电部件132和设置在栅极介电部件132上的栅电极134。半导体结构100还可包括设置在栅极堆叠件130的侧壁上的栅极间隔件136。
[0049]栅极介电部件132包括栅极介电材料，诸如氧化硅或具有较高介电常数的适合介电材料(高k介电材料)。在本实施例中，栅极介电部件132包括多个介电材料层。例如，栅极介电部件132包括诸如氧化硅的界面介电层和位于界面层上的高k介电材料层。栅电极134包括导电材料层,诸如掺杂多晶娃、金属、金属合金和/或金属娃化物。在一个实施例中，栅电极134包括多个导电材料层。例如，栅电极134包括位于栅极介电部件132上的具有适当功函的第一导电层以及位于第一导电层上的第二导电层。在一个实例中，第一导电层包括氮化钽或氮化钛。在另一个实例中，第二导电层包括铝、钨、铜、掺杂多晶硅或它们的组合。通过沉积和各向异性蚀刻(诸如干蚀刻)形成栅极间隔件136。栅极间隔件136包括介电材料，诸如氧化硅、碳化硅、氮化硅或氮氧化硅。
[0050]在各个实施例中，通过先栅极工艺或后栅极工艺形成栅极堆叠件130。在先栅极工艺中，栅极介电层沉积在半导体衬底110上并且栅电极层沉积在栅极介电层上，实施包括光刻工艺和蚀刻工艺的步骤来图案化栅极介电层和栅电极层从而形成栅极堆叠件。在后栅极工艺中，通过沉积和图案化来形成伪栅极堆叠件；通过沉积和抛光(诸如化学机械抛光(CMP))在伪栅极堆叠件上形成层间介电(ILD)材料；去除伪栅极堆叠件，以及通过适合的步骤(诸如包括沉积和CMP的步骤)形成栅极堆叠件130。此外，在后栅极工艺中，当去除伪栅极堆叠件时，包括对应的栅极电介质和栅电极的伪栅极堆叠件被全部去除或者只有部分被去除(诸如只去除栅电极)。
[0051]仍然参照图4，通过一次或多次诸如硼(B)的P型掺杂物的离子注入在η阱内形成源极和漏极。在本实施例中，源极和漏极包括轻掺杂漏极(LDD )部件138和重掺杂源极和漏极(S/D)部件140。在一个实施例中，通过一次离子注入形成LDD部件138 ;在栅极堆叠件(在先栅极工艺中为栅极堆叠件130或者在后栅极工艺中为伪栅极堆叠件)的侧壁上形成栅极间隔件136 ;然后通过另一次离子注入形成重掺杂S/D部件140。因此，由于栅极间隔件136，重掺杂S/D部件140与LDD部件138发生偏移。可随后进行热退火工艺以用来活化。沟道区142被限定在Ge沟道注入区124内的源极和漏极之间。具体地，沟道区142夹置在LDD部件138之间。沟道区142是Ge掺杂，因此也被称为Ge掺杂沟道区142。
[0052]因此，在半导体区114a内形成的pFET包括η阱122、Ge沟道区142、源极和漏极、栅极堆叠件130。各种优点可在不同的实施例中表现出来。在一个实施例中，通过Ge沟道注入，沟道区142的功函被适当调整以提高器件性能。在另一个实施例中，通过Ge沟道注入，短沟道效应被减小或消除。在又一个实施例中，通过Ge沟道注入，实验发现掺杂物的波动减小，因此，减少了不同晶体管之间的器件性能的变化。在又一个实施例中，负偏压温度不稳定性(NBTI)大幅减小，其中NBTI会引起pFET的可靠性问题。在又一个实施例中，通过Ge沟道注入减小了电荷散射。因此，提高了 pFET的载流子迁移率。在又一个实施例中，通过Ge沟道注入漏极还提高了漏极有效电流Idrff和源极截止电流Istjff。而且，所公开的pFET和对应的方法提高了 PFET结构的可扩缩性并且将平面FET结构扩展至先进技术节点(诸如具有高k电介质和金属栅极的亚40nm FET技术)。
[0053]可通过相应的操作形成其他部件。在一个实例中，通过诸如化学汽相沉积(CVD)的沉积技术和抛光(通过CMP来平坦化顶面)来形成ILD材料。在另一个实施例中，形成互连结构，并且互连结构包括被配置为连接各种器件以形成功能电路的各种导电部件(诸如金属线、接触部件和通孔部件)。
[0054]图5是根据一个或多个实施例中的本发明的各个方面形成pFET的方法150的流程图。方法150包括操作152，其中提供诸如硅晶圆的半导体衬底110。
[0055]方法150包括操作154，其中形成多个STI部件以通过STI部件限定相互分隔的各个半导体区。在一个实例中，以包括在半导体衬底上形成图案化的掩模层、穿过图案化掩模层的开口蚀刻半导体衬底以形成沟槽、沉积介电材料以填充沟槽以及通过CMP平坦化顶面的工艺顺序形成STI部件。
[0056]方法150包括操作156，其中形成被图案化为具有一个或多个开口的掩模层使得通过开口露出下面的半导体衬底。在随后的离子注入工艺中，掩模层被用作离子注入掩模。在一个实施例中，掩模层是具有介电材料的硬掩模并且通过包括沉积、光刻工艺和蚀刻的步骤形成。例如，沉积介电材料(氧化硅、氮化硅、氮氧化硅或它们的组合)层，在介电材料层上形成图案化的光刻胶层，以及应用蚀刻工艺来去除光刻胶层的开口内的介电材料。随后去除图案化的光刻胶层。通过包括涂覆、曝光和显影的光刻工艺来形成图案化的光刻胶层。在另一个实施例中，掩模层包括图案化的光刻胶层。
[0057]方法150包括操作158，其中将掩模层用作离子注入掩模来对半导体衬底执行第一离子注入以形成η阱。第一离子注入使用诸如磷的η型掺杂物。
[0058]方法150包括操作160，其中将相同掩模层用作离子注入掩模来对半导体衬底执行第二离子注入(或Ge沟道注入工艺)以在η阱中形成Ge沟道注入区。第二离子注入使用Ge掺杂物。应用Ge沟道注入工艺来将Ge引入η阱，使得在η阱中形成Ge沟道注入区。具体地，使用用于形成η阱的相同掩模层来执行Ge沟道注入工艺。
[0059]在一个实例中，Ge沟道注入区从半导体衬底的顶面延伸至η阱，其中Ge深度在约6nm至约12nm之间的范围内。特别地，垂直方向上(垂直于半导体衬底的顶面的方向)Ge的掺杂分布是不均匀的。在垂直方向上Ge掺杂浓度分布中，最大的掺杂浓度在大约Ge深度的一半处。在接近半导体衬底的顶面和接近Ge深度时，Ge的掺杂浓度从最大掺杂浓度开始下降。
[0060]在一个实施例中，Ge的平均掺杂浓度在约4X IO14和约IO16CnT2之间的范围内。具体地，Ge沟道注入区内的Ge原子浓度小于约3%。
[0061]在另一个实施例中，Ge注入工艺中Ge的注入量被设计为在约5 X IO14至约1016cm_2之间的范围内。在又一个实施例中，通过等离子体能量范围在约2KeV至约15Kev之间的一次离子注入来形成Ge沟道注入区。
[0062]在一个实施例中，方法150可包括在第一和第二离子注入后去除掩模层的操作。在另一个实施例中，方法150包括在η阱上形成栅极堆叠件的操作。栅极堆叠件包括栅极介电层和栅电极层。形成栅极堆叠件包括沉积以及进一步包括光刻工艺和蚀刻的图案化。根据各个实例，栅极堆叠件可包括在先栅极工艺或后栅极工艺中形成的高k介电材料和金属电极。在另一个实施例中，方法150包括在η阱内形成P型掺杂物的源极和漏极的操作。在一个实例中，源极和漏极包括通过各种离子注入工艺形成的轻掺杂漏极(LDD)部件以及重掺杂源极和漏极(S/D)部件。因此，所形成的pFET包括η阱、源极和漏极以及栅极堆叠件。特别地，PFET包括Ge掺杂的沟道区。
[0063]可在该方法的操作之前、期间和之后实施其他制造步骤。在一个实施例中，在半导体衬底上形成层间介电(ILD)层。ILD层包括氧化娃、低k介电材料、其他合适的介电材料或它们的组合。通过诸如CVD的适合技术来形成ILD层。例如，可实施高密度等离子体CVD以形成ILD层。
[0064]在另一个实施例中，该方法还包括形成被设计为连接各种器件(包括pFET)以形成功能电路的各种互连部件的步骤。互连部件包括诸如接触件和通孔的垂直互连件以及诸如金属线的水平互连件。各种互连部件可使用包括铜、钨和硅化物的各种导电材料。在一个实例中，镶嵌工艺用于形成基于铜的多层互连结构。在另一个实施例中，钨用于形成接触孔中的钨插塞。在另一个实例中，硅化物用于在源极和漏极上形成各种接触件以减小接触阻抗。
[0065]本发明可用于各种应用中，诸如逻辑电路、动态随机存储器(DRAM)、静态随机存储器(SRAM)单元、闪存或图像传感器。作为用作说明的实例，逆变环形振荡器可结合通过方法150形成的pFET结构。
[0066]因此，本发明提供了一种形成P型场效晶体管(pFET)结构的方法。该方法包括:在半导体衬底上形成掩模层，掩模层包括开口，该开口露出半导体衬底的半导体区；通过掩模层的开口对半导体衬底执行η型掺杂物的离子注入，在半导体区内形成η型阱(η阱);以及穿过掩模层的开口对半导体衬底执行锗(Ge)沟道注入，在η阱中形成Ge沟道注入区。
[0067]在一个实施例中，该方法还包括在半导体衬底内形成多个浅沟槽隔离(STI)部件，由此通过STI部件限定与其他半导体区分隔的半导体区。
[0068]在另一个实施例中，该方法还包括在形成η阱和执行Ge沟道注入后，去除掩模层。
[0069]在又一个实施例中，该方法还包括在半导体衬底上和半导体区内形成栅极堆叠件；以及在η型阱中形成P型掺杂物的源极和漏极部件并且栅极堆叠件夹置在源极和漏极部件之间。栅极堆叠件可包括具有高k介电材料的栅极电介质和具有金属材料的栅电极。可通过先栅极工艺和后栅极工艺中的一种形成栅极堆叠件。
[0070]在又一个实施例中，掩模层包括选自由氧化硅、氮化硅、氮氧化硅和它们的组合所组成的组中的介电材料。在又一个实施例中，掩模层包括光刻胶材料。
[0071]在又一个实施例中，形成掩模层包括在半导体衬底上沉积掩模材料薄膜；以及通过光刻工艺图案化掩模材料薄膜以形成具有开口的掩模层。
[0072]在又一个实施例中，执行Ge沟道注入包括以范围在约2KeV至约15KeV之间的偏置功率使用Ge掺杂物执行Ge离子注入工艺。
[0073]在又一个实施例中。执行Ge沟道注入包括以范围在约5X IO1Vcm2至1016/cm2之间的掺杂剂量使用Ge掺杂物来执行Ge离子注入工艺。
[0074]本发明还提供了形成pFET结构的方法的另一实施例。该方法包括:在半导体衬底内形成多个浅沟槽隔离(STI)部件，由此通过STI部件限定半导体衬底内与其他半导体区分隔的半导体区；在半导体衬底上形成掩模层；图案化掩膜层以形成露出半导体区的开口 ；穿过掩模层的开口对半导体衬底执行η型掺杂物的第一离子注入，在半导体区内形成η型阱(η阱)；以及穿过掩模层的开口对半导体衬底执行锗(Ge)的第二离子注入，在η阱中形成Ge沟道注入区。
[0075]在一个实施例中，该方法包括在半导体衬底上和半导体区内形成栅极堆叠件，还包括在η阱内形成P型掺杂物的源极和漏极部件并且栅极堆叠件夹置在源极和漏极部件之间。栅极堆叠件可包括具有高k介电材料的栅极电介质和具有金属材料的栅电极。
[0076]在又一个实施例中，形成掩模层包括:在半导体衬底上沉积掩模材料；以及通过光刻工艺来图案化掩模材料以形成具有开口的掩模层。掩模材料可包括介电材料和光刻胶材料中的一种。
[0077]在又一个实施例中，执行Ge沟道注入包括以范围在约2KeV至约15KeV之间内的偏置功率以及以范围在约5X IO1Vcm2至约IOlfVcm2之间的掺杂剂量使用Ge掺杂物来执行Ge离子注入工艺。
[0078]本发明还包括P型场效晶体管(pFET)结构的实施例，该pFET结构包括:具有η型掺杂物的η阱，形成在半导体衬底内；沟道区，形成在η阱内；栅极堆叠件，形成在沟道区上；源极和漏极部件，形成在η阱内并且沟道区夹置在源极和漏极部件之间；其中沟道区包括原子浓度小于约3%的锗(Ge)。
[0079]在一个实施例中，沟道区包括在垂直于半导体衬底的方向上不均匀的Ge掺杂浓度，其中最大Ge掺杂浓度远离半导体衬底的顶面，并且平均Ge掺杂浓度在约4 X IO2Vcm3至约1.5X 1022/cm3之间的范围内。
[0080]在另一个实施例中，栅极堆叠件包括高k介电材料层和位于高k介电材料层上的
金属层。
[0081]以上已概括了几个实施例的特征。本领域的技术人员应理解，他们可容易使用本发明作为用于执行与本发明所介绍实施例相同的目的和/或实现相同优点的用于设计或修改其他工艺和结构的基础。本领域的技术人员也应该理解，这些等效结构不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可做出各种改变、替换和变化。
【权利要求】
1.一种形成P型场效晶体管(PFET)结构的方法，所述方法包括: 在半导体衬底上形成掩模层，所述掩模层包括开口，所述开口露出其中的所述半导体衬底的半导体区； 穿过所述掩模层的所述开口对所述半导体衬底执行η型掺杂物的离子注入，在所述半导体区内形成η型阱(η阱)；以及 穿过所述掩模层的所述开口对所述半导体衬底执行锗(Ge )沟道注入，在所述η阱中形成Ge沟道注入区。
2.根据权利要求1所述的方法，还包括:在所述半导体衬底内形成多个浅沟槽隔离(STI)部件，从而通过STI部件限定与其他半导体区分隔的半导体区。
3.根据权利要求1所述的方法，还包括:在形成所述η阱并且执行所述Ge沟道注入后，去除所述掩模层。
4.根据权利要求1所述的方法，还包括: 在所述半导体衬底上和所述半导体区内形成栅极堆叠件；以及在所述η型阱内形成P型掺杂物的源极部件和漏极部件并且所述栅极堆叠件夹置在所述源极部件和所述漏极部件之间。
5.根据权利要求4所述的方法，其中，所述栅极堆叠件包括具有高k介电材料的栅极电介质和具有金属材料的栅电极。
6.根据权利要求4所述的方法，其中，通过先栅极工艺和后栅极工艺中的一种工艺形成所述栅极堆叠件。
7.根据权利要求1所述的方法，其中，所述掩模层包括选自由氧化硅、氮化硅、氮氧化硅和它们的组合所组成的组中的介电材料。
8.根据权利要求1所述的方法，其中，所述掩模层包括光刻胶材料。
9.一种方法，包括: 在半导体衬底内形成多个浅沟槽隔离(STI)部件，从而通过STI部件限定所述半导体衬底内与其他半导体区分隔的半导体区； 在所述半导体衬底上形成掩模层，图案化所述掩模层以形成露出所述半导体区的开Π ； 穿过所述掩模层的所述开口对所述半导体衬底执行η型掺杂物的第一离子注入，在所述半导体区内形成η型阱(η阱)；以及 穿过所述掩模层的所述开口对所述半导体衬底执行锗(Ge)的第二离子注入，在所述η阱内形成Ge沟道注入区。
10.一种P型场效晶体管(pFET)结构，包括: 具有η型掺杂物的η阱，形成在半导体衬底内； 沟道区，形成在所述η阱内； 栅极堆叠件，形成在所述沟道区上； 源极部件和漏极部件，形成在所述η阱内并且所述沟道区夹置在所述源极部件和所述漏极部件之间；以及 其中，所述沟道区包括原子浓度小于约3%的锗(Ge)。
【文档编号】H01L29/78GK103730370SQ201310206600
【公开日】2014年4月16日 申请日期:2013年5月29日 优先权日:2012年10月15日
【发明者】庄学理, 陈柏年, 吴伟成, 杨宝如 申请人:台湾积体电路制造股份有限公司