静电放电保护结构的制作方法
【专利摘要】一种静电放电保护结构，包括P型衬底，位于所述P型衬底内的触发三极管和可控硅结构；所述可控硅结构包括位于所述P型衬底内的第一N型阱区和P型阱区，所述第一N型阱区和P型阱区相邻且相接触，位于所述第一N型阱区内的第一P型掺杂区，位于所述P型阱区内的第二P型掺杂区和第二N型掺杂区；所述触发三极管的集电极、第一P型掺杂区与静电放电输入端相连接，所述第二N型掺杂区与静电放电输出端相连接，所述触发三极管的发射极、第二P型掺杂区与升压电阻的一端相连接，所述升压电阻的另一端与静电放电输出端相连接。所述静电放电保护结构利用触发电压较低的触发三极管进行辅助触发，使得所述静电放电保护结构的触发电压较低。
【专利说明】静电放电保护结构
【技术领域】
[0001]本发明涉及静电保护技术，特别涉及一种静电放电保护结构。
【背景技术】
[0002]随着半导体芯片的运用越来越广泛，半导体芯片所涉及到的静电损伤也越来越广泛。通常1V左右的静电电压就可能损毁没有静电保护(electrostatic discharge, ESD)的芯片。现在有很多种静电放电保护结构的设计和应用，通常包括:薄栅N型场效应晶体管、二极管、齐纳管、可控娃(Silicon Controlled Rectifier, SCR)结构等。但是在单位面积下，不同的静电放电保护结构所能承受的最大电压不同，其中在P型阱区内形成N型掺杂区所构成的二极管所能承受的最大电压为0.167伏/平方微米，齐纳管所能承受的最大电压为0.667伏/平方微米，薄栅N型场效应晶体管所能承受的最大电压为0.194伏/平方微米，可控硅结构所能承受的最大电压为1.9伏/平方微米，可控硅结构所能承受的最大电压最大，因此现有的集成电路大多采用可控硅结构进行静电放电保护。
[0003]请参考图1，为现有的可控硅结构的剖面结构示意图，包括:P型衬底10，位于P型衬底10内的相邻的N型阱区20和P型阱区30，位于所述N型阱区20内的第一 N型掺杂区21和第一 P型掺杂区22，位于所述P型阱区30内的第二 N型掺杂区31和第二 P型掺杂区32，所述第一 N型掺杂区21、第一 P型掺杂区22与静电放电输入端ESD相连接，所述第二 N型掺杂区31、第二 P型掺杂区32与接地端GND相连接。所述可控硅结构的触发电压为N型阱区20和P型阱区30之间PN结的雪崩击穿电压。一般情况下，由于所述N型阱区20和P型阱区30的掺杂浓度较低，因此所述可控硅结构的触发电压大于12伏，甚至可能达到几十伏，可能导致可控硅结构尚未导通，集成电路的内部电路已被静电放电所损坏。
【发明内容】
[0004]本发明解决的问题是提供一种静电放电保护结构，能有效降低可控硅结构的触发电压。
[0005]为解决上述问题，本发明提供了一种静电放电保护结构，包括:P型衬底，位于所述P型衬底内的触发三极管和可控硅结构；所述可控硅结构包括位于所述P型衬底内的第一 N型阱区和P型阱区，所述第一 N型阱区和P型阱区相邻且相接触，位于所述第一 N型阱区内的第一 P型掺杂区，位于所述P型阱区内的第二 P型掺杂区和第二 N型掺杂区；所述触发三极管的集电极、第一 P型掺杂区与静电放电输入端相连接，所述第二 N型掺杂区与静电放电输出端相连接，所述触发三极管的发射极、第二 P型掺杂区与升压电阻的一端相连接，所述升压电阻的另一端与静电放电输出端相连接。
[0006]可选的，所述触发三极管为NPN三极管。
[0007]可选的，所述NPN三极管的具体结构包括:位于所述P型衬底内的第二 N型阱区，所述第二 N型阱区与第一 N型阱区电学隔离；位于所述第二 N型阱区内的第三N型掺杂区和P型静电放电掺杂区，位于所述P型静电放电掺杂区内的第四N型掺杂区，所述第三N型掺杂区、第二 N型阱区、P型静电放电掺杂区和第四N型掺杂区构成NPN三极管。
[0008]可选的，所述P型静电放电掺杂区的深度大于所述第四N型掺杂区的深度。
[0009]可选的，所述P型静电放电掺杂区的厚度范围为100纳米?400纳米。
[0010]可选的，所述P型静电放电掺杂区的掺杂浓度范围为5E17/平方厘米?5E18/平方厘米。
[0011]可选的，所述P型静电放电掺杂区的掺杂浓度大于P型阱区的掺杂浓度。
[0012]可选的，所述第三N型掺杂区作为NPN三极管的集电极，所述第四N型掺杂区作为NPN三极管的发射极。
[0013]可选的，所述第一 P型掺杂区、第二 P型掺杂区为P型重掺杂区，所述第二 N型掺杂区、第三N型掺杂区、第四N型掺杂区为N型重掺杂区。
[0014]可选的，还包括:位于所述第一 N型阱区内的第一 N型掺杂区，所述第一 N型掺杂区与静电放电输入端相连接。
[0015]可选的，所述升压电阻的阻值范围为O欧姆?20欧姆。
[0016]可选的，所述静电放电输出端为接地端。
[0017]与现有技术相比，本发明的技术方案具有以下优点:
[0018]由于触发三极管的触发电压较小，所述触发三极管比可控硅结构先触发，一部分静电电流从触发三极管流走，且由于所述触发三极管的发射极与升压电阻相连接，使得所述升压电阻两端的电压升高，使得与升压电阻相连接的可控硅结构也同时被触发，因而本发明实施例的静电放电保护结构的触发电压小于现有技术形成的可控硅结构的触发电压，可以有效地避免集成电路的内部电路被静电放电所破坏。
[0019]进一步的，通过控制所述触发三极管的P型静电放电掺杂区的掺杂浓度和厚度，可以控制所述触发三极管的触发电压，从而可以控制整个静电放电保护结构的触发电压。
【专利附图】
【附图说明】
[0020]图1是现有技术的可控硅结构剖面结构示意图；
[0021]图2、图4是本发明实施例的静电放电保护结构的结构示意图；
[0022]图3是本发明实施例的静电放电保护结构的等效电路图。
【具体实施方式】
[0023]由于利用现有技术形成的可控硅结构的触发电压较高，可能出现可控硅结构尚未开启，集成电路的内部电路已被静电放电所破坏的情况，因此，需要降低可控硅结构的触发电压。
[0024]为此，发明人提供了一种静电放电保护结构，所述静电放电保护结构包括:P型衬底，位于所述P型衬底内的触发三极管和可控硅结构，所述触发三极管的发射极与升压电阻相连接，由于触发三极管的触发电压较小，所述触发三极管比可控硅结构先触发，一部分静电电流从触发三极管流走。且由于所述触发三极管的发射极与升压电阻相连接，使得所述升压电阻两端的电压升高，使得与升压电阻相连接的可控硅结构也同时被触发，因而本发明实施例的静电放电保护结构的触发电压小于现有技术形成的可控硅结构的触发电压，可以有效地避免集成电路的内部电路被静电放电所破坏。
[0025]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0026]本发明第一实施例首先提供了一种静电放电保护结构，请参考图2，为本发明实施例的静电放电保护结构的剖面结构示意图，具体包括:p型衬底100，位于所述P型衬底100内的第一 N型阱区111、P型阱区112和第二 N型阱区113，所述第一 N型阱区111和P型阱区112相邻且相接触，所述第一 N型阱区111和P型阱区112用于形成可控硅结构，所述第二 N型阱区113用于形成触发三极管；位于所述第一 N型阱区111内的第一 P型掺杂区121和第一 N型掺杂区131，位于所述P型阱区112内的第二 P型掺杂区122和第二 N型掺杂区132，所述第一 P型掺杂区121、第一 N型阱区111、P型阱区112和第二 N型掺杂区132构成PNPN的可控硅结构；位于所述第二 N型阱区113内的第三N型掺杂区133和P型静电放电掺杂区140，所述第三N型掺杂区133和P型静电放电掺杂区140之间通过浅沟槽隔离结构(未图示)相隔离，位于所述P型静电放电掺杂区140内的第四N型掺杂区134，所述第三N型掺杂区133、第二 N型阱区113、P型静电放电掺杂区140和第四N型掺杂区134构成NPN三极管，所述第三N型掺杂区133作为NPN三极管的集电极，所述第四N型掺杂区134作为NPN三极管的发射极，所述NPN三极管作为触发三极管；所述第三N型掺杂区133、第一 P型掺杂区121和第一 N型掺杂区131与静电放电输入端ESD相连接，所述第二 N型掺杂区132与接地端GND相连接，所述第四N型掺杂区134、第二 P型掺杂区122与升压电阻Rl的一端相连接，所述升压电阻Rl的另一端与接地端GND相连接，所述接地端GND作为静电放电输出端。
[0027]请参考图3，为如图2所示的静电放电保护结构的等效电路图，具体包括:寄生PNP三极管Ql、寄生NPN三极管Q2、第一寄生电阻Rnw、第二寄生电阻Rpw、触发三极管和升压电阻Rl ;所述寄生PNP三极管Ql的发射极、第一寄生电阻Rnw的一端和触发三极管的集电极与静电放电输入端ESD相连接，所述寄生PNP三极管Ql的基极与第一寄生电阻Rnw的另一端、寄生NPN三极管Q2的集电极相连接，所述寄生PNP三极管Ql的发射极与寄生NPN三极管Q2的基极、第二寄生电阻Rpw的一端相连接，所述第二寄生电阻Rpw的另一端与触发三极管的发射极、升压电阻Rl的一端相连接，所述升压电阻的另一端、寄生NPN三极管Q2的发射极与接地端GND相连接；其中，所述第一 P型掺杂区121、第一 N型阱区111、P型阱区112构成寄生PNP三极管Ql，第一 N型阱区111、P型阱区112和第二 N型掺杂区132构成寄生NPN三极管Q2，所述第一 N型阱区111和第一 N型掺杂区131之间的电阻作为第一寄生电阻Rnw，所述P型阱区112和第二 P型掺杂区122之间的电阻作为第二寄生电阻Rpw。
[0028]所述P型衬底100为硅衬底、锗衬底、绝缘体上硅衬底其中的一种。在本实施例中，所述P型衬底100为硅衬底。
[0029]在本实施例中，所述触发三极管为NPN三极管。在其他实施例中，所述触发三极管还可以为PNP三极管。
[0030]在本实施例中，由于所述第四N型掺杂区134位于所述P型静电放电掺杂区140内，所述P型静电放电掺杂区140的深度大于所述第四N型掺杂区134的深度，所述P型静电放电掺杂区140的底部到第四N型掺杂区134的底部的距离为所述P型静电放电掺杂区140的厚度。
[0031]由于所述第三N型掺杂区133、第二 N型阱区113、P型静电放电掺杂区140和第四N型掺杂区134构成NPN三极管，所述P型静电放电掺杂区140作为基极，所述基极的厚度和掺杂浓度对NPN三极管的触发电压都有影响。当所述P型静电放电掺杂区140的厚度越小，P型静电放电掺杂区140的掺杂浓度越高，所述触发三极管的触发电压越小，因此通过调节所述P型静电放电掺杂区140的厚度和掺杂浓度，可以调节所述触发三极管的触发电压。
[0032]在本实施例中，所述P型静电放电掺杂区140的厚度范围为100纳米?400纳米，所述P型静电放电掺杂区140的掺杂浓度范围为5E17/平方厘米?5E18/平方厘米。由于所述P型静电放电掺杂区140的掺杂浓度通常远远大于P型阱区112的掺杂浓度，使得所述触发三极管的触发电压远远小于可控硅结构的触发电压。
[0033]在本实施例中，所述第一 P型掺杂区121、第二 P型掺杂区122为P型重掺杂区，可以利用同一形成工艺同时形成；所述第一 N型掺杂区131、第二 N型掺杂区132、第三N型掺杂区133、第四N型掺杂区134为N型重掺杂区，可以利用同一形成工艺同时形成。
[0034]在本实施例中，所述升压电阻Rl的阻值范围为O欧姆?20欧姆。在其他实施例中，所述升压电阻Rl的阻值也可以为其他合适的阻值，通过调整所述升压电阻Rl的阻值，可以控制触发三极管被触发后P型阱区112的电压升高的幅度，从而能调整本发明实施例中的可控硅结构的触发电压，即所述静电放电保护结构的触发电压。
[0035]现有技术的可控硅结构通过利用第一寄生电阻Rnw来降低寄生PNP三极管Ql的基极电压，使得所述第一 P型掺杂区121、第一 N型阱区111之间的PN结正向导通，同时利用第二寄生电阻Rpw来提升寄生NPN三极管Q2的基极电压，使得P型阱区112和第二 N型掺杂区132之间的PN结正向导通，使得所述PNPN的可控硅结构相当于一个第一 N型阱区111、P型阱区112之间的PN结。但由于第一寄生电阻Rnw、第二寄生电阻Rpw的电阻很小，使得所述第一 P型掺杂区121、第一 N型阱区111之间的PN结，P型阱区112和第二 N型掺杂区132之间的PN结正向导通不完全，使得现有技术的可控硅结构触发电压仍较高。
[0036]而本实施例的触发三极管的基极的掺杂浓度较大，使得对应的触发电压较小，通常为3伏?5伏，且现有的可控硅结构的触发电压通常都大于12V。因此，当静电电压输入端ESD具有静电电压时，触发三极管会比可控硅结构提前触发，触发三极管先导通，部分静电电流从触发三极管流走，且所述静电电流流经升压电阻Rl后会使得第二 P型掺杂区122的电压升高，进而使得P型阱区112的电压升高。由于静电放电的电流很大，使得所述P型阱区112和第二 N型掺杂区132之间的PN结两端的电势差很大，所述P型阱区112和第二N型掺杂区132之间的PN结被完全导通，从接地端GND获得的大量电子聚集到第一 N型阱区lll、p型阱区112之间的PN结一侧，且由于第一 N型阱区111、P型阱区112之间的反向电压很高，所述电子会很快拉到第一 N型阱区111 一侧，使得所述第一 N型阱区111和P型阱区112之间的PN结反向导通，本实施例的可控硅结构被提前触发，导致所述静电放电保护结构的触发电压远远小于现有技术的可控硅结构的触发电压，从而可以避免静电放电保护结构还未触发时，集成电路的内部电路已被静电放电所破坏的情况。
[0037]本发明实施例还提供了另一种静电放电保护结构，请参考图4，为本发明实施例的静电放电保护结构的剖面结构示意图，具体包括:P型衬底200，位于所述P型衬底200内的第一 N型阱区211、P型阱区212和第二 N型阱区213，所述第一 N型阱区211和P型阱区212相邻且相接触，所述第一 N型阱区211和P型阱区212用于形成可控硅结构，所述第二 N型阱区213内用于形成触发三极管；位于所述第一 N型阱区211内的第一 P型掺杂区221，位于所述P型阱区212内的第二 P型掺杂区222和第二 N型掺杂区232，所述第一 P型掺杂区221、第一 N型阱区211、P型阱区212和第二 N型掺杂区232构成PNPN的可控硅结构；位于所述第二 N型阱区213内的第三N型掺杂区233和P型静电放电掺杂区240，所述第三N型掺杂区233和P型静电放电掺杂区240之间通过浅沟槽隔离结构(未图示)相隔离，位于所述P型静电放电掺杂区240内的第四N型掺杂区234，所述第三N型掺杂区233、第二 N型阱区213、P型静电放电掺杂区240和第四N型掺杂区234构成NPN三极管，所述第三N型掺杂区233作为NPN三极管的集电极，所述第四N型掺杂区234作为NPN三极管的发射极，所述NPN三极管作为触发三极管；所述第三N型掺杂区233、第一 P型掺杂区221与静电放电输入端ESD相连接，所述第二 N型掺杂区232与接地端GND相连接，所述第四N型掺杂区234、第二 P型掺杂区222与升压电阻Rl的一端相连接，所述升压电阻Rl的另一端与接地端GND相连接。
[0038]所述第一 N型阱区211内只形成有所述第一 P型掺杂区221，未形成有第二 P型掺杂区。由于本发明实施例利用触发三极管来提前触发可控硅结构，当触发三极管被触发后，利用升压电阻Rl使得第二 P型掺杂区222的电压升高，使得所述P型阱区212的电压升高，所述P型阱区212的电压大于0V，因此所述P型阱区212和第二 N型掺杂区232之间的PN结导通，从接地端GND获得的大量电子聚集到第一 N型阱区211、P型阱区212之间的PN结一侧，且由于第一 N型阱区211211、P型阱区212之间的反向电压很高，所述电子会很快拉到第一 N型阱区211 —侧，使得所述第一 N型阱区211和P型阱区212之间的PN结反向导通，本实施例的可控硅结构被提前触发，从而可以降低静电放电保护结构的触发电压。即使未形成有第二 P型掺杂区，所述第一 P型掺杂区221和第一 N型阱区211之间的PN结在触发之前难以正向导通，但当所述第一 N型阱区211和P型阱区212之间的PN结反向导通后，所述第一 P型掺杂区221和第一 N型阱区211之间的PN结即正向导通，因此，不会影响静电放电保护结构的触发，且还能减少静电放电保护结构所占的芯片面积。有利于芯片的小型化。
[0039]综上，由于触发三极管的触发电压较小，所述触发三极管比可控硅结构先触发，一部分静电电流从触发三极管流走，且由于所述触发三极管的发射极与升压电阻相连接，使得所述升压电阻两端的电压升高，使得与升压电阻相连接的可控硅结构也同时被触发，因而本发明实施例的静电放电保护结构的触发电压小于现有技术形成的可控硅结构的触发电压，可以有效地避免集成电路的内部电路被静电放电所破坏。
[0040]进一步的，通过控制所述触发三极管的P型静电放电掺杂区的掺杂浓度和厚度，可以控制所述触发三极管的触发电压，从而可以控制整个静电放电保护结构的触发电压[0041 ] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种静电放电保护结构，其特征在于，包括: P型衬底，位于所述P型衬底内的触发三极管和可控硅结构； 所述可控硅结构包括位于所述P型衬底内的第一 N型阱区和P型阱区，所述第一 N型阱区和P型阱区相邻且相接触，位于所述第一 N型阱区内的第一 P型掺杂区，位于所述P型阱区内的第二 P型掺杂区和第二 N型掺杂区； 所述触发三极管的集电极、第一 P型掺杂区与静电放电输入端相连接，所述第二 N型掺杂区与静电放电输出端相连接，所述触发三极管的发射极、第二 P型掺杂区与升压电阻的一端相连接，所述升压电阻的另一端与静电放电输出端相连接。
2.如权利要求1所述的静电放电保护结构，其特征在于，所述触发三极管为NPN三极管。
3.如权利要求2所述的静电放电保护结构，其特征在于，所述NPN三极管的具体结构包括:位于所述P型衬底内的第二 N型阱区，所述第二 N型阱区与第一 N型阱区电学隔离；位于所述第二 N型阱区内的第三N型掺杂区和P型静电放电掺杂区，位于所述P型静电放电掺杂区内的第四N型掺杂区，所述第三N型掺杂区、第二 N型阱区、P型静电放电掺杂区和第四N型掺杂区构成NPN三极管。
4.如权利要求3所述的静电放电保护结构，其特征在于，所述P型静电放电掺杂区的深度大于所述第四N型掺杂区的深度。
5.如权利要求3所述的静电放电保护结构，其特征在于，所述P型静电放电掺杂区的厚度范围为100纳米?400纳米。
6.如权利要求3所述的静电放电保护结构，其特征在于，所述P型静电放电掺杂区的掺杂浓度范围为5E17/平方厘米?5E18/平方厘米。
7.如权利要求3所述的静电放电保护结构，其特征在于，所述P型静电放电掺杂区的掺杂浓度大于P型阱区的掺杂浓度。
8.如权利要求3所述的静电放电保护结构，其特征在于，所述第三N型掺杂区作为NPN三极管的集电极，所述第四N型掺杂区作为NPN三极管的发射极。
9.如权利要求3所述的静电放电保护结构，其特征在于，所述第一P型掺杂区、第二 P型掺杂区为P型重掺杂区，所述第二 N型掺杂区、第三N型掺杂区、第四N型掺杂区为N型重掺杂区。
10.如权利要求1所述的静电放电保护结构，其特征在于，还包括:位于所述第一N型阱区内的第一 N型掺杂区，所述第一 N型掺杂区与静电放电输入端相连接。
11.如权利要求1所述的静电放电保护结构，其特征在于，所述升压电阻的阻值范围为O欧姆?20欧姆。
12.如权利要求1所述的静电放电保护结构，其特征在于，所述静电放电输出端为接地端。
【文档编号】H01L27/02GK104241265SQ201310232133
【公开日】2014年12月24日 申请日期:2013年6月9日 优先权日:2013年6月9日
【发明者】甘正浩, 霍晓, 张莉菲, 代萌, 俞少峰 申请人:中芯国际集成电路制造(上海)有限公司