硅-氧化物-氮化物-氧化物-硅组件及其制作方法
【专利摘要】本发明是揭露一种硅-氧化物-氮化物-氧化物-硅(SONOS)组件，包含基底；第一氧化层设于该基底上；富硅陷补层(silicon-rich trapping layer)设于该第一氧化层上；含氮层设于该富硅陷补层上；富硅氧化层(silicon-rich oxide layer)设于该含氮层上；以及多晶硅层设于该富硅氧化层上。
【专利说明】硅-氧化物-氮化物-氧化物-硅组件及其制作方法
【技术领域】
[0001]本发明是关于一种SONOS组件及其制作方法。
【背景技术】
[0002]非挥发性内存装置具有不因电源供应中断而造成储存数据遗失的特性，因此被广泛使用。现今广泛使用的非挥发性内存装置包含有只读存储器(read-only-memory, ROM)、可程序化只读存储器(programmable-read-only memory, PR0M)、可抹除及可程序化只读存储器(erasable-programmable-read-only memory, EPR0M)以及电子式可抹除可程序化只读存储器(elec tricall y-erasab I e-programmab I e-read-on I y memory, EEPR0M)。其中，电子式可抹除可程序化只读存储器相较于其它非挥发性内存不同之处在于他们可利用电子来进行程序化及抹除操作。
[0003]目前对EEPROM装置中产品研发的方向均集中在增加程序化的速度、降低进行程序化与读取时的电压、延长数据保存的时间、减少内存单元的抹除时间以及缩小内存组件的尺寸。此外，现今有些快闪(Flash)内存数组(array)系使用一种由双层多晶娃堆叠所形成的闸极(Dual poly-Si gate)，且在此闸极结构中多晶硅通常会以氧化物-氮化物-氧化物(oxide-nitride-oxide, 0N0)所构成的介电材料作区隔,组件操作时将电子由基板注入底层的多晶硅中达到储存数据(data)的功能。然而，此由双层多晶硅闸极所形成的内存数组由于只能储存单一位的数据，故较不利于提升内存容量。因此另一种衍生的闪存使用硅-氧化物-氮化物-氧化物-硅(S0N0S)作为数据储存单元即因应而生，而且可以作到一个晶体管(transistor)同时储存二个位的功能,如此可以达到缩小组件尺寸及提升内存的容量。S0N0S组件的操作方式例举如下。
[0004]在S0N0S内存进行程序化的时候，电荷会从基底转移至0N0结构中的氮化硅层。举例来说，使用者会先施加电压到闸极(栅极)和漏极并建立垂直电场(vertical electricfield))及横向电场(lateral electric field),然后通过这些电场沿着信道来增加电子的运行速度。当电子沿着信道移动时，一部份的电子会获得足够的能量并越过底部二氧化硅层的位能障壁而被陷捕(trap)在0N0结构的氮化硅层中。由于接近漏极区的电场最强，因此电子通常会陷捕在靠近漏极的区域。反之，当操作者将施加到源极与漏极区域的电位进行反向时，电子则会沿着信道朝相反的方向前进，并被注入到靠近源极区域的氮化硅层中。由于部分氮化硅层并不导电，这些引入到氮化硅层中的电荷倾向于维持在局部区域(localized)。因此，根据所施加的电压，电荷可储存在单一氮化硅层中的各不同区域中。
[0005]然而，以现今S0N0S内存架构而言，在陷补(trap)电荷以及保留(retain)电荷的效率上仍不够完美，包括陷补电荷的位置(site)不够多或是被陷补的的电荷容易流失等缺点。因此如何改良现有S0N0S架构来提升组件的整体效率与可靠度即为现今一重要课题。
【发明内容】
[0006]本发明较佳实施例是揭露一种硅-氧化物-氮化物-氧化物-硅(S0N0S)组件，包含基底；第一氧化层设于该基底上；富娃陷补层(silicon-rich trapping layer)设于该第一氧化层上；含氮层设于该富娃陷补层上；富娃氧化层(silicon-rich oxide layer)设于该含氮层上；以及多晶硅层设于该富硅氧化层上。
[0007]依据本发明之另一实施例，是揭露一种制作硅-氧化物-氮化物-氧化物-硅(S0N0S)组件的方法。首先提供基底，然后形成第一氧化层于该基底上。接着形成氮化硅层于该第一氧化层上、进行第一娃甲烧浸泡(silane soak)工艺、通入氨气与娃甲烧以形成富娃陷补层于该第一氧化层上、形成含氮层于该富娃陷补层上、形成富娃氧化层于该含氮层上以及形成多晶硅层于该富硅氧化层上。
[0008]图式简单说明
[0009]第1图为本发明较佳实施例制作S0N0S内存之示意图。
[0010]符号说明
[0011]12 基底14 氧化层
[0012]16 富硅陷补层 18 氮化硅层
[0013]20 富硅层22 含氮层
[0014]24 富硅氧化层 26 氧化层
[0015]28 多晶硅层
[0016]实施方式
[0017]请参照第1图，第1图为本发明较佳实施例制作S0N0S内存之示意图。如第1图所示，首先提供基底12,例如由砷化镓、娃覆绝缘(silicon on insulator, SOI)层、嘉晶层、娃锗层或其它半导体基底材料所构成的基底。接着形成穿遂氧化层(tunnel oxide),例如氧化层14于基底12上，然后再形成富娃陷补层(silicon-rich trapping layer) 16于氧化层14上。
[0018]依据本发明之较佳实施例，富娃陷补层16可包含氮化娃层18与富娃层(silicon-rich layer) 20,例如富娃氮化娃层(silicon-rich SiN layer)或富娃氮氧化娃层(silicon-rich S1N layer)。换句话说，富娃陷补层16可包含由氮化娃层18与富娃氮化娃层所构成之复合层，或氮化娃层18与富娃氮氧化娃层所构成之复合层。
[0019]依据本发明之较佳实施例，若欲制作氮化硅层18与富硅氮化硅层之复合层时，可先对氧化层14进行氨气浸泡(ammonia soak)工艺，接着通入氨气与娃甲烧(silane),并搭配进行微波等离子体辅助化学气相沉积(microwave PECVD)工艺以形成氮化娃层18于氧化层12上。接着于等离子体关闭(plasma off)状态下对氮化硅18层进行硅甲烷浸泡(silane soak)工艺,然后于等离子体开启(plasma on)状态下通入氨气与娃甲烧以形成由富硅氮化硅层所构成之富硅层20，如此即于氧化层14上形成由氮化硅层18与富硅氮化硅层所构成的富硅陷补层16。
[0020]反之，若欲制作氮化硅层18与富硅氮氧化硅层之复合层时，可先同样对氧化层14进行氨气浸泡工艺，接着通入氨气与硅甲烷，并搭配进行微波等离子体辅助化学气相沉积工艺以形成氮化硅层18于氧化层14上。随后先于等离子体关闭状态下对氮化硅层18进行硅甲烷浸泡工艺，然后于等离子体开启状态下通入氨气、氧气与硅甲烷以形成由富硅氮氧化硅层所构成的富硅层20，如此即于氧化层14上形成由氮化硅层18与富硅氮氧化硅层所构成的富硅陷补层16。
[0021]依据本发明之较佳实施例，氮化硅18层的厚度较佳小于10埃，富硅层20，包括富娃氮化娃层或富娃氮氧化娃层的厚度小于15埃,但不局限于此。
[0022]另外依据本发明之一实施例，进行硅甲烷浸泡工艺以形成富硅陷补层时可选择性利用氦气进行预清洗(pre-clean)，且此预清洗之温度较佳控制高于摄氏300度。其次，硅甲烧浸泡可选择在大气压力(atmospheric)或负压(sub-atmospheric)环境下在同一反应室(same chamber tool)中完成,此皆属本发明所涵盖之范围。
[0023]接着形成含氮层(nitrogen-containing layer) 22于富娃陷补层16上,其中含氮层22可包含氮化硅层或氮氧化硅层。类似于前述形成富硅陷补层16的方式，若欲制作氮化硅层为含氮层时，可通入氨气与硅甲烷以形成氮化硅层。而若欲制作氮氧化硅层为含氮层时，可直接通入氨气、氧气与硅甲烷以形成氮氧化硅层。依据本发明之较佳实施例，含氮层22的厚度较佳为10-30埃，但不局限于此。
[0024]另外，本发明之富硅陷补层16中虽包含前述氮化硅层与富硅氮化硅层，以及氮化硅层与富硅氮氧化硅层等两种实施例，且含氮层22也可包含氮化硅层与氮氧化硅层等两种材料配置，但依据本发明之较佳作法，当富硅陷补层16由氮化硅层与富硅氮化硅层所构成时，含氮层22较佳由氮化娃层所构成。而当富娃陷补层16由氮化娃层与富娃氮氧化娃层所构成时，含氮层22则较佳由氮氧化硅层所构成。不过需注意的是，本较佳实施例之组合虽以上述材料搭配为例，但富硅陷补层16与含氮层22的材料配置均可依据产品的需求任意组合，并不局限于此配置方式，
[0025]接着于等离子体关闭状态下对含氮层22进行硅甲烷浸泡工艺，然后于等离子体开启状态下通入氧气与硅甲烷以形成富硅氧化层24于含氮层22上。
[0026]随后可选择性形成另一氧化层26于富硅氧化层24上，接着再形成控制闸极(control gate)，例如多晶硅层28于氧化层26上，至此完成本发明较佳实施例S0N0S内存中主体单元的制作。之后于主体单元周围侧壁形成间隙壁(图未示)，并可依据工艺或产品需求接续形成选择电极(select gate)、源极/漏极区域、层间介电层、自对准金属硅化物(salicide)、接触插塞等组件,在此不另加赘述。
[0027]需注意的是，本较佳实施例所揭露的S0N0S内存虽于含氮层22与多晶娃层28之间同时设置富硅氧化硅层24与氧化硅26层，但不局限于此设计，本发明又可依据产品的需求省略氧化娃层26的设置,而仅设置富娃氧化娃层24于含氮层22与多晶娃层28之间，或省略富娃氧化娃层24的设置,而仅设置原本氧化娃层26于含氮层22与多晶娃层28之间，而完成另一种S0N0S组件的制作。
[0028]另外，依据本发明之其它实施例，制作氮化硅层18、富硅层20以及含氮层22等三层包含氮化物的材料层时并不局限于上述所揭露的方法，又可选择以离子布植(implant)、微波等离子体辅助化学气相沉积(microwave PECVD)、脉冲雷射(pulse laser)或高能量福射线(high energy radiat1n)等方式来完成。
[0029]其次，上述实施例中所有含氮之材料层，例如富硅陷补层16与含氮层22，以及/或所有0N0堆叠结构，包括氧化层14、富硅陷补层16、含氮层22、富硅氧化层24以及氧化层26等均较佳于同一反应室中完成,但不局限于此。
[0030]接着,本发明又可选择以金属或复合金属(composite metal)等其它材料来替换多晶硅层28，而完成另一种型态的内存组件，此实施例也属本发明所涵盖的范围。
[0031]另外依据上述工艺，本发明另揭露一种S0N0S组件结构，其主要包含基底12、氧化层14设于基底12上、富娃陷补层16设于氧化层14上、含氮层22设于富娃陷补层16上、富娃氧化层24设于含氮层22上、氧化层26设于富娃氧化层24上以及多晶娃层28设于氧化层26上。
[0032]依据本发明之较佳实施例，S0N0S组件中的0N0堆叠结构之高度较佳为30_60埃，其中富硅陷补层16中的氮化硅层18的厚度较佳小于10埃且富硅层20的厚度较佳小于15埃。接着，含氮层22的厚度较佳为10-30埃，以及富硅氧化层24的厚度较佳小于15埃。
[0033]依据前述之工艺与结构，本发明之S0N0S组件主要具有以下特征及优点:
[0034]首先，本发明较佳于习知S0N0S组件之0Ν0堆叠结构中额外增添两个接口层，包括富硅陷补层16以及富硅氧化层24。其中本发明之富硅陷补层16，包括上述实施例之氮化硅层与富硅氮化硅层，以及氮化硅层与富硅氮氧化硅层等两种实施例较佳用来提升陷补电荷的能力。举例来说，富硅陷补层16中的第一层材料层，例如氮化硅层，较佳用来作为一道栅栏，使电荷进入富硅陷补层16时较容易被抓住，并可同时避免陷补的电荷流失(leakage)。富硅陷补层16中的第二层材料层，例如上述之富硅氮化硅层或富硅氮氧化硅层则可提供较多数量的陷补电荷位置(trapping site)，并同时作为陷补电荷的主体材料层。
[0035]其次，本发明之富硅氧化层24与富硅陷补层16中的富硅氮化硅层或富硅氮氧化硅层同样具有较多陷补电荷位置，因此电荷除了容易被陷补外也容易流失。通过富硅氧化层24的设置，本发明可使靠近含氮层22顶部的电荷较为容易流出整个组件。综上所述，依据上述所提出之架构，本发明可利用富硅陷补层以及富硅氧化层这两道关卡来改善现有S0N0S组件在陷补(trap)电荷以及保留(retain)电荷的效率上的缺点，由此提升整个内存组件的整体效能。
【权利要求】
1.一种硅-氧化物-氮化物-氧化物-硅(SONOS)组件，包含: 基底； 第一氧化层设于该基底上； 富娃陷补层(silicon-rich trapping layer)设于该第一氧化层上； 含氮层设于该富娃陷补层上； 富娃氧化层(silicon-rich oxide layer)设于该含氮层上；以及 多晶硅层设于该富硅氧化层上。
2.如权利要求1所述的S0N0S组件，其中该富硅陷补层包含氮化硅层以及富硅氮化硅层(silicon-rich SiN layer),该氮化娃层的厚度小于10埃且该富娃氮化娃层的厚度小于15埃。
3.如权利要求1所述的S0N0S组件，其中该富硅陷补层包含氮化硅层以及富硅氮氧化娃层(silicon-rich S1N layer),其中该氮化娃层的厚度小于10埃且该富娃氮氧化娃层的厚度小于15埃。
4.如权利要求1所述的S0N0S组件，其中该含氮层包含氮化硅层，且该氮化硅层的厚度为10-30埃。
5.如权利要求1所述的S0N0S组件，其中该含氮层包含氮氧化硅层，且该氮氧化硅层的厚度为10-30埃。
6.如权利要求1所述的S0N0S组件，其中该富硅氧化层的厚度小于15埃。
7.如权利要求1所述的S0N0S组件，另包含第二氧化层设于该富硅氧化层与该多晶硅层之间。
8.一种制作硅-氧化物-氮化物-氧化物-硅(S0N0S)组件的方法，包含: 提供基底； 形成第一氧化层于该基底上； 形成氮化娃层于该第一氧化层上； 进行第一硅甲烷浸泡(silane soak)制程； 通入氨气与硅甲烷以形成富硅陷补层于该第一氧化层上； 形成含氮层于该富娃陷补层上； 形成富硅氧化层于该含氮层上；以及 形成多晶硅层于该富硅氧化层上。
9.如权利要求9所述的制作S0N0S组件的方法，另包含: 对该第一氧化层进行氨气浸泡工艺；以及 通入氨气与硅甲烷以形成该氮化硅层。
10.如权利要求9所述的制作S0N0S组件的方法，另包含进行微波等离子体辅助化学气相沉积(microwave PECVD)工艺以形成该氮化娃层。
11.如权利要求9所述的制作S0N0S组件的方法，其中该富硅陷补层包含富硅氮化硅层。
12.如权利要求11所述的制作S0N0S组件的方法，另包含: 于等离子体关闭(Plasma off)状态下对该氮化硅层进行该第一硅甲烷浸泡工艺；以及 于等离子体开启(Plasma on)状态下通入氨气与硅甲烷以形成该富硅氮化硅层。
13.如权利要求9所述的制作S0N0S组件的方法，其中该富硅陷补层包含富硅氮氧化硅层。
14.如权利要求13所述的制作S0N0S组件的方法，另包含: 于等离子体关闭状态下对该氮化硅层进行该第一硅甲烷浸泡工艺；以及 于等离子体开启状态下通入氨气、氧气与硅甲烷以形成该富硅氮氧化硅层。
15.如权利要求9所述的制作S0N0S组件的方法，其中该含氮层包含氮化硅层。
16.如权利要求9所述的制作S0N0S组件的方法，其中该含氮层包含氮氧化硅层。
17.如权利要求16所述的制作S0N0S组件的方法，另包含: 于等离子体关闭状态下对该氮化硅层进行第二硅甲烷浸泡工艺；以及 于等离子体开启状态下通入氨气、氧气与硅甲烷以形成该氮氧化硅层。
18.如权利要求9所述的制作S0N0S组件的方法，其中形成该多晶硅层前另包含形成第二氧化层于该富硅氧化层上。
19.如权利要求9所述的制作S0N0S组件的方法，其中进行该第一硅甲烷浸泡工艺另包含利用氦气进行预清洗(pre-clean),且该预清洗之温度高于摄氏300度。
20.如权利要求9所述的制作S0N0S组件的方法，其中进行该第一硅甲烷浸泡工艺是于大气压力(atmospheric)或负压(sub-atmospheric)环境下在同一反应室(same chambertool)中完成。
【文档编号】H01L21/8247GK104253129SQ201310254596
【公开日】2014年12月31日 申请日期:2013年6月25日 优先权日:2013年6月25日
【发明者】杨进盛, 陈建宏 申请人:联华电子股份有限公司