传感器及其制造方法
【专利摘要】公开一种传感器及其制造方法，该方法包括：提供结晶半导体基板；形成第一图案化沟槽结构于结晶半导体基板中；形成一第二图案化沟槽结构于第一图案化沟槽结构中，第二图案化沟槽结构的宽度小等于第一图案化沟槽结构的宽度；形成深宽比捕获材料于第一图案化沟槽结构与第二图案化沟槽结构中，形成于第二图案化沟槽结构中的深宽比捕获材料具有差排缺陷，位于第一图案化沟槽结构中的该深宽比捕获材料不会出现差排缺陷；制作一光检测器，形成于深宽比捕获材料上或于深宽比捕获材料中，以输出电子，电子是于光检测器中通过光吸收所产生。本发明利用深宽比捕获材料将以非硅为主体的半导体元件整合于硅工艺中，且该光感测元件具有相对大的微米尺寸。
【专利说明】传感器及其制造方法
[0001]本申请是申请号为201010149536.1、申请日为2010年3月24日、发明名称为“传
感器及其制造方法”的发明专利申请的分案申请。
【技术领域】
[0002]本发明涉及一种半导体元件，特别涉及一种利用深宽比捕获技术制造半导体元件的方法及以此方法制造的半导体元件。
【背景技术】
[0003]增加半导体元件(例如光检测器、二极管、发光二极管、晶体管、锁相器及许多其他半导体元件)的效能及降低成本是在半导体工业中一项不变的需求。此项需求促使整合一种类型的半导体元件于另一半导体工艺中的研究持续进行。
[0004]举例来说，在由一 p-n结或p-1-n结构阵列所构成的光检测器中，由于光检测器可检测红外光，因此，制作具有低能隙材料(例如锗或砷化铟镓)的P-n结及/或p-1-n结构是相当有利的。另于低成本、大尺寸的硅晶片上，生产一三-五族或其他非硅材料的薄膜，以降低高效能三-五族元件的成本，是符合成本效益的。未来更期待将非硅P-n结及/或p-1-n结构(例如以锗或砷化铟镓为主体)整合于一娃工艺中，以使在一系统(例如一光检测器)中的其他电路可利用一例如一标准互补式金属氧化物半导体(CMOS)工艺的标准硅工艺加以制作。另以一共平面方式制作非硅元件及硅互补式金属氧化物半导体(CMOS)，亦是符合期待的，因此，整体系统的内连线及整合可依一与标准及低成本互补式金属氧化物半导体(CMOS)工艺相容的方式而实现。此外，增加配置非硅区域的尺寸，以输出于其中通过光吸收所产生的电子，亦是共同追求的目标。
【发明内容】
[0005]本发明的一实施例，提供一种传感器，包括:一基板，具有一第一外延结晶结构与一第二外延结晶结构，该第一外延结晶结构与该第二外延结晶结构的分界位于一接合部；一感测区，形成于该接合部上或于该接合部中，以输出电子，该电子是于该感测区中通过光吸收所产生；以及多个接触端，耦接至该感测区，以接收该电子，获得一输出电子信号。
[0006]本发明的一实施例，提供一种传感器的制造方法，包括:提供一结晶半导体基板；形成一第一图案化沟槽结构于该结晶半导体基板中；形成一第二图案化沟槽结构于该第一图案化沟槽结构中，其中该第二图案化沟槽结构具有一宽度，该宽度等于或小于该第一图案化沟槽结构的宽度；形成一深宽比捕获(ART)材料于该第一图案化沟槽结构与该第二图案化沟槽结构中；以及制作一光检测器，形成于该深宽比捕获(ART)材料上或于该深宽比捕获(ART)材料中，以输出电子，该电子于该光检测器中通过光吸收所产生。
[0007]本发明的一实施例，提供一种传感器，包括:一结晶基板；一绝缘子，具有多个开口至该结晶基板；一第一结晶材料，位于该绝缘子中的该开口内，该第一结晶材料与该结晶基板为晶格失配；一第二缓冲结晶材料，位于该结晶基板与该第一结晶材料之间，该第二缓冲结晶材料与该结晶基板为晶格失配；一光感测元件，位于至少一部分的该第一结晶材料中，以输出电子，该电子于该光感测元件中通过光吸收所产生；以及多个接触端，耦接至该光感测元件，以接收该电子，获得一输出电子信号。
[0008]为让本发明的上述目的、特征及优点能更明显易懂，下文特举一较佳实施例，并配合所附附图，作详细说明如下。
【专利附图】
【附图说明】
[0009]图1a?图1d是根据本发明的一实施例，公开一种半导体元件的制造方法；
[0010]图2是根据本发明的一实施例，公开一种具有一外延侧向成长的结构的剖面示意图，其中于该外延侧向成长上或于该结构中可制作一半导体元件；
[0011]图3是根据本发明的一实施例，公开一种具有一大尺寸侧向本征区域的结构的剖面示意图；
[0012]图4是根据本发明的一实施例，公开一种于一基板中多重沟槽的布局的上视图，其中该基板可用于成长外延结晶材料；
[0013]图5是根据本发明的一实施例，公开一种具有非硅半导体元件的结构，其中该非硅半导体元件整合于一硅工艺中；
[0014]图6是根据本发明的一实施例，公开一种具有一 p-1-n结构的结构，其中该p-1-n结构形成于一浅沟槽隔离区域中；
[0015]图7是根据本发明的另一实施例，公开一种具有一 p-1-n结构的结构，其中该P-1-n结构形成于一浅沟槽隔离区域中；
[0016]图8是根据本发明的一实施例，一部分的光检测器阵列；
[0017]图9是根据本发明的一实施例，于零偏压时，公开一种p-1-n结构的一能带结构图；
[0018]图10是根据本发明的一实施例，于一偏压时，公开图9中p-1-n结构的能带结构图；
[0019]图11是根据本发明的一实施例，公开图8中一部分的光检测器阵列；
[0020]图12是根据本发明的一实施例，公开图8光检测器阵列中晶体管的结构方式；
[0021]图13是根据本发明的另一实施例，公开图8光检测器阵列中晶体管的结构方式；
[0022]图14是根据本发明的一实施例，公开图8光检测器阵列中连接至一晶体管的P-1-n结构的结构方式；
[0023]图15是根据本发明的一实施例，公开一种形成于一接合区域上或形成于该区域中的半导体元件的剖面示意图，其中该接合区域是通过相邻深宽比捕获(ART)结构而形成；
[0024]图16是根据本发明的另一实施例，公开一种形成于一接合区域上或形成于该区域中的半导体元件的剖面示意图，其中该接合区域是通过相邻深宽比捕获(ART)结构而形成；
[0025]图17是根据本发明的一实施例，公开一种具有一形成于一渐变缓冲层上的半导体元件的结构的剖面示意图，其中该渐变缓冲层形成于一介电层的一开口中；
[0026]图18是根据本发明的一实施例，公开一种具有一形成于一渐变缓冲层上的半导体元件的结构的剖面示意图，其中该渐变缓冲层形成于一结晶基板的一沟槽中；
[0027]图19a是根据本发明的一实施例，公开一部分整合于一娃基板中的非娃光检测器阵列的剖面示意图，其中该光检测器可检测由顶部射入的光；
[0028]图19b是根据本发明的一实施例，公开图19a中一部分光检测器的上视图；
[0029]图20a是根据本发明的一实施例，公开一部分整合于一硅基板中的非硅光检测器阵列的剖面示意图，其中该光检测器可检测由侧面射入的光；
[0030]图20b是根据本发明的一实施例，公开图20a中一部分光检测器的上视图；
[0031]图21a?图21b是根据本发明的一实施例，公开一种光检测器与电接触端电性连接的方式；
[0032]图22是根据本发明的一实施例，公开一种具有一未隔离缺陷区的半导体元件的剖面示意图。
[0033]并且，上述附图中的附图标记说明如下:
[0034]100、269?(半导体)基板；
[0035]101、103?介电侧壁(介电层图案)；
[0036]102、108、270、271、273、299 ?介电层；
[0037]104?屏幕层；
[0038]106、130、132、134、157、184、186、188、235 ?开口 (沟槽)；
[0039]107、109?浅沟槽隔离(STI)沟槽；
[0040]110?开口底部；
[0041]112?外延材料；
[0042]114、138、140?深宽比捕获结晶结构；
[0043]116、128、156、160、196?(深宽比捕获)成长(结晶)部分；
[0044]118、122、126、128、280、282、286、288 ?深宽比捕获(外延)(结晶)结构；
[0045]120、124?介电隔离物(介电层图案)；
[0046]144、148、152?以硅为主体的半导体元件或其单元；
[0047]146、150?以锗为主体的半导体元件；
[0048]148、234’?锗外延结晶结构；
[0049]154、155?隔离图案(介电层图案)；
[0050]156、196、274、276、292、294 ?半导体元件；
[0051]158、192、234、262 ?P (型)区；
[0052]160、190、236 ?i 区(本征区)；
[0053]162、194、238、266 ?η (型)区；
[0054]164、170、178、236’、256 ?源极；
[0055]166、172、180、241、258 ?栅极；
[0056]168、174、182、238，、260 ?漏极；
[0057]176?隔离单元；
[0058]200?光检测器阵列；
[0059]202、204、206、208、209、210、212、218、220、224、226、230、232 ?晶体管；
[0060]214?非娃半导体传感器((光)传感器)(p-1-n结构)；[0061]216、222、228 ?(光)传感器(p-1-n 结构)；
[0062]242,302?介电层图案；
[0063]243?氧化层(侧壁覆盖层)(介电层)；
[0064]244、246、248、250、252?浅沟槽隔离工艺沟槽结构(浅沟槽隔离(工艺)图案)；
[0065]254?绝缘结构；
[0066]264?深宽比捕获部分；
[0067]272、290 ?接合区；
[0068]276、278、294、296 ?单元；
[0069]298?渐变缓冲层；
[0070]300 ?锗 p-n 二极管；
[0071]304?硅基板；
[0072]310、314?金属接触端；
[0073]312、316 ?接触杆；
[0074]ART?(锗)深宽比捕获(外延结晶)结构；
[0075]C?列信号；
[0076]Cl?列定址/读取信号；
[0077]CB?导电带；
[0078]D1、D2、D3、D4、D5 ?漏极；
[0079]DL?介电层(低温氧化物层);
[0080]DR?缺陷区；
[0081]Ef?费米能阶；
[0082]G1、G2、G3、G4、G5 ?栅极；
[0083]H?(深宽比捕获)成长(结晶)部分的高度；
[0084]Hd?介电层的深度；
[0085]I?i区((锗)本征区)；
[0086]IL?入射光；
[0087]L?深宽比捕获结构的厚度；
[0088]L’?光吸收范围；
[0089]LD?光检测器；
[0090]M?金属接触端；
[0091]N?η 区；
[0092]O ?开口；
[0093]P ?ρ 区；
[0094]P+?重掺杂区；
[0095]R?行信号；
[0096]Rl?行定址/读取信号；
[0097]S?感测信号；
[0098]S1、S2、S3、S4、S5 ?源极;
[0099]SB?(本征)硅基板；[0100]V+、V-?外电压；
[0101]VB?共价带；
[0102]Vdd?放大的电压信号；
[0103]Vkst?重设信号区；
[0104]W?(深宽比捕获)成长(结晶)部分的宽度；
[0105]Wb?开口的宽度；
[0106]Win?深宽比捕获外延(结晶)结构的宽度。
【具体实施方式】
[0107]此处公开一半导体元件的制造方法及以此方法制造的半导体元件。
[0108]本发明半导体元件的制造方法可将非硅半导体元件整合于一硅工艺中，使得半导体元件的硅电路可通过标准硅工艺而形成。整合能力对于硅工艺中使用低能隙或高能隙半导体材料制造具有P-n及p-1-n结构的半导体元件来说显得相当重要。
[0109]本发明半导体元件的制造方法亦可于一沟槽结构中形成深宽比捕获(aspect-ratio-trapping, ART)结晶结构。上述沟槽结构例如一通过一沟槽图案化工艺(亦即一标准互补式金属氧化物半导体(CMOS)浅沟槽隔离(STI)工艺)图案化的沟槽结构或一类浅沟槽隔离(ST1-1ike)沟槽图案化结构。在大部分现今的深宽比捕获(ART)技术中，形成于深宽比捕获(ART)结构上或形成于该结构中的半导体元件可具有任何预期的侧向及/或垂直尺寸，大体上不受深宽比需求或工艺限制。为说明及简化的目的，本发明半导体元件的制造方法将探讨相关实施例，其中，在某些实施例中，于浅沟槽隔离(STI)工艺沟槽结构上，形成深宽比捕获(ART)结晶结构。本领域具有通常知识者可依以下讨论的实施例方法于其他型态的沟槽上制作形成深宽比捕获(ART)结构。
[0110]深宽比捕获(ART)为一降低缺陷及异质外延成长的技术。此处所使用的深宽比捕获(ART) —词，一般来说，是指将缺陷终止于非结晶结构(亦即异质外延成长过程中的介电侧壁，该侧壁相对于成长面积的尺寸具有足够高度以至可捕获即使没有全部也是大部分的缺陷)的技术。深宽比捕获(ART)使用高深宽比的开口，例如沟槽或孔洞，以捕获差排，避免差排缺陷到达外延膜表面，大幅地降低深宽比捕获(ART)开口内的表面差排密度。本发明更详细有关深宽比捕获(ART)元件及技术的实施例请见2006年5月17日申请的美国专利(申请号11/436，198) ,2006年7月26日申请的美国专利(申请号11/493，365)以及2007年9月7日申请的美国专利(申请号11/852，078)。以上所列专利参考文献全体皆引用作为本发明揭示内容。
[0111]此外，根据定制化深宽比捕获(ART)成长参数，一强化型外延侧向成长(epitaxial lateral overgrowth, EL0)模式可应用于沟槽型区域(亦即具有开口形成于其中的区域)上的扩张式外延。此模式即是在最初的沟槽晶种层中心上方形成大体积的悬浮式(free-standing)高品质材料。因此，一结合深宽比捕获(ART)与外延侧向成长(ELO)的技术可大幅地增加基板(例如娃基板)上晶格失配(lattice-mismatched)材料的可利用膜表面积及品质。此相对简单的工艺可达到可靠及再现的结果。
[0112]本发明半导体元件的制造方法更可于现有的浅沟槽隔离(STI)工艺沟槽中形成一大尺寸的深宽比捕获(ART)结构。随后，可形成具有预期侧向或垂直尺寸的一半导体元件或一半导体元件的一单元。特别是，可于大尺寸的深宽比捕获(ART)结构中形成一大尺寸的本征半导体区域。
[0113]本发明半导体元件的制造方法可于一设置于一半导体结晶基板上的缓冲层上形成一半导体元件或一半导体元件的一单元，而该缓冲层可为渐变的。缓冲层可设置于一形成于一介电层中的开口内或设置于一形成于一结晶基板中的沟槽中。
[0114]本发明半导体元件的制造方法亦可形成非等向或等向外延侧向成长(ELO)区域。一半导体单元或一半导体元件可形成于该区域上或形成于该区域中。
[0115]本发明半导体元件的制造方法亦可于相邻深宽比捕获(ART)结构之间的接合区域中形成半导体元件或半导体元件的单元。
[0116]本发明半导体元件的制造方法亦可于一深宽比捕获(ART)结构上或于该结构中形成半导体元件的侧向p-n及p-1-n结构。
[0117]在一特定实施例中，本发明半导体元件的制造方法可用来制作一半导体元件，其包括具有一光检测器的互补式金属氧化物半导体元件，该光检测器形成于一深宽比捕获(ART)结构上或形成于该结构中。其他非硅或硅电路亦可与光检测器同时形成。
[0118]本发明半导体元件的制造方法及以此方法制造的半导体元件将于以下实施例中进行讨论。对本领域具有通常知识者来说，以下讨论以说明为目的，不作为本发明的限制条件。其他于此公开范围内的变化亦具有可应用性。
[0119]请参阅图1a?图ld，说明一利用一深宽比捕获(ART)技术制造一外延结构的实施例方法。请参阅图la，提供一基板100。基板100可为一半导体结晶基板，例如一娃基板。于基板100上，沉积一由一介电材料构成的介电层102。介电材料可为任何适合材料，较佳为一半导体元素的一氧化物或氮化物，例如氧化硅或氮化硅。其他材料亦可应用，例如一金属元素、一金属合金或一陶瓷材料的一氧化物或氮化物。
[0120]于介电层102上,沉积一屏幕层104。屏幕层104构成材料对于用来蚀刻基板100的蚀刻工艺具有高度选择性。举例来说，当实施一干蚀刻工艺以于基板100中形成沟槽时，屏幕层104可由氮化钛所构成。
[0121]本发明可通过一选择性蚀刻工艺对基板100进行蚀刻，以形成开口，例如图1b中的开口 106。由于屏幕层104对蚀刻工艺具有选择性，因此，于基板100中的沟槽106可具有一较大深度或宽度，然而，仍维持预期的深宽比，供后续深宽比捕获(ART)成长。在一实施例中，开口 106具有一的深度，其可为100纳米或更大，200纳米或更大，500纳米或更大，I微米或更大，1.5微米或更大，2微米或更大，3微米或更大或5微米或更大。开口 106具有一宽度，其可为20纳米或更大，100纳米或更大，500纳米或更大，I微米或更大，1.5微米或更大，2微米或更大，3微米或更大或5微米或更大。开口 106的深宽比可为0.5或更高，I或更高或1.5或更高。
[0122]之后，于开口 106中，可填入一选择性介电材料，以覆盖供后续深宽比捕获(ART)成长的开口 106的侧壁。在一实施例中，于开口 106侧壁上的介电层108可由一氧化物(例如氧化硅)、一氮化物(例如氮化钛)或其他适合材料所构成。在另一实施例中，于开口 106侧壁上的介电层108可由氮化钛或其自由表面能大约等于或高于氮化钛的材料所构成。
[0123]于覆盖开口 106侧壁后，可蚀刻介电层108，以移除开口 106底部110的介电材料，露出下方的基板100，如图1c所示。[0124]如图1c所示，于形成的开口 106中，实施一深宽比捕获(ART)工艺，以形成外延材料112，如图1d所示。深宽比捕获(ART)工艺的实施例方法请见2006年5月17日申请的美国专利(11/436，198)、2006年7月26日申请的美国专利(11/493, 365)以及2007年9月7日申请的美国专利(11/852,078)。深宽比捕获(ART)结构由一半导体材料所构成。举例来说，深宽比捕获(ART)结构可由第四族元素或化合物、三-五族或三-氮族化合物或
二-六族化合物所构成。第四族元素的例子包括锗及硅。第四族化合物的例子包括锗化硅。
三-五族化合物的例子包括磷化招、磷化镓、磷化铟、砷化招、砷化镓、砷化铟、铺化招、铺化镓、锑化铟及其他三元素及四元素化合物。三-氮族化合物的例子包括氮化铝、氮化镓、氮化铟及其他三元素及四元素化合物。二 -六族化合物的例子包括硒化锌、碲化锌、硒化镉、碲化镉、硫化锌及其他三元素及四元素化合物。
[0125]上述深宽比捕获(ART)外延结构的制造方法及以此方法制造的外延深宽比捕获(ART)结构具有许多优点。举例来说，当基板为一硅基板时，于基板沟槽中，可形成一非硅结晶材料，例如锗或其他半导体材料。因此，于非硅结晶深宽比捕获(ART)材料上或于该材料中，可形成一非硅半导体元件，例如以锗为主体的P-n或P-1-n结构。本发明通过标准硅工艺于硅基板中或于该基板上亦可形成半导体元件的其他硅电路，相关实施例将于后续图5中详加描述。
[0126]在另一实施例中，上述制造方法可将光检测器像素整合于一硅工艺中。一光检测器像素包括一 P-n或p-1-n结构及其相关电路，例如信号转换电路。在某些应用中，利用一例如锗、砷化铟镓、锗化娃及磷化铟的低能娃材料制作p-n或p-1-n结构，以检测红外光。在某些其他实施例中，由一例如氮化镓及磷化铟的高能硅半导体材料制作的一 P-n结用于检测紫外光。于由例如锗及砷化铟镓的非硅半导体材料所构成的深宽比捕获(ART)外延结构上或于该结构中，可形成非硅半导体单元(例如P-n结或p-1-n结构)。本发明可利用例如标准互补式金属氧化物半导体(CMOS)工艺的标准硅工艺形成光检测器的其他电路。当光检测器预期具有一大于一关键门槛的尺寸时，例如等于或大于2微米或2至5微米，于硅基板中的一开口可制作出具有一等于或大于光检测器预期尺寸的宽度，例如等于或大于2微米或2至5微米。因此，形成于开口中的深宽比捕获(ART)外延结晶结构可具有一等于或大于光检测器预期尺寸的宽度。再者，可同时维持预期的深宽比。
[0127]除了形成一深宽比捕获(ART)外延结晶结构于一基板中的一宽开口内，一具有一大尺寸的深宽比捕获(ART)可选择性地通过成长而得到，如图2所示。请参阅图2，通过例如一浅沟槽隔离(STI)技术于一基板中形成的一开口可具有一宽度Wb。本发明通过开口内深宽比捕获(ART)结晶结构114的成长，可得到一成长结晶部分116。成长结晶部分116可具有一高度H，其为形成于基板中开口高度的1.5倍或更多、2倍或更多、5倍或更多、10倍或更多或5至10倍之间。成长结晶部分116可具有一宽度W，其为形成于基板中开口宽度Wb的1.5倍或更多、2倍或更多、5倍或更多、10倍或更多或5至10倍之间。
[0128]本发明亦可通过外延侧向成长(epitaxial lateral overgrowth, EL0)得到成长结晶部分116大的侧向尺寸。外延侧向成长(ELO)可为等向或非等向。为得到成长结晶部分116的一平坦表面，可实施一化学机械研磨(chemical mechanical polishing, CMP)工艺。本发明可进一步对成长结晶部分116进行图案化，例如利用一光微影工艺，以获得预期尺寸(包括侧向及垂直尺寸及/或形状)。[0129]之后，于成长结晶部分116中，可形成一具有一大尺寸(等于或大于2微米)的半导体元件或一半导体元件的一单元。举例来说，于成长结晶部分116上或于该结构中，可形成一 p-n或p-1-n结构,其尺寸可为100纳米或更大,500纳米或更大，I微米或更大，2微米或更大，5微米或更大，10微米或更大或5至10微米之间。
[0130]本发明通过形成于一基板中的一大沟槽内形成深宽比捕获(ART)结晶结构可选择性地得到大的深宽比捕获(ART)结晶结构，如图3所示。请参阅图3，于基板100(可为一半导体结晶基板，例如一硅基板)中，形成一具有一大宽度的开口，其宽度例如为100纳米或更大，500纳米或更大，I微米或更大，2微米或更大，5微米或更大，10微米或更大或100微米或更大，较佳为100纳米至20微米之间或2至5微米之间。于开口中，可形成例如介电侧壁101及介电隔离物120与124的介电层图案。提供的介电层图案是为后续深宽比捕获(ART)工艺的进行，以形成深宽比捕获(ART)外延结晶结构118、122、126及128。特别是，介电层图案101与120定义一具有一深宽比的开口，此深宽比与形成位于介电层图案101与120之间开口中的一深宽比捕获(ART)外延结晶结构所需求的深宽比相当。介电层图案120与124定义一具有一深宽比的开口，此深宽比与形成位于介电层图案120与124之间开口中的一深宽比捕获(ART)外延结晶结构所需求的深宽比相当。介电层图案124与103定义一具有一深宽比的开口，此深宽比与形成位于介电层图案124与103之间开口中的一深宽比捕获(ART)外延结晶结构所需求的深宽比相当。上述介电层图案可形成于多层(例如垂直堆叠的三或更多层)中。
[0131]介电层图案可通过许多方法形成。在一实施例中，通过例如一浅沟槽隔离(STI)工艺于基板100中形成一大沟槽后，于大开口中，沉积一作为介电层图案具有一介电材料的介电层。可图案化沉积的介电层，以具有一深度Hd，该深度由大开口的底部量测至图案化介电层的上表面。深度Hd可为任何适当数值，较佳等于或大于一门槛高度。形成于一开口(例如介电层图案101与120之间的开口)中具有差排缺陷的深宽比捕获(ART)外延结构，其差排缺陷位于该门槛高度内。
[0132]于大开口中，可进一步图案化上述已图案化的介电层，以形成介电层图案101、120、124及103。移除位于介电层图案101与120之间，120与124之间以及124与103之间开口的底部部分，以露出基板100。
[0133]通过形于成大开口中的介电层图案，实施一深宽比捕获(ART)工艺，以形成深宽比捕获(ART)外延结构118、122与126。通过深宽比捕获(ART)外延结构118、122与126的成长，可得到一具有一大尺寸的成长结晶部分128。成长结晶部分128可具有一宽度Win，其大约等于形成于基板100中大开口的宽度。举例来说，成长结晶部分128可具有一宽度Win,其为100纳米或更大，500纳米或更大，I微米或更大，2微米或更大，5微米或更大，10微米或更大或20微米或更大，较佳为2至5微米之间。之后，于成长结晶部分128上或于该结构中，可形成一具有一预期大尺寸(例如100纳米或更大，500纳米或更大，I微米或更大，2微米或更大，5微米或更大，10微米或更大或20微米或更大，较佳为5至10微米之间)的半导体元件或一半导体元件的一单元。
[0134]上述利用沟槽、凹陷、开口或其类似工艺形成于一基板中的开口可具有任何预期形状或设计，其实施例于图4上视图中加以说明。请参阅图4，一开口可具有其他形状，例如一 90度角形，如开口 130。当然，一开口可具有其他形状，例如圆形、甜甜圈形、多角形及其他可能形状。通过任何预期设计，于开口中，可形成多重开口，例如矩形开口 134与132之间可彼此垂直或平行排列或以任意预期角度排列。
[0135]上述图1a?图1d或图2所述的实施例方法可将非娃半导体兀件整合于一娃工艺中。以下以图5续说明其中一实施例。请参阅图5，通过一浅沟槽隔离(STI)工艺，于硅基板100中，形成开口。于硅基板100的浅沟槽隔离(STI)开口中，形成锗(或砷化铟镓或其他半导体材料，例如一三-五族半导体材料)深宽比捕获(ART)结晶结构138与140。于深宽比捕获(ART)结晶结构138与140上，形成以锗为主体(或以砷化铟镓或其他半导体材料，例如一三-五族半导体材料为主体)的半导体兀件146与150,例如光检测器。于基板100与深宽比捕获(ART)结晶结构138、140之间，可形成一缓冲层(例如10?100纳米)，用于接合、粘着或为改善元件效能。通过例如互补式金属氧化物半导体(CMOS)工艺的标准硅工艺，于基板100的图案上，形成以硅为主体的半导体元件144、148与152或半导体元件144、148与152的单元。以上即是将以非硅为主体的半导体元件或以非硅为主体的半导体元件的单元整合(例如形成共平面)于硅工艺中。
[0136]在形成于一基板(例如一硅基板)的浅沟槽隔离(STI)沟槽中形成深宽比捕获(ART)外延结构的实施例中，探讨例如环绕开口的基板图案。举例来说，可对基板图案进行钝化，以保护基板图案与深宽比捕获(ART)结构。当基板与深宽比捕获(ART)结构的热及/或机械性质失配时，由于产生失配，致可能对深宽比捕获(ART)结构及/或基板图案造成物理及/或化学损伤，此时，上述的保护作用即显得相当重要。例如当深宽比捕获(ART)结构与基板图案的热膨胀系数(coefficient-of-thermal-expansion, CET)失配时，即可能对深宽比捕获(ART)结构及/或基板图案造成物理损伤。在一实施例中，可通过氧化或氮化作用，对基板图案进行钝化，以于基板图案的露出表面上或于基板图案与深宽比捕获(ART)结构之间形成一保护层。
[0137]根据上述图2描述的方法及结构实施例，一形成于一深宽比捕获(ART)外延结晶结构中具有一 P-1-n结构的结构实施例于图6中加以说明。请参阅图6，于半导体基板100中，形成浅沟槽隔离(STI)沟槽107。半导体基板100可为一硅基板或其他半导体基板。于浅沟槽隔离(STI)沟槽107内，形成隔离图案154与155，并于两者之间定义出一开口 157。开口 157可具有一高度，其大约等于或大于一关键高度。形成于开口 157中具有差排缺陷的深宽比捕获(ART)结晶结构，其差排缺陷位于该关键高度以下，而位于该关键高度以上的深宽比捕获(ART)结晶结构大约不会出现差排缺陷。于开口 157中，可成长一深宽比捕获(ART)外延结晶结构。通过开口 157中深宽比捕获(ART)结构的成长，可得到一大的深宽比捕获(ART)成长部分156。
[0138]于成长结晶部分156中，形成一具有一 P型区158、一本征区160与一 η型区162的p-1-n结构。可通过掺杂而得到ρ型区158与η型区162。成长结晶部分160可具有一大尺寸，例如100纳米或更大，500纳米或更大，I微米或更大，2微米或更大，5微米或更大，10微米或更大或20微米或更大，较佳为2至5微米之间。本征区160可为大尺寸，例如100纳米或更大，500纳米或更大，I微米或更大，2微米或更大，5微米或更大或10微米或更大，较佳为2至5微米之间。
[0139]于图案化半导体基板100上，可形成其他电路，例如具有源极164、栅极166与漏极168的晶体管，具有源极170、栅极172与漏极174的晶体管以及具有源极178、栅极180与漏极182的晶体管。可通过一例如一互补式金属氧化物半导体(CMOS)工艺的标准硅工艺形成一晶体管的源极、栅极与漏极。例如可通过掺杂形成晶体管的源极与漏极，以及可通过一标准以硅为主体的微影工艺形成晶体管的栅极。于基板100中，亦可形成其他结构。例如于晶体管之间，可形成一隔离单元176，以隔离晶体管。在一实施例中，形成于深宽比捕获(ART)结构上的半导体元件156可与基板100上的一或多个其他半导体元件(例如晶体管)大约形成共平面。例如半导体元件156其ρ型区158、本征区160与η型区162的上表面可与基板100上的晶体管形成共平面。
[0140]根据上述图3描述的方法及结构实施例，一形成于一深宽比捕获(ART)外延结晶结构中具有一 P-1-n结构的结构实施例于图7中加以说明。请参阅图7，于半导体基板100中，形成浅沟槽隔离(STI)沟槽109。半导体基板100可为一硅基板或其他半导体基板。利用例如上述图3描述的方法(此将不再赘述)，于浅沟槽隔离(STI)沟槽109内，形成多重隔离图案，例如介电层图案154，并以此隔离图案定义开口 184、186与188。
[0141]于开口 184、186与188中，可实施深宽比捕获(ART)外延结晶成长。通过开口 184、186与188中深宽比捕获(ART)结构的成长或通过成长与外延侧向成长(ELO)的结合，可得到一成长结晶部分196。成长结晶部分196可具有一大尺寸，例如其侧向及/或垂直尺寸为100纳米或更大，500纳米或更大，I微米或更大，2微米或更大，5微米或更大或10微米或更大，较佳为2至5微米之间。本征区160可具有一大尺寸，例如100纳米或更大，500纳米或更大，I微米或更大，2微米或更大，5微米或更大或10微米或更大，较佳为2至5微米之间。
[0142]于成长结晶部分196中，形成一具有一 P型区192、一本征区190与一 η型区194的p-1-n结构。可通过掺杂而得到ρ型区192与η型区194。成长结晶部分196与本征区190可具有一大尺寸，例如100纳米或更大,500纳米或更大，I微米或更大,2微米或更大,5微米或更大或10微米或更大，较佳为100纳米至200微米之间或2至5微米之间。
[0143]于图案化半导体基板100上，可形成其他电路，例如具有源极164、栅极166与漏极168的晶体管。可通过一例如一互补式金属氧化物半导体(CMOS)工艺的标准硅工艺形成一晶体管的源极、栅极与漏极。例如可通过掺杂形成晶体管的源极与漏极，以及可通过一标准以硅为主体的微影工艺形成晶体管的栅极。于基板100中，亦可形成其他结构。例如于晶体管之间，可形成一隔离单元176，以隔离晶体管。在一实施例中，形成于深宽比捕获(ART)结构上的半导体元件196可与基板100上的一或多个其他半导体元件(例如晶体管)大约形成共平面。例如半导体元件196其ρ型区192、本征区190与η型区194的上表面可与基板100上的晶体管形成共平面。
[0144]如图6与图7所示的实施例中，于深宽比捕获(ART)外延结晶半导体结构中，可制作侧向p-1-n结构或p-n结,其中该半导体结构可由非娃材料所构成。例如自一侧向p_i_n或P-n结的ρ区至η区的载子通道与基板100的主要表面平行或与深宽比捕获(ART)外延结晶材料形成所沿方向大约垂直。
[0145]上述半导体元件的制造方法对于制作由一 p-1-n结构阵列构成的光检测器像素来说是相当重要的。图8?图14公开一部分通过上述实施例方法形成的光检测器像素阵列。特别是，可利用上述方法将非半导体元件(例如非硅半导体传感器214)与硅半导体元件(例如硅晶体管208、209、202与204)作一整合。请参阅图8，为达简化目的，于图中显示光检测器阵列的四个光检测器像素。一般来说，光检测器阵列可包括任何预期数目的光检测器像素，而此像素数目将关系到光检测器阵列的固有解析度。在一实施例中，光检测器阵列可具有一 640x480 (VGA)或更高的固有解析度，例如800x600 (SVGA)或更高，1024x768 (XGA)或更高，1280x1024 (SXGA)或更高，1280x720 或更高，1400x1050 或更高，1600x1200 (UXGA)或更高以及1920x1080或更高或上述解析度的整数倍及分数。当然，根据特定应用，其他解析度亦可具有可应用性。
[0146]每一光检测器可具有一特征尺寸，例如小于500纳米，500纳米或更大，I微米或更大，1.5微米或更大，2微米或更大，5微米或更大，10微米或更大或5至10微米之间。阵列中相邻光检测器之间的距离称为间距，其可为任何适当数值，例如500纳米或更大，I微米或更大，1.5微米或更大，2微米或更大，5微米或更大，10微米或更大或5至10微米之间。
[0147]图8 的光检测器阵列 200 包括晶体管 202、204、206、208、209、210、212、218、220、224、226、230与232及光传感器214、216、222与228。光传感器将光能转换为电压信号。一个群组的晶体管放大电压信号(若有需要，可将放大的电压信号转换为数字信号)。另一群组的晶体管可通过列定址/读取信号Cl与行定址/读取信号Rl提供阵行的行与列中不同光检测器像素输出的定址与读出。
[0148]举例来说，传感器214将接收的光强度转换为一电压信号。当一有源信号(列信号)自一列解码端(column decoder)(未图示)通过晶体管204传递至晶体管209时，晶体管208即放大来自传感器214的输出电压信号。而当一行信号(行有源信号)通过晶体管230传递至晶体管209的栅极时，即通过晶体管208的输出读出放大的电压信号VDD。放大的电压信号Vdd可进一步通过例如模拟数字转换器(analog-to-digital converter, ADC)单元(未图示)的其他元件进行数字化处理。
[0149]每一传感器214、216、222与228可为一如图9所示的p-1-n结构。请参阅图9，传感器214包括一 ρ区234、一 i区236与一 η区238。p-1-n结构214可通过许多方法形成，例如上述图5?图7所描述的方法。p-1-n结构214的电子传递特性可由图9?图10所示的能隙图加以说明。
[0150]请参阅图9,ρ区234、i区236与η区238的导电带(conduction band)CB及共价带(covalence band) VB在无外电压的作用下呈现大体平坦的方式。由于费米能阶Ef接近P区234的共价带VB，使得ρ区234为一富含空穴区。由于i区236为一本征半导体区，使得费米能阶Ef环绕共价带VB与导电带CB间隙的中心。而由于费米能阶Ef接近η区238的导电带CB，使得η区238为一富含电子区。
[0151]当分别施予η区238与ρ区234的外电压V+与V-存在下，如图10所示，ρ区234的导电带CB与共价带VB会上升,η区238的导电带CB与共价带VB会下降,使得中间i区236的导电带CB与共价带VB倾斜。而费米能阶Ef亦使i区236的能隙倾斜。此时,倾斜的费米能阶Ef驱动i区236的电子朝η区238移动，同时驱动i区236的空穴朝ρ区234移动。而此电子、空穴的传递于连接ρ区234与η区238的一载子通道中形成电流。
[0152]图8所示光检测器的晶体管与传感器可形成于深宽比捕获(ART)外延结晶结构上，如图11所示。为达简化目的，仅将传感器214与环绕传感器214的晶体管显示于图11中。此处传感器214与晶体管的连接方式亦可应用于其他传感器与晶体管的连接。
[0153]请参阅图11，传感器214具有ρ区、i区与η区，其可为一非硅半导体元件。晶体管202、204、208与209可为以硅为主体的晶体管。将传感器214的ρ区P接地并连接至晶体管202的漏极D1。晶体管202的源极SI连接至重设信号(reset signal)区VKST。传感器214的η区N连接至晶体管208的栅极G2。晶体管208的源极S2作为一放大电压信号Vdd的输出。晶体管208的漏极D2连接至晶体管209的源极S3。晶体管209的栅极G3连接至行(row)选择晶体管230的源极S4。行选择晶体管230的栅极G4连接至来自一行解码端(row decoder)的行信号R。行选择晶体管230的漏极D4连接至放大的电压信号VDD。
[0154]晶体管209的漏极D3连接至列(column)选择晶体管204的源极S5。列选择晶体管204的栅极G5连接至来自一列解码端的列信号C。列选择晶体管204的漏极D5连接至一感测信号S。
[0155]图11中的晶体管可具有任何适当结构。特别是，可将非硅半导体传感器214与以硅为主体的晶体管(例如晶体管202、208、209、204与230)作一整合。或是，例如晶体管202的晶体管可为其他型式的晶体管，例如以锗(或其他硅或非硅)为主体的晶体管，如图12所不。请参阅图12,于一娃基板中，形成一沟槽235或一开口。覆盖一介电层于沟槽侧壁，例如一氧化层243。侧壁覆盖层243可通过许多方法形成。例如可通过于沟槽中沉积或成长侧壁覆盖层，之后，移除沟槽底表面上的覆盖层而形成侧壁覆盖层243。或是，可填入侧壁覆盖层于沟槽中，之后，通过图案化/蚀刻而于沟槽中形成预期的侧壁覆盖层243。通过例如上述图6所讨论方法，于硅基板的沟槽中，形成一锗(或其他硅或非硅半导体材料)外延结晶结构234’。通过掺杂于锗外延结晶结构234’中，形成晶体管的源极236’与漏极238’。于锗外延结晶结构234’上，形成栅极241，并于其间形成一氧化层。
[0156]图11中的另一晶体管结构显示于图13。请参阅图11，于一硅基板上，形成晶体管。形成介电层图案242,以定义娃基板中的一开口。可通过沉积一选择的介电材料层形成介电层图案242。例如于娃基板上沉积氮化钛,之后，图案化沉积的介电层。
[0157]通过介电层图案242定义的开口具有一适当的深宽比，例如0.5或更大，I或更大，1.5或更大或3或更大，以使一深宽比捕获(ART)成长工艺可于开口内实施。通过一深宽比捕获(ART)工艺，可于开口中，形成锗外延结晶结构148。通过掺杂部分的锗外延结晶结构148，可得到源极236’与漏极238’，并于其间形成一本征区。于锗外延结晶结构148上，可形成栅极241，并于其间形成一氧化层。
[0158]在实施例中，图11光检测器的传感器具有预期的大面积，例如I微米或更大，2微米或更大，5微米或更大，10微米或更大或5至10微米之间。可利用上述图1、图2、图7所描述方法或其类似方法形成传感器的P-1-n结构。图14公开一传感器p-1-n结构与一晶体管的电性连接实施例。此连接方式亦可应用于其他传感器与晶体管的连接。
[0159]请参阅图14，于一硅基板中，形成一浅沟槽隔离(STI)工艺沟槽结构(或其他型态的沟槽结构)244、246、248、250与252的阵列。本发明可通过多重图案化工艺形成浅沟槽隔离(STI)工艺沟槽结构244、246、248、250与252。举例来说，可实施一图案化工艺，以自硅基板的上表面至浅沟槽隔离(STI)工艺图案的上表面定义出浅沟槽隔离(STI)工艺开口。于该定义的开口内，可实施另一图案化工艺，以于前述定义的浅沟槽隔离(STI)工艺开口内，定义出浅沟槽隔离(STI)工艺图案244、246、248、250与252。
[0160]浅沟槽隔离(STI)图案244、246、248、250与252阵列的相邻浅沟槽隔离(STI)图案定义出一系列开口。每一开口具有一深宽比，其与供后续深宽比捕获(ART)工艺预期的深宽比相当。通过浅沟槽隔离(STI)图案244、246、248、250与252之间一系列的开口，利用一锗(或其他半导体材料，例如砷化铟镓及三-五族材料)实施一深宽比捕获(ART)工艺，以形成一深宽比捕获(ART)外延结晶结构。如上述图1d或图7所示，通过成长深宽比捕获(ART)结构或结合相邻深宽比捕获(ART)结构的外延侧向成长(ELO)部分，于开口及浅沟槽隔离(STI)图案244、246、248、250与252上，可形成一大的深宽比捕获(ART)部分。成长工艺中，深宽比捕获(ART)部分264可具有一上表面，其大约与基板(例如硅基板)共平面或高于硅基板上表面。因此，形成于深宽比捕获(ART)结构(例如深宽比捕获(ART)部分264)上的半导体元件(或结构)可大约与形成于基板上表面上的另一半导体元件(例如具有源极256、栅极258与漏极260的晶体管)共平面。之后，于大的深宽比捕获(ART)部分264中，可形成p-1-n结构。特别是，以适当掺质掺杂本征大的深宽比捕获(ART)部分264，可得到ρ区262与η区266。本征i区可具有一大尺寸，例如I微米或更大，1.5微米或更大，2微米或更大，5微米或更大，10微米或更大或5至10微米之间。
[0161]可通过一浅沟槽隔离(STI)工艺，形成一绝缘结构254。可通过一例如一互补式金属氧化物半导体(CMOS)工艺的标准硅工艺，于硅基板上，形成具有源极256、漏极260与栅极258的晶体管。将传感器214的p-1-n结构的ρ区接地。p_i_n结构的η区则连接至晶体管208的栅极258。
[0162]除了于一外延结晶深宽比捕获(ART)结构中的一无差排区上形成一例如一光检测器、一晶体管、一发光二极管或一激光的半导体元件之外，于相邻深宽比捕获(ART)结构之间的一接合区上，亦可选择性地形成半导体元件，如图15公开的一实施例所示。请参阅图15,提供一基板269。基板269可为一半导体基板,例如一娃基板。于基板269上,沉积一介电层270。之后，进行图案化，以于介电层270中形成开口。实施一深宽比捕获(ART)工艺，以形成深宽比捕获(ART)外延结晶结构280与282。通过成长深宽比捕获(ART)结构，相邻深宽比捕获(ART)结构280与282的外延侧向成长(ELO)部分可接合形成一接合区272。于接合区272上或于该接合区中，可形成例如一 p-1-n结构或p-η结或一晶体管的半导体元件276或其他半导体元件。单元276可选择性地为半导体元件274的一部分。半导体元件274更包括可形成于非接合深宽比捕获(ART)区(例如深宽比捕获(ART)结构280的非接合区)上的单元278。
[0163]于相邻深宽比捕获(ART)结构的一接合区上或于该接合区中，可形成一半导体元件，此深宽比捕获(ART)结构形成于基板、沟槽、浅沟槽隔离(STI)沟槽或开口中，如图16公开的实施例所示，而上述其中之一选择为于相邻深宽比捕获(ART)结构的接合区上形成半导体元件，此深宽比捕获(ART)结构形成于以介电层图案定义的开口中，如图15所示。
[0164]请参阅图16，自基板269中的浅沟槽隔离(STI)沟槽形成深宽比捕获(ART)外延结晶结构286与288。基板269可为一半导体基板,例如一娃基板。于沟槽侧壁上，覆盖例如由一氧化材料或其他适合材料所构成的介电层271与273。介电层271与273可由如图12中形成介电层243的相同方法形成。深宽比捕获(ART)结构286与288的外延侧向成长(ELO)部分接合形成接合区290。于接合区290上或于该接合区中，可形成例如一 p-1-n或p-n结或一晶体管的半导体元件294或其他半导体元件。单元294可选择性地为半导体元件292的一部分。半导体元件292更包括可形成于非接合(non-coalesced)深宽比捕获(ART)区(例如深宽比捕获(ART)结构286的非接合区)上的单元296。[0165]除上述公开方法以外，可通过使用缓冲层，选择性地达成将一以非硅为主体的半导体元件整合于一硅工艺中的目的。渐变缓冲层对于异质外延成长(例如于硅上的异质外延成长)而言可具有重要价值。举例来说，与窄沟槽面积(例如深宽比捕获(ART)实施例的浅沟槽隔离(STI)沟槽结构)相较，渐变缓冲层可使用作为相对较大面积的异质外延(例如于娃中)，如图17所公开的一实施例。请参阅图17,为于一娃基板上形成一以非娃为主体的半导体元件，例如一锗(或其他半导体材料，例如砷化铟镓极三-五族半导体材料)半导体元件(例如一 p-n或p-1-n结构)，于娃基板上,沉积一由一选择的半导体材料所构成的渐变缓冲层。此渐变缓冲层可具有一尺寸(亦即侧向或垂直尺寸)，例如100纳米或更大，500纳米或更大，I微米或更大，2微米或更大，5微米或更大，10微米或更大，100微米或更大，I毫米或更大，200毫米或更大，500毫米或更大，I厘米或更大或10微米至数厘米之间，例如10微米至500微米，10微米至I毫米，10微米至500毫米或10微米至I厘米。于其他实施例中，渐变缓冲层可具有其他适当侧向/垂直尺寸。特定实施例如图17所示，于硅基板304上，形成由例如氮化钛的选择性介电材料构成的介电层图案302，并以此定义一开口。为于硅基板304上形成一锗p-n 二极管，于硅基板304上的开口中，沉积锗的渐变缓冲层298。在其他实施例中，缓冲层可由其他适当材料所构成，例如砷化锗、一三-五族半导体材料(例如锗化硅、砷化铟镓及磷化铟)或一砷化镓/磷化铟/砷化铟镓的多层结构。可通过例如外延技术及其他适当技术的多种方法形成渐变缓冲层。
[0166]之后，于锗的渐变缓冲层298上，可形成锗p-n 二极管300。根据欲形成于硅基板304上的不同半导体元件，渐变缓冲层可由不同材料所构成，以匹配欲形成于其上的半导体元件。
[0167]渐变缓冲层亦可用来制作于沟槽中的半导体元件，例如形成于一半导体基板中的浅沟槽隔离(STI)沟槽，如图18所示。请参阅图18，于硅基板304中形成一浅沟槽隔离(STI)沟槽。于沟槽侧壁上，覆盖例如由一氧化材料或其他适当材料所构成的介电层299。介电层299可由如图12中形成介电层243的相同方法而形成。于浅沟槽隔离(STI)沟槽中，设置一渐变缓冲层298。根据欲形成于缓冲层及硅基板上的半导体元件，渐变缓冲层可由不同材料所构成。在图18所公开的实施例中，欲形成一锗p-n 二极管，渐变缓冲层298对应地由一与锗匹配的材料所构成。于渐变缓冲层298上，形成锗p-n 二极管。
[0168]渐变缓冲层298本身可包括一缺陷(例如差排缺陷)自由层。于该缺陷自由层上，可形成一用来制作一半导体元件(例如一晶体管、一光检测器、一太阳能电池或其他元件)的元件层。渐变缓冲层298可具有一尺寸(亦即侧向或垂直尺寸)，例如100纳米或更大，500纳米或更大，I微米或更大，2微米或更大，5微米或更大，10微米或更大，100微米或更大，I毫米或更大，200毫米或更大，500毫米或更大，I厘米或更大或10微米至数厘米之间，例如10微米至500微米，10微米至I毫米，10微米至500毫米或10微米至I厘米。于其他实施例中，渐变缓冲层可具有其他适当侧向/垂直尺寸。于一基板(例如一硅基板)上或于一区域(例如一沟槽(例如一浅沟槽隔离(STI)沟槽或其他型态沟槽)，其形成于一基板中或形成于一基板上的一介电层或绝缘层中)中，可形成渐变缓冲层298。
[0169]请参阅图19a，其为本发明一部分光检测器阵列的剖面示意图。于一硅基板SB中，形成一重掺杂区P+。之后，重掺杂区P+可作为光检测器的一下部接触端。于硅基板SB上(例如于硅基板SB中的重掺杂区P+上)，沉积一介电层DL。此实施例中，介电层DL由一低温氧化物(low-temperature-oxide, LTO)材料所构成。图案化沉积的低温氧化物(LTO)层DL，以形成开口 0，并露出硅基板SB，特别是，露出硅基板SB中的重掺杂区P+。于开口 O中，形成一由一选择材料所构成的深宽比捕获(ART)外延结晶结构ART，该选择材料例如为锗或一三-五族半导体材料。可通过原位掺杂(in-situ doping)成长深宽比捕获(ART)结构ART，直至通过缺陷区。原位掺杂缺陷区可形成如ρ型区P。可持续进行深宽比捕获(ART)工艺，直至深宽比捕获(ART)结构ART的厚度L足以吸收入射光IL达预期程度。光检测器设计为用于检测例如可见光、紫外光及/或红外光。之后，可以一适当材料对深宽比捕获(ART)结构ART的顶部进行掺杂，以形成η型区N。
[0170]图19b为图19a所示光检测器的上视图。请参阅图19b，为达简化及说明目的，此处公开三个光检测器LD。如上所述，光检测器阵列可包括任何预期的光检测器数目。
[0171]根据图19a与图19b光检测器的配置，每一光传感器(例如p-1-n结构)的ρ区、i区与η区沿深宽比捕获(ART)结构ART的成长方向垂直排列。在光检测的应用中，欲检测的光指向传感器顶部。在一选择性实施例中，欲检测的光可指向传感器侧面，如图20a所
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[0172]请参阅图20a,于一本征娃基板SB中，形成一重掺杂区P+。于一介电层(例如由图19a中一低温氧化物(LTO)材料所构成的介电层)的开口中，成长一由锗或一三-五族半导体材料所构成的深宽比捕获(ART)外延结晶结构ART。通过原位注入(in-situimplantation)，于深宽比捕获(ART)结构ART中，可形成ρ区P，特别是，于深宽比捕获(ART)结构ART的缺陷区。续成长深宽比捕获(ART)结构ART，以形成本征区I。通过原位掺杂或其他掺杂技术，于深宽比捕获(ART)结构ART的顶部区域中，可形成η区N。之后，于η区N上，可形成一金属接触端Μ，与η区N形成物理接触。
[0173]在光检测的应用中，欲检测的光指向光检测器侧面，如图20a所示。此方式允许光检测发生于平面硅基板。再者，此方式允许深宽比捕获(ART)结构ART的成长厚度与吸收深度分开看待。
[0174]图20b为光检测器的一上视图。请参阅图20b,于一基板上(例如于形成于娃基板SB中的重掺杂区P+上)，形成锗(或其他半导体材料，例如一三-五族半导体材料)深宽比捕获(ART)外延结晶结构ART。此实施例中，锗深宽比捕获(ART)结构ART呈延展方式，使得锗深宽比捕获(ART)结构ART的长度(于上视图中)沿硅基板SB〈110>晶格方向排列。然而，本发明并不以此为限，其他排列方式亦可适用。欲检测的入射光指向锗深宽比捕获(ART)结构ART的侧面。
[0175]如图20a与图20b所示光检测器的电性连接可具有多种适当方式，其中之一公开于图21a与图21b中。请参阅图21a，本发明电性连接方式以一上视图表示之。提供一与η区的接触端以及一与P区的接触端。每一接触端包括至少一延伸的接触杆(contact beam),其横跨并电性连接至光检测器中一特定型态(例如η型或ρ型)的大体所有区域。举例来说，与η区接触的金属接触端310包括接触杆312。接触杆312横跨大体所有深宽比捕获(ART)结构ART，并连接至深宽比捕获(ART)结构ART的η区。图21b对电性连接有较佳说明，其公开金属接触端与一光检测器中一 p-1-n结构的ρ区与η区的电性连接。
[0176]金属接触端314包括至少一接触杆(contact beam),例如接触杆316。接触杆316横跨大体所有光检测器，并电性连接至光检测器的P区。图21b对电性连接有较佳说明。[0177]为改善金属接触端与其选定区域之间电性连接的品质与可靠度，每一接触端可包括多重接触杆，如图21a所示。如图21a所公开的实施例中，每一金属接触端的接触杆平均地延伸横跨光吸收范围L’内的光检测器。不同接触端的接触杆可选择性地设置。其他方式亦可适用。例如于另一接触端的两相邻接触杆之间，可设置一金属接触端的多重(例如二个或更多)接触杆。
[0178]在另一实施方式中，可连接一金属接触端的一接触杆至一群组光检测器，而非所有光检测器。未与一接触杆电性连接的光检测器可电性连接至另一接触杆。也就是，一金属接触端可具有至少两接触杆，其电性连接至两不同群组的光检测器，而此两不同群组光检测器具有至少一不同的光检测器。
[0179]上述方法可用来制作形成于深宽比捕获(ART)结构中或于该结构上的半导体元件，其中深宽比捕获(ART)结构的缺陷区并未与半导体元件电性隔离。在一实施例中，图22为一光检测器的一剖面示意图，其具有一形成于一深宽比捕获(ART)结构中的n-p-n结。
[0180]请参阅图22，在此实施例中，于一硅基板SB上的一开口内，成长一非硅深宽比捕获(ART)材料，例如一锗(或三-五族半导体材料)，以形成锗深宽比捕获(ART)结构ART。可通过图案化一沉积于硅基板上的介电层形成开口或该开口可为一形成于硅沟槽中的浅沟槽隔离(STI)沟槽。
[0181]锗深宽比捕获(ART)结构ART于底部具有一缺陷区DR，例如一包括差排缺陷的区域。于锗深宽比捕获(ART)结构ART无差排缺陷的顶部，可形成η区N与ρ区P，特别是，于邻近锗深宽比捕获(ART)结构ART的上表面，可形成一 n-p-n结。在此实施例中，锗深宽比捕获(ART)结构ART中的底部缺陷区未与n-p-n结或锗本征区I电性隔离。欲检测的光指向光检测器的侧面。
[0182]如上述图19a至图22例如光检测器的半导体元件可形成于沟槽结构(例如浅沟槽隔离(STI)沟槽或其他型态的沟槽)中。沟槽可形成于一基板中(若有需要，可于沟槽侧壁上形成介电层)或形成于基板上的一介电(或绝缘)层中。
[0183]如上所述，本发明公开内容的教导具有一广泛应用性。本发明公开内容的教导具有许多有关深宽比捕获(ART)技术的应用，然而本发明并不限定于深宽比捕获(ART)技术。举例来说，本发明公开的方法实施例可用来制作半导体元件的光检测器(例如检测红外光或紫外光)。再者，本发明公开的方法实施例可用来制作半导体元件于感测区(例如红外光感测区或紫外光感测区)中具有一 P-n结或一 p-1-n结构的传感器。本发明可包含各种不同元件。本发明可特别应用于混合信号应用、场效应晶体管、量子穿隧元件、发光二极管、激光二极管、共振穿隧二极管及光伏元件，特别是，利用深宽比捕获(ART)技术的上述元件，然而本发明并不限定于该些元件。以下所列专利参考文献全体皆引用作为本发明揭示内容，例如2007年9月18日申请的美国专利(申请号11/857，047)，发明名称为“混合信号应用的深宽比捕获(Aspect Ratio Trapping for Mixed Signal Applications)”，2007年9月26日申请的美国专利(申请号11/861，931)，发明名称为“通过深宽比捕获形成的三栅极场效应晶体管(Tr1-Gate Field-Effect Transistors formed by AspectRatio Trapping)”，2007年9月27日申请的美国专利(申请号11/862，850)，发明名称为“具有晶格失配半导体结构的量子穿隧元件及电路(Quantum Tunneling Devices andCircuits with Lattice-mismatched Semiconductor Structures)，，, 2007 年 10 月 19 日申请的美国专利(申请号11/875，381)，发明名称为“具有晶格失配半导体结构以发光为主体的兀件(Light-Emitter-Based Devices with Lattice-mismatched SemiconductorStructures)”，以及2007年4月9日申请的美国专利(申请号12/100，131)，发明名称为“娃上的光伏兀件(Photovoltaics on Silicon) ”。
[0184]于实施本发明实施例前，可制作一硅互补式金属氧化物半导体(CMOS)元件，因此，可制作根据本发明整合互补式金属氧化物半导体(CMOS)工艺例如发光二极管(LED)或光伏元件的元件实施例。此外，根据所公开实施例的结构及/或方法可应用于次世代互补式金属氧化物半导体(CMOS)非硅通道或有源区的整合及其他广泛的应用。
[0185]虽然本发明已以较佳实施例公开如上，然而其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。
【权利要求】
1.一种传感器的制造方法，包括: 提供一结晶半导体基板； 形成一第一图案化沟槽结构于该结晶半导体基板中； 形成一第二图案化沟槽结构于该第一图案化沟槽结构中，其中该第二图案化沟槽结构具有一宽度，该宽度等于或小于该第一图案化沟槽结构的宽度； 形成一深宽比捕获材料于该第一图案化沟槽结构与该第二图案化沟槽结构中，其中形成于该第二图案化沟槽结构中的该深宽比捕获材料具有差排缺陷，而位于该第一图案化沟槽结构中的该深宽比捕获材料不会出现差排缺陷；以及 制作一光检测器，形成于该深宽比捕获材料上或于该深宽比捕获材料中，以输出电子，该电子是于该光检测器中通过光吸收所产生。
2.如权利要求1所述的传感器的制造方法，其中该结晶半导体基板为一硅基板，该深宽比捕获材料由一非硅半导体材料所构成。
3.如权利要求1所述的传感器的制造方法，其中该第一图案化沟槽结构具有一宽度，该宽度为2至5微米或更大。
4.如权利要求1所述的传感器的制造方法，其中形成该深宽比捕获材料的步骤包括成长结晶材料，该结晶材料与该结晶半导体基板为晶格失配。
5.—种传感器,包括: 一结晶基板； 一绝缘子，具有多个开口至该结晶基板； 一第一结晶材料，位于该绝缘子中的该开口内，该第一结晶材料与该结晶基板为晶格失配； 一第二缓冲结晶材料，位于该结晶基板与该第一结晶材料之间，该第二缓冲结晶材料与该结晶基板为晶格失配； 一光感测兀件，位于至少一部分的该第一结晶材料中，以输出电子，该电子是于该光感测元件中通过光吸收所产生；以及 多个接触端，耦接至该光感测元件，以接收该电子，获得一输出电子信号。
6.如权利要求5所述的传感器，其中该第一结晶材料包括一二-六族化合物或其三元素及四元素化合物、一三-五族化合物或其三元素及四元素化合物、或一第四族材料。
【文档编号】H01L21/02GK103545328SQ201310271600
【公开日】2014年1月29日 申请日期:2010年3月24日 优先权日:2009年9月24日
【发明者】陈志源, 詹姆斯·G·费兰札, 克莱文·沈, 安东尼·J·罗特费尔德 申请人:台湾积体电路制造股份有限公司