用于形成横向变化掺杂浓度的方法和半导体器件的制作方法

用于形成横向变化掺杂浓度的方法和半导体器件的制作方法
【专利摘要】本发明涉及用于形成横向变化掺杂浓度的方法和半导体器件。提供了一种用于形成横向变化n型掺杂浓度的方法。该方法包括提供半导体晶片，该半导体晶片具有第一表面、与第一表面相对布置的第二表面和具有第一最大掺杂浓度的第一n型半导体层，向第一n型半导体层中注入第一最大能量的质子，并且用掩蔽氢等离子体来局部地处理第二表面。此外，提供了一种半导体器件。
【专利说明】用于形成横向变化掺杂浓度的方法和半导体器件
【技术领域】
[0001]本发明的实施例涉及用于在半导体主体中形成横向变化η型掺杂浓度的方法和相关半导体器件，特别是涉及具有半导体主体的功率半导体器件，该半导体主体具有结构化场截止区(field stop region)。
【背景技术】
[0002]诸如二极管和晶体管的半导体器件、例如诸如金属氧化物半导体场效应晶体管(MOSFET)或绝缘栅双极晶体管(IGBT)的场效应控制开关器件已被用于各种应用，包括但不限于作为开关在电源和功率转换器、电动汽车、空调器以及甚至立体声音响系统中的使用。特别是关于能够切换大电流和/或在较高电压下操作的功率器件，常常要求在下文中也称为导通电阻Rm的低通态电阻(on-state resistance)、软切换行为和高压阻挡(highvoltage blocking)倉泛力。
[0003]诸如场板和/或浮动保护环的边缘终止结构常常在围绕有源区域(active area)的外围区域中被用于切换和/或控制负载电流以使电场重新分布，使得接近于半导体表面的电场减小。相应地，改进了半导体器件的阻挡能力。
[0004]另外，可以在功率半导体器件中使用较高掺杂场截止区以改进对半导体器件关断和/或整流(commutating)期间的软度(softness)。可以仅在半导体器件的部分中形成场截止区。此类场截止区可以通过掩蔽注入(masked implantation)、例如通过质子注入以及后续的推阱(drive-1n)来形成。针对典型的功率半导体器件，场截止区的穿透深度可以例如为约30 μπι至约60 μ m。然而，具有足够高的能量而向半导体材料中穿透足够深的掩蔽质子通常引起显著的挑战，特别是在薄晶片技术中。诸如模板掩模(stencil mask)的孔的使用与薄晶片技术不兼容。在晶片背面上形成厚掩膜可以引起显著的晶片翘曲(bowing)。这可能对制造具有影响。较薄注入掩膜可以用于诸如硒或磷的其他η型掺杂剂。然而，相关推阱工艺伴随有较高的温度负载，这限制在薄晶片技术中的使用。

【发明内容】

[0005]根据用于形成横向变化η型掺杂浓度的方法的实施例，该方法包括提供半导体晶片，该半导体晶片具有第一表面、与第一表面相对地布置的第二表面以及具有第一最大掺杂浓度的第一 η型半导体层；在第一 η型半导体层中形成具有最大掺杂浓度的第二 η型半导体层，该最大掺杂浓度高于第一最大掺杂浓度，其中，形成第二 η型半导体层包括向第一 η型半导体层中注入第一最大能量的质子；以及用掩蔽氢等离子体来局部地处理第二表面。
[0006]根据用于形成双极半导体器件的方法的实施例，该方法包括:提供半导体晶片，该半导体晶片包括具有限定垂直方向的法线方向的第一表面以及布置在第一表面下面的第一 η型半导体层；形成与第一 η型半导体层形成ρη结的P型半导体层；向第一 η型半导体层中注入质子；以及用掩蔽氢等离子体来局部地处理半导体晶片的第二表面。[0007]根据半导体器件的实施例，该半导体器件包括:具有第一表面的半导体主体，该第一表面具有限定垂直方向的法线方向；布置在第一表面下面并具有第一最大掺杂浓度的第
一η型半导体区；以及布置在第一 η型半导体区下面的第二 η型半导体区。在垂直横截面中，第二 η型半导体区包括两个间隔开的第一 η型部分和第二 η型部分，其中的每一个邻接第一 η型半导体区。所述两个间隔开的第一 η型部分具有高于第一最大掺杂浓度的最大掺杂浓度和到第一表面的第一最小距离。第二η型部分具有高于第一最大掺杂浓度的最大掺杂浓度和大于第一最小距离的到第一表面的第二最小距离。该半导体器件还包括与第二 η型部分形成ρη结的P型第二半导体层。
[0008]本领域的技术人员在阅读以下详细描述时和观看附图时将认识到附加特征和优点。
【专利附图】

【附图说明】
[0009]图中的部件不一定按比例，而是着重于举例说明本发明的原理。此外，在图中，相同的附图标记指示相应的部分。在所述附图中:
图1A至ID图示出根据实施例的方法的方法步骤期间的通过半导体主体的垂直横截
面；
图2图示出根据实施例的半导体主体中的掺杂浓度；
图3图示出根据实施例的半导体主体中的掺杂浓度；
图4Α至4Ε图示出根据其他实施例的方法的方法步骤期间的通过半导体主体的垂直横截面；
图5Α图示出根据实施例的通过双极半导体器件的垂直横截面；以及 图5Β图示出根据另一实施例的通过双极半导体器件的垂直横截面。
【具体实施方式】
[0010]在以下详细描述中，对形成关于这个部分的附图进行参考，并且在附图中以图示的方式图示出其中可以实施本发明的特定实施例。在这方面，将参考所述图的取向来使用方向术语，诸如“顶”、“低”、“前”、“后”、“在前的”、“在后的”等。由于可以以许多不同的取向对实施例的部件进行定位，所以方向术语被用于图示的目的，并且绝不是限制性的。应理解的是在不脱离本发明的范围的情况下，可以利用其他实施例，并且可以进行结构或逻辑改变。因此，不应以限制性意义来理解以下详细描述，并且由所附权利要求说来限定本发明的范围。
[0011]现在将详细地对各种实施例进行参考,在图中图示出其一个或多个示例。每个示例是以说明的方式提供的，并且并不意图作为本发明的限制。例如，可以在其他实施例上或与其他实施例相结合地使用作为一个实施例的一部分图示出或描述的特征以产生其他实施例。意图在于本发明包括此类修改和变更。使用特定语言描述了示例，不应将其理解为限制所附权利要求书的范围。附图并未按比例且仅仅是出于说明性目的。为了明了起见，如果没有另外说明，则在不同的图中用相同的参考标号来指定相同的元件或制造步骤。
[0012]在本说明书中使用的术语“水平”意图描述基本上平行于半导体衬底或主体的第一或主要水平表面的取向。这可以例如是晶片或管芯的表面。[0013]在本说明书中使用的术语“垂直”意图描述基本上垂直于半导体衬底或主体的第一表面、即平行于第一表面的法线方向布置的取向。
[0014]在本说明书中，半导体主体的半导体衬底的第二表面被认为是由下或背面表面形成的，而第一表面被认为是由半导体衬底的上、前或主表面形成的。在本说明书中使用的术语“以上”和“以下”因此考虑到此取向描述了结构特征相对于另一结构特征的相对位置。
[0015]在本说明书中描述的特定实施例关于而并非限于具有场截止层的半导体器件，特别是具有场截止层的双极半导体器件及其制造方法。在本说明书内，以同义词方式使用术语“半导体器件”和“半导体部件”。形成的半导体器件通常是垂直半导体器件，诸如垂直二极管、垂直闸流晶体管(thyristor)或垂直IGBT或M0SFET，其具有布置在第一表面上的第一负载电极和布置在第二表面上的第二负载电极。可以将第一和第二负载电极形成为各金属化。通常，形成的半导体器件是具有有源区域的功率半导体器件，该有源区域具有用于载送和/或控制负载电流的多个单元(cell)。此外，功率半导体器件通常具有外围区域，其具有在从上方看时至少部分地围绕有源区域的至少一个边缘终止结构。
[0016]在本说明书中使用的术语“功率半导体器件”意图描述具有高电压和/或高电流开关能力的单个芯片上的半导体器件。换言之，功率半导体器件意图用于高电流，通常在安培范围及更高范围内。在本说明书内，以同义词方式使用术语“功率半导体器件”和“功率半导体部件”。
[0017]在本说明书中使用的术语“场效应”意图描述第一导电类型的导电“沟道”的电场调解形成和/或导电的控制和/或第二导电类型的半导体区域中的沟道的形状，通常是第二导电类型的主体区域。由于场效应，在第一导电性类型的源极区或发射极区与第一导电性类型的漂移区之间形成和/或控制通过沟道区的单极电流路径。漂移区可以分别与漏极区或集电极区接触。漏极区或集电极区与漏极或集电极电极进行低电阻电接触。源极区或发射极区与源极或发射集电极进行低电阻电接触。在本说明书的上下文中，术语“进行低电阻电接触”意图描述当未向半导体器件施加电压和/或跨半导体器件无电压时在半导体器件的各元件或部分之间存在低欧姆欧姆电流路径。在本说明书内，以同义词方式使用术语“进行低电阻电接触”、“电耦合”和“进行低电阻电连接”。
[0018]在本说明书的上下文中，应将术语“M0S”(金属氧化物半导体)理解为包括更一般的术语“MIS”(金属绝缘体半导体)。例如，应将术语MOSFET (金属氧化物半导体场效应晶体管)理解成包括具有不是氧化物的栅极绝缘体的FET，即分别在IGFET(绝缘栅极场效应晶体管)和MISFET (金属绝缘体半导体场效应晶体管)的更一般术语意义上使用术语M0SFET。
[0019]在本说明书的上下文中，术语“栅极电极”意图描述被紧挨着主体区定位并与主体区绝缘且被配置成通过主体区来形成和/或控制沟道区的电极。
[0020]在本说明书的上下文中，术语“场电极”和“场板”意图描述被紧挨着半导体区、通常是漂移区布置、被与半导体区绝缘并被配置成通过施加适当电压、通常是用于η型半导体区的正电压来扩展半导体区的耗尽部分的电极。
[0021]在本说明书的上下文中，术语“台面(mesa)”或“台面区”意图描述在垂直横截面中延伸至半导体衬底或主体中的两个相邻沟槽之间的半导体区。
[0022]在本说明书中使用的术语“整流”意图描述半导体器件的电流从其中pn负载结、例如IGBT或MOSFET的主体区与漂移区之间的pn结被正向偏置的前向方向或导电方向到ρη负载结被反向偏置的相对方向或反向方向的切换。
[0023]下面，主要参考硅(Si)半导体器件来解释关于半导体器件和用于形成半导体器件的制造方法的实施例。相应地，单晶半导体区或层通常是单晶Si区或Si层。然而，应理解的是半导体主体可以由适合于制造半导体器件的任何半导体材料制成。针对功率半导体应用，当前主要使用S1、Sic (碳化娃)、GaAs (砷化娃)和GaN (氮化镓)材料。如果半导体主体包括高带隙(band gap)材料，诸如SiC或GaN，其分别具有高击穿电压和高临界雪崩场强，则可以将各半导体区的掺杂选择为较高，这减小了通态电阻R?。在本文中解释的制造方法通常指的是Si半导体器件和Sic半导体器件。
[0024]图1A至ID图示出用于制造半导体器件100的方法的方法步骤期间通过半导体主体40的垂直横截面。在第一过程中，提供了半导体主体40，例如晶片或衬底，具有第一表面101和与第一表面101相对的第二或背面表面102。第一表面101的法线方向611基本上平行于垂直方向。晶片和半导体主体40的垂直厚度分别地通常低于约200 μ m或者甚至低于约100 μ m，但是也可以达到约1.5 mm。
[0025]如图1A中所示，半导体主体40通常包括具有第一最大掺杂浓度的第一 η型半导体层I。在本不例性实施例中，第一 η型半导体层I在第一表面101与第二表面102之间延伸。
[0026]其后，在第一 η型半导体层I中形成第二 η型半导体层2，其具有高于第一最大掺杂浓度的最大掺杂浓度。形成第二 η型半导体层2的工艺包括质子到第一 η型半导体层I中的注入。如图1A中的箭头所 指示的，通常通过第二表面102来注入质子。
[0027]在后续退火工艺中，在第二η型半导体层2中形成所谓的氢致(hydrogen-1nduced)或质子致(proton-1nduced)施主,其增加有效η型掺杂浓度。通常在约250°C至约500°C或优选地约350°C至420°C的温度下执行退火达约15分钟到约300分钟。这仅导致低温预算，使得在第一 η型半导体层I的剩余上部中和/或第一表面上形成的其他结构通常不受影响。
[0028]质子通常是无掩膜(mask-less)注入的。这导致第一 η型半导体层I与第二 η型半导体层2之间的基本上水平取向界面15，如图1B中所示。
[0029]界面15与第二表面102的距离分别取决于注入质子的穿透深度和动能。通常，以超过约500 keV或者甚至超过约700 keV的能量注入质子。注入质子的穿透深度可以达到约10 μ m、达到约30 μ m或者达到甚至约60 μ m。针对具有例如超过约100 μ m的较大垂直延伸的半导体主体40，注入质子的穿透深度甚至可以更大。
[0030]此外，注入质子的工艺可以包括注入不同能量的质子的若干步骤，例如4或6个步骤。相应地，可以提供第二η型半导体层2的垂直掺杂分布。这可以改进要制造的半导体器件的柔软度。
[0031]参考图1C，在第二表面102上形成结构化掩膜9。这通常包括在第二表面102上形成掩膜层9和使掩膜层9凹进以部分地使第二表面102处的半导体主体40暴露。
[0032]如上文所解释的，通常在晶片级制造半导体器件。相应地，下面解释的图1A至ID以及图4Α至4F通常对应于通过各晶片的横截面的截面。通常，图1A至ID中的所示半导体主体40对应于并行地制造的多个半导体器件100中的一个。所示半导体主体40可以例如对应于多个半导体器件100中的一个的一部分，例如对应于功率半导体器件100的有源区域的单位单元(unit cell)。根据要制造的半导体器件100，可以使掩膜层9在有源区域和/或通常围绕半导体器件100的有源区域的外围区域中凹进。在这些实施例中，在掩膜层9中形成多个开口以使第二表面102处的第二 η型半导体层2的相应部分暴露。
[0033]形成的掩膜9适合于针对后续氢等离子体处理而保护第二 η型半导体层2的被覆盖部分。相应地，掩膜9和掩膜层9的垂直厚度可以分别地相当小，通常小于约I μπι。这允许减少晶片翘曲并因此促进具有在200 μ m或者甚至100 μ m以下的垂直延伸的薄晶片的处理。
[0034]可以将掩膜9形成为绝缘体掩膜,例如氧化娃掩膜或氮化娃掩膜、硬掩膜或金属掩膜。形成掩膜9可以包括第二表面102处的第二 η型半导体层2的热氧化和/或在第二表面102上沉积适当材料以形成掩膜层9以及通过光刻结构化掩膜进行的蚀刻工艺。
[0035]其后，用通过掩膜9的氢等离子体来局部地处理第二表面102，如图1C中的虚线箭头所指示的。相应地，由质子注入和退火形成的η型杂质被局部地至少部分地钝化(inactivate)和/或在第二 η型半导体层2中分离。下面相对于图2和3更详细地对此进行解释。在图1D中图示出结果得到的半导体结构100。其后，可以将掩膜9从第二表面102去除。
[0036]相应地，第二 η型半导体层2被通过局部地减少有效的η型掺杂而横向地、即在水平方向上结构化。通常，通过氢等离子体处理来局部地补偿由质子注入和退火形成的附加有源η型施主。这在图1D中用水平点线示出，分别地，其在具有比至少在布置于第二 η型半导体区2a之上的上部中的第一 η型半导体层I更高的掺杂浓度的剩余台阶状(st印-shaped)第二 η型半导体区2a与点线之间延伸。在垂直地布置在点线下面且水平地在第二 η型半导体区2a之间的第一 η型半导体层I的下部I中，有效最大η型掺杂浓度可以基本上对应于注入质子之前的此部分的最大η型掺杂浓度。下面，将第二 η型半导体区2a也称为η型半导体部分2a和深场截止部分2a。
[0037]第一 η型半导体层I的下部Ia和上部Ib可以形成邻近的第一 η型半导体区。在另一实施例中，下部Ia具有最大掺杂浓度，其高于第一 η型半导体层I的上部Ib的最大掺杂浓度。在本实施例中，下部Ia的最大掺杂浓度通常低于第二 η型半导体区2a的最大掺杂浓度。
[0038]下部Ia还可以具有最大掺杂浓度，其基本上与第二 η型半导体区2a的最大掺杂浓度匹配。在本实施例中，接近于区域Ia和Ib之间的过渡的下部Ia的子部分通常具有较低掺杂浓度。例如，可以在要制造的器件中基本上补偿子部分的有效η型掺杂浓度。
[0039]接近于第二表面102或者甚至接近于点线，可以完全补偿通过质子注入和退火形成的附加有源η型施主或者甚至过补偿。在这种情况下，可以使用分别地后面是其他退火工艺的注入较低能量和穿透深度的质子的其他工艺来增加接近于第二表面的有效η型掺杂。这还可以用来形成相邻场截止层，其包括第二 η型半导体区2a。此外，可以显著地减小要制造的半导体器件中的漏电流。
[0040]上文相对于图1A至ID所解释的方法可以用来在η型半导体层中形成横向变化的掺杂浓度分布，例如以形成横向结构化场截止区或层。由于所使用的掩膜可以相当薄，所以至少减少了晶片翘曲。此外，温度预算也是相当低的。相应地，该方法还非常适合于薄晶片技术。[0041 ] 图2和3图示出半导体主体中的有效η型垂直掺杂浓度η。，其是通过向第一 η型硅半导体层中注入质子、退火和掩蔽氢等离子处理获得的，如上文相对于图1A至图1D针对不同的工艺参数所解释的。所示的η型掺杂浓度η。是根据扩散电阻(spreading resistance)测量而计算的，并且可以对应于图1D中的中央垂直线的下部中的路径的η型掺杂浓度η。，其中，深度d测量与第二表面102的距离。图2和3中的完全水平线b对应于注入质子、退火和掩蔽氢等离子体处理之前的本底掺杂。图2和3分别图示出处于不同等离子体温度的达15分钟(图2)和60分钟(图3)的氢等离子体处理之后的有效η型掺杂浓度η。。根据温度、功率和持续时间，氢等离子体处理导致使通过质子注入和退火形成的电活性杂质重新分布并钝化。电活性杂质通过氢等离子体处理被钝化(deactivate)。氢等离子体温度和持续时间越高，减少有效η型掺杂的效果越大。通常，施加掩蔽氢等离子体达至少15分钟且小于约两小时，更典型地小于约30分钟。等离子体温度可以在从约300°C至约600°C范围内。
[0042]在本示例性实施例中，通过质子注入和退火形成的电活性杂质在约350°C以上的温度被基本上大量地(in the bulk)补偿。另外，可以将其他有源施主型杂质钝化和/或可以通过氢等离子体处理来将类似于受主的杂质激活。相应地，有效η型垂直掺杂浓度η。可以下降到基掺杂浓度(base doping concentration)以下,例如接近于氢等离子体处理表面(d = O)。
[0043]根据质子注入过程的数量和能量、退火条件和用掩蔽氢等离子体来局部地处理第二表面的条件，可以在垂直方向和水平方向上使有效η掺杂浓度结构化。这允许使用相当薄的掩膜来形成局部结构化场截止区。
[0044]不用说，这种方法也可以应用于已经包括至少一个ρη结以形成结构化场截止层(例如，接近于至少一个ρη结)的半导体主体或晶片。相应地，可以改进结果得到的相对于二极管、闸流晶体管、MOSFET或IGBT的柔软度和/或击穿电压的器件性能。此外，该方法可以用来通过局部地使场截止层结构化来在半导体器件中形成所谓的穿通二极管(break-overdiode)。
[0045]由于相当低的温度负载或预算，在第一 η型半导体层的剩余上部中和/或在第一表面上形成的其他结构通常未受到质子注入、退火和氢等离子体的影响。相应地，通常促进了制造，因为可以首先从第一表面完整地处理晶片，这可能要求较高的温度负载，例如以便紧挨着第一表面形成栅极氧化物(gate oxide)。
[0046]在其他实施例中，可以从半导体器件的不同表面完成质子的注入和掩蔽氢等离子体处理。例如，可以从第一表面将质子注入到第一 η型半导体层中，并且优选地局部地用掩蔽氢等离子体来处理第一表面。这种方法可以促进穿通二极管的形成和/或局部地增加半导体器件的漂移区中的有效η型掺杂。
[0047]图4Α至4D图示出用于制造双极半导体器件200的方法的方法步骤期间的通过半导体主体40的垂直横截面。类似于上文相对于图1A所解释的，在第一过程中提供半导体主体或半导体晶片40,例如薄晶片。晶片40具有第一表面101和布置在第一表面101下面的η型半导体层I，第一表面101具有限定垂直方向的法线方向en的。
[0048]其后，通常形成P型半导体层3、5，其形成与η型半导体层I的ρη结14并延伸至半导体晶片40的第二表面102。第二表面102被与第一表面101相对地布置。在图4Α中图示出结果得到的半导体结构，其通常仅对应于通过半导体晶片的截面，例如将并行地制造的多个半导体器件200中的一个的有源区域的单位单元。替代地，可以为晶片40提供P型半导体层3、5。
[0049]根据实施例，形成P型半导体层3、5，使得其在垂直横截面中包括具有第二最大掺杂浓度的第一 P型半导体区3和两个第二 P型半导体区5，每个具有高于第二最大掺杂浓度的最大掺杂浓度，并且第一 P型半导体区3在垂直横截面中被布置在两个第二 P型半导体区5之间。相应地，半导体器件200的P型半导体层3、5被形成为局部增强背面发射极结构。形成P型半导体层3、5可以包括P型掺杂剂的外延沉积和/或掩蔽注入以及通过快速激光热退火进行的后续热推阱或杂质水平的激活。
[0050]在另一实施例中，形成P型半导体层3、5，使得其在垂直横截面中包括具有第二最大掺杂浓度的第一 P型半导体区3和两个第二 P型半导体区5，每个具有低于第二最大掺杂浓度的最大掺杂浓度，并且第一 P型半导体区3在垂直横截面中被布置在两个第二 P型半导体区5之间。相应地，可以减小稍后形成的pnp晶体管结构的电流增益因数，并且因此改进了热短路强度。
[0051]其后，质子通常从第二表面102被注入到η型半导体层I中。在图4Β中图示出退火之后的结果得到的半导体结构200。通常如上文相对于图1A和IB所解释的那样执行质子的注入和退火，以形成具有比第一 η型半导体层I的剩余上部更高的最大掺杂浓度的嵌入式第二 η型半导体层2。
[0052]其后，在第二表面102上形成掩膜9。在图4C中图示出结果得到的半导体结构200。形成掩膜9与上文相对于图1C所解释的类似，并且包括在第二表面102上形成掩膜层9并使掩膜层9凹陷，使得第一 P型半导体区3被暴露，而两个示例性第二 P型半导体区5仍被掩膜9覆盖。
[0053]其后,通过掩膜9用氢等离子体来局部地处理第二表面102。如上文相对于图1D至3所解释的和去除掩膜9之后的图4D中所示，这导致局部地减少第二表面102的凹陷部分之上的有效η型掺杂。相应地，形成两个典型地台阶状的第二 η型半导体区2a，其具有比第一 η型半导体层I更高的掺杂浓度。
[0054]其后，通常将其他质子从第二表面102无掩膜注入到半导体晶片40中，以形成在垂直横截面中也邻近的场截止层2a、2b。与在用掩蔽氢等离子体来局部地处理第二表面102之前注入的质子相比，注入的其他质子通常具有较低的最大能量和穿透深度。场截止层2a、2b包括在深场截止部分2a下面形成的、通常延伸至第二表面102并形成浅场截止层2b的两个深场截止部分2a和第二 η型部分2b。在图4E中图示出结果得到的半导体结构200且其可以对应于二极管、闸流晶体管或IGBT。在后一种情况下，该方法通常包括紧挨着第一表面101形成至少一个η沟道场效应结构，例如在形成场截止层2a、2b之前。
[0055]通常，形成的半导体器件200是具有有源区域的垂直功率半导体器件，该有源区域具有多个单位单元和两个负载电极。两个负载电极中的第一个在第一表面101上形成且第二负载电极在第二表面102上形成，并且例如通过沉积与P型半导体层3、5进行低电阻接触。为了制造垂直电极，以与第一 η型半导体层I进行低电阻接触的方式形成第一负载电极。
[0056]在其他实施例中,例如通过P型掺杂剂的掩蔽注入，在场截止层2a、2b之后形成P型半导体层3、5的第一 P型半导体区3和第二 P型半导体区5中的至少一个。
[0057]由于在有源区域中具有局部减小垂直延伸的邻近场截止层2a、2b，改进了关断和/或整流期间形成的半导体器件200的柔软度。此外，如果半导体器件200的短路能力受到由于高电子浓度(如果发射极区3具有比发射极区5低的掺杂浓度，则这通常发生)而引起的那里的接近于表面102的过高电场强度的出现的限制，则短路能力通常由于在第一 P型半导体区3上面的场截止层2a、2b的局部减小的垂直延伸而被附加地改进。
[0058]相对于图4A至4E所解释的过程也很适合于薄晶片技术，因为所使用的掩膜可以具有例如I μ m的相当低的垂直延伸，并且因为被用于形成场截止层2a、2b的附加温度预算也是相当低的。
[0059]上文相对于图1A至4E所解释的方法共同地具有以下过程:提供半导体主体，例如半导体晶片或衬底，其具有布置在限定垂直方向的第一表面下面的具有第一最大掺杂浓度的第一 η型半导体层，通过与第一表面相对地布置的第二表面向第一 η型半导体层中注入质子，并且优选地用氢等离子体来处理第二表面。
[0060]在后续退火之后，在没有高温负载的情况下在第一 η型半导体层中形成第二 η型半导体层，其具有高于第一最大掺杂浓度的最大掺杂浓度。可以通过质子注入的能量和数量、退火条件和氢等离子体处理的条件来调整第二 η型半导体层的垂直掺杂分布。
[0061]虽然质子通常是无掩膜注入的，通常通过第二表面，但通常通过掩膜用氢等离子体来处理第二表面。相应地，分别在水平方向上和水平面中将第二 η型半导体层结构化。这允许制造具有垂直地和/或水平地结构化场截止区的垂直半导体器件，其在外围区域中具有例如与有源区域相比较低的穿透深度，以便改进开关行为和/或在器件内部的操作期间优化载荷子和电流密度分布。由于掩膜可以是相当薄的，例如仅Iym厚度或者甚至更薄，所以该工艺与薄晶片技术兼容。
[0062]下面，解释可以使用上文相对于图1A至4Ε解释的工艺来制造的半导体器件的其他示例。
[0063]图5Α图示出通过包括半导体主体40的双极半导体器件200’的垂直横截面。半导体主体40包括具有限定垂直方向的法线方向en的第一表面101。第一 η型半导体区I被布置在第一表面101下面且具有第一最大掺杂浓度。通常形成相邻场截止区2a、2b的第二η型半导体区2a、2b被布置在第一 η型半导体区I下面。第二 η型半导体区2a、2b在有源区域110中包括两个间隔开的第一 η型部分2a，其通常形成深场截止部分，邻接第一 η型半导体区1，并具有到第一表面101的第一最小距离(I1和高于第一最大掺杂浓度的最大掺杂浓度。第二 η型半导体区2a、2b还在有源区域110中包括第二 η型部分2b，其通常形成浅场截止层，邻接第一 η型半导体区1，并具有高于第一最大掺杂浓度的最大掺杂浓度。在有源区域110中，第二 η型部分2b与第一表面101之间的第二最小距离d2大于第一最小距离Cl1。第二 η型半导体区2a、2b通常在所示垂直横截面中形成在中心部分中具有较低垂直延伸的U形场截止区。P型第二半导体层3、5被布置在第二 η型部分2b下面并与之形成ρη结14。
[0064]半导体器件200’可以例如作为二极管、闸流晶体管或IGBT进行操作。为了明了起见，在图5Α中未示出半导体器件200’的其他ρη结、负载电极和栅极电极。
[0065]通常，半导体器件200’是具有被外围区域120围绕的多个单位单元110和在每个单位单元110中具有一个U形部分的相邻结构化场截止区的功率半导体器件。
[0066]P型第二半导体层3、5通常在垂直横截面和每个单位单元中包括具有第二最大掺杂浓度的第一 P型半导体区3以及每个具有最大掺杂浓度的两个第二 P型半导体区5，所述最大掺杂浓度高于第二最大掺杂浓度，使得第一 P型半导体区3在两个第二 P型半导体区5之间延伸。
[0067]此外，第一 P型半导体区3在从上方看时通常被布置在两个第一 η型部分2a之间。当从上方看时，可以将第一 P型半导体区3和/或第二 η型部分2b成形为圆形、椭圆形、条、正方形、矩形或任何其他多边形。当从上方看时，可以基本上将两个第一 η型部分2a形成为两个条或者其可以形成一个环或椭圆、正方形、矩形或任何其他多边形。
[0068]在本示例性实施例中，仅在有源区域110中形成第二 η型部分2b。器件仿真显示关断和/或整流期间的柔软度是非常好的，即使结构化场截止区2a、2b并未延伸至外围区域中。与具有延伸至外围区域中的场截止层的半导体器件相比，半导体器件200’的击穿电压通常增加，因为第一 η型半导体区I的垂直延伸d3在外围区域120中增加。
[0069]根据实施例，第二 P型半导体区5的最大掺杂浓度包括布置在外围区域120中的第一部分和布置在有源区域110中且具有最大掺杂浓度的第二部分，该最大掺杂浓度高于第一部分的最大掺杂浓度。通常，第二部分的最大掺杂浓度低于第二 η型部分2b的最大掺杂浓度。这可以导致与有源区域110相比的外围区域120的增加的阻挡能力。相应地，可以改进雪崩模式中的器件行为，因为雪崩击穿将在半导体器件200’的有源区域110中发生。这还可以由第二 P型半导体区5来实现，其仅被布置在有源区域120中。通常，第二 P型半导体区5的最大掺杂浓度在其中第二 η型部分2b未延伸到外围区域120中以避免穿通(punch through)的实施例中是相当低的。
[0070]在其他实施例中，第二 η型部分2b延伸至外围区域120中。在这些实施例中，夕卜围区域120中的第二 η型部分2b与第一表面101之间的距离可以大于第二最小距离d2。
[0071]请注意，外围区域120可以包括一个或多个边缘终止结构，诸如场板、浮动保护环VLD结构(横向掺杂变化)等。为了明了起见，在图5A中未示出附加边缘终止结构。
[0072]可以用掩膜来与如上文相对于图4A至4E所解释的类似地制造半导体器件200’，该掩膜在用氢等离子体来局部地处理第二表面102期间并未覆盖外围区域120。在其中第二 η型部分2b仅被布置在有源区域110中的实施例中，通常使用通过仅覆盖有源区域110的第二掩膜用氢等离子体来局部地处理第二表面102的第二过程。替代地，可以通过掩蔽注入来产生场截止层2b。
[0073]图5B图示出通过双极半导体器件300的垂直横截面。半导体器件300是垂直二极管，通常是功率二极管，阳极金属化件10被布置在第一表面101上、阴极金属化件11被布置在第二表面102上且结构化场截止区2a、2b被接近于高度η掺杂发射极区6布置。结构化场截止区2a、2b通常在有源区域110和每个单位单元中包括两个间隔开的第一 η型部分2a和第二 η型部分2b，第一 η型部分2a邻接第一 η型半导体区1，具有到第一表面101的第一最小距离(I1和高于第一 η型半导体区I的第一最大掺杂浓度的最大掺杂浓度，并且第二 η型部分2b邻接第一 η型半导体区I且具有高于第一最大掺杂浓度的最大掺杂浓度。在有源区域110中，第二 η型部分2b与第一表面101之间的第二最小距离d2大于第一最小距离屯。在本示例性实施例中，第二 η型部分2b至少部分地延伸到外围区域120中。外围区域120中的第二 η型部分2b的最小距离d3可以大于第一最小距离Cl1且还大于距离d2。
[0074]由于结构化场截止区2a、2b，半导体器件300通常具有良好的柔软度和高击穿电压。
[0075]根据实施例，以垂直横截面示出的结构化场截止区2a、2b的两个第一 η型部分2a被有源区域110中的一个相邻η型部分2替换，该部分2例如基本上是U形的，在中心部分中具有较低垂直延伸且可选地在结终止区域中具有较低垂直延伸。
[0076]可以与如上文分别相对于图1A至3和图4Α至4Ε所解释的类似地制造半导体器件300，例如通过为半导体主体提供垂直延伸ρη结14作为方法的第一工艺步骤，如上文相对于图1A至3所解释的。替代地，可以在例如通过在第一表面102处注入P型掺杂剂来形成结构化场截止层2a、2b之后形成ρη结14。可以连同形成结构化场截止层2a、2b —起或在其之后形成高度η型掺杂发射极6，例如通过用后续激光热退火在第二表面102处注入η型掺杂剂。
[0077]根据实施例，有源区域110包括多个单位单元，每个具有结构化场截止区2a、2b及第一和第二 P型半导体区3、5或η型层6，如图1D、4E和5A、5B中所示。单位单元的结构化场截止区2a、2b的掺杂浓度可以是基本上相等的。在其他实施例中，具有结构化场截止区2a、2b的第一单位单元和第二单位单元在有源区域110中形成规则阵列，结构化场截止区2a、2b具有高于第一单位单元的最大掺杂浓度。例如，第一和第二单位单元可以形成交替晶格。在其他实施例中，具有结构化场截止区2a、2的单位单元被没有结构化场截止区的区域间隔开。
[0078]虽然已公开了本发明的各种示例性实施例，但对于本领域的技术人员而言将清楚是在不脱离本发明的精神和范围的情况下，可以进行各种变更和修改，其将实现本发明的某些优点。对于本领域的技术人员而言将显而易见的是可以适当地替代执行相同功能的其他部件。应提到的是可以将参考特定图所解释的特征与其他图的特征组合，甚至在其中未明确提到这一点的那些情况下。对本发明概念的此类修改意图被所附权利要求书覆盖。
[0079]诸如“下”、“下面”、“较低”、“之上”、“上”等空间相对术语被用于描述的容易性以解释一个元素相对于第二元素的定位。除与图中所描绘的那些不同的取向之外，这些术语意图涵盖器件的不同取向。此外，还使用诸如“第一”、“第二”等的术语来描述各种元素、区域、部分等，并且也不意图是限制性的。相同的术语遍及整个指代描述相同的元素。
[0080]如本文所使用的，术语“具有”、“包含”、“包括”等是开放性术语，其指示所述元素或特征的存在，但是不排除附加元素或特征。冠词“一”、“一个”和“该”意图包括复数以及单数，除非上下文另外明确地指出。
[0081]鉴于以上变化和应用范围，应理解的是本发明不受前述描述的限制，也不受附图的限制。事实上，本发明仅仅由以下权利要求书及它们的法律等价物来限制。
【权利要求】
1.一种用于形成横向变化η型掺杂浓度的方法，包括: 提供半导体晶片，该半导体晶片包括第一表面、与第一表面相对地布置的第二表面以及具有第一最大掺杂浓度的第一 η型半导体层； 在第一 η型半导体层中形成具有高于第一最大掺杂浓度的最大掺杂浓度的第二 η型半导体层，其中，形成第二 η型半导体层包括向第一 η型半导体层中注入第一最大能量的质子；以及 用掩蔽氢等离子体来局部地处理第二表面。
2.权利要求1的方法，其中，形成第二η型半导体层还包括在注入质子之后的退火。
3.权利要求1的方法，其中，通过第二表面向第一η型半导体层中注入质子。
4.权利要求1的方法，其中，质子被无掩膜注入到第一η型半导体层中。
5.权利要求1的方法，其中，所述第一最大能量为至少约500keV。
6.权利要求1的方法，还包括在掩蔽氢等离子体处理之前的注入最大能量的质子的至少一个过程，该最大能量不同于通过第二表面的第一最大能量。
7.权利要求1的方法，还包括在掩蔽氢等离子体处理之后注入最大能量的质子，该最大能量不同于通过第二表面的第一最大能量。
8.权利要求1的方法，其中，局部地处理第二表面包括以下的至少一个: 在第二表面上形成掩膜层； 使掩膜层在外围区域中凹进；以及 使掩膜层在有源区域中凹进。
9.权利要求8的方法，其中，掩膜层的在第一表面的法线方向上的延伸小于约Ιμπι。
10.权利要求1的方法，其中，为半导体晶片提供小于约200μ m的在第一表面的法线方向上的延伸。
11.权利要求1的方法，还包括形成第一P型半导体区，其包括第二最大掺杂浓度且延伸至第一表面和第二表面中的一个。
12.权利要求11的方法，其中，第一P型半导体区延伸至第二表面，该方法还包括在基本上正交于第一表面的垂直横截面中形成两个第二 P型半导体区，其中的每一个延伸至第二表面，并包括最大掺杂浓度，其高于第二最大掺杂浓度，使得第一 P型半导体区在垂直横截面中在两个第二P型半导体区之间延伸。
13.权利要求11的方法，其中，局部地处理第二表面包括以下的至少一个: 在第二表面上形成掩膜层；以及 使掩膜凹进，使得第一 P型半导体区被暴露。
14.权利要求1的方法，其中，执行用掩蔽氢等离子体来局部地处理第二表面达至少15分钟。
15.权利要求1的方法，其中，在约300°C至约600°C的等离子体温度处执行用掩蔽氢等离子体来局部地处理第二表面。
16.一种用于形成双极半导体器件的方法，包括: 提供半导体晶片，其包括具有限定垂直方向的法线方向的第一表面和布置在第一表面下面的第一η型半导体层； 形成P型半导体层，其与第一 η型半导体层形成ρη结；向第一 η型半导体层中注入质子；以及 用掩蔽氢等离子体来局部地处理半导体晶片的第二表面。
17.权利要求16的方法，其中，形成双极半导体器件使得P型半导体层延伸至第二表面并在垂直横截面中包括具有第二最大掺杂浓度的第一 P型半导体区和两个第二 P型半导体区，每个具有高于第二最大掺杂浓度的最大掺杂浓度，并且使得第一 P型半导体区在垂直横截面中被布置在两个第二P型半导体区之间，以及其中，局部地处理第二表面包括以下的至少一个: 在第二表面上形成掩膜层；以及 使掩膜凹进，使得第一 P型半导体区被暴露。
18.权利要求16的方法，其中，向第一η型半导体层中注入质子包括向第一 η型半导体层中注入第一能量的质子，该方法还包括在掩蔽氢等离子体处理之后从第二表面向半导体晶片中注入其他质子，该其他质子具有低于第一能量的能量。
19.权利要求16的方法，还包括以下的至少一个: 通过第二表面的掺杂剂的掩蔽注入以在用掩蔽氢等离子体局部地处理第二表面之后在P型半导体层中形成不同最大掺杂浓度的P型区； 在向第一 η型半导体层中注入质子之后退火； 在局部地处理第二表面之后注入其他质子；以及 紧挨着第一表面形 成η沟道场效应结构。
20.一种半导体器件，包括半导体主体，其包括: 具有限定垂直方向的法线方向的第一表面； 第一 η型半导体区，布置在第一表面下面并具有第一最大掺杂浓度； 第二 η型半导体区，布置在第一 η型半导体区下面并在垂直横截面中包括两个间隔开的第一 η型部分和第二 η型部分，每个所述第一 η型部分邻接第一 η型半导体区，具有高于第一最大掺杂浓度的最大掺杂浓度且具有到第一表面的第一最小距离，所述第二 η型部分邻接第一 η型半导体区，具有高于第一最大掺杂浓度的最大掺杂浓度和到第一表面的大于第一最小距离的第二最小距离；以及 P型第二半导体层，其与第二 η型部分形成ρη结。
21.权利要求20的半导体器件，其中，半导体器件是二极管、闸流晶体管、IGBT或MOSFET。
22.权利要求20的半导体器件，其中，半导体主体还包括与第一表面相对地布置的第二表面，并且其中，P型第二半导体层在垂直横截面中包括具有第二最大掺杂浓度的第一 P型半导体区和两个第二 P型半导体区，所述两个第二 P型半导体区中的每个具有不同于第二最大掺杂浓度的最大掺杂浓度，第一 P型半导体区在垂直横截面中在两个第二 P型半导体区之间延伸。
23.权利要求22的半导体器件，其中，双极半导体器件包括多个第一P型半导体区，其通过各第二 P型半导体区相互分离。
24.权利要求22的半导体器件，其中，在垂直横截面中，两个第一η型部分之间的最小水平距离不同于两个第二 P型半导体区之间的最小水平距离。
25.权利要求22的半导体器件，其中，第一P型半导体区被布置在两个第一η型部分之间。
【文档编号】H01L21/265GK103531450SQ201310276648
【公开日】2014年1月22日 申请日期:2013年7月3日 优先权日:2012年7月3日
【发明者】Y.加利纳, F.J.尼德诺斯泰德, H-J.舒尔策 申请人:英飞凌科技股份有限公司