Vdmos器件的制作方法
【专利摘要】本发明提供一种VDMOS器件的制作方法，该方法包括：依次制作分压环、栅氧化层和多晶栅极；对第一P-体区进行注入以及驱入，再对第二P-体区进行注入以及驱入；其中，对第二P-体区进行驱入的结深小于对第一P-体区进行驱入的结深；依次制作N+源区、氮化硅层、P+深体区、介质层、接触孔和源极金属，以形成VDMOS器件。本发明的VDMOS器件的制作方法解决了现有技术中在调整VDMOS器件阈值电压的同时造成的栅源漏电或者影响源漏击穿电压以及导通电阻的问题。
【专利说明】VDMOS器件的制作方法
【技术领域】
[0001]本发明涉及半导体芯片制造工艺技术，尤其涉及一种垂直双扩散金属氧化物半导体场效应管(Vertical Double-diffused MOSFET ;简称:VDM0S)器件的制作方法。
【背景技术】
[0002]图1为现有技术中VDMOS器件的平面示意图，如图1所示，影响该VDMOS器件阈值电压的因素主要包括:栅氧化层的厚度和沟道区掺杂浓度。目前，调整VDMOS器件阈值电压，以解决栅氧化层的厚度和沟道区掺杂浓度对VDMOS器件阈值电压的影响的方法主要包括:改变栅氧化层厚度；改变P-体区的注入剂量，以达到改变沟道区掺杂浓度的目的；改变P-体区的驱入时间；或者，改变N外延层的电阻率，以影响到沟道区。
[0003]但是，若采用上述改变栅氧化层厚度的方法，则在阈值电压往低的方向调整时，会使得栅氧化层厚度变薄，且栅氧化层的击穿电压变低，从而影响栅源漏电。若采用上述改变P-体区的注入剂量的方法，则会造成P-体区的结深发生变化，从而影响到源漏击穿电压以及导通电阻。若采用上述P-体区的驱入时间的方法，则也会影响到源漏击穿电压以及导通电阻。若采用上述改变外延层的电阻率的方法，则也会影响到源漏击穿电压和导通电阻。因此，当采用现有技术对VDMOS器件阈值电压进行调整的同时，会导致栅源漏电或者影响源漏击穿电压以及导通电阻的问题。
【发明内容】
[0004]本发明提供一种VDMOS器件的制作方法，用于解决现有技术中在调整VDMOS器件阈值电压的同时造成的栅源漏电或者影响源漏击穿电压以及导通电阻的问题。
[0005]本发明的第一个方面是提供一种VDMOS器件的制作方法，包括:
[0006]依次制作分压环、栅氧化层和多晶栅极；
[0007]对第一 P-体区进行注入以及驱入，再对第二 P-体区进行注入以及驱入；其中，对所述第二 P-体区进行驱入的结深小于对所述第一 P-体区进行驱入的结深；
[0008]依次制作N+源区、氮化硅层、P+深体区、介质层、接触孔和源极金属，以形成所述VDMOS器件。
[0009]本发明的技术效果是:依次制作分压环、栅氧化层和多晶栅极；对第一 P-体区进行注入以及驱入，再对第二 P-体区进行注入以及驱入；依次制作N+源区、氮化硅层、P+深体区、介质层、接触孔和源极金属，以形成VDMOS器件，由于采用两次注入和驱入方式制作P-体区，且第二 P-体区进行驱入的结深小于对第一 P-体区进行驱入的结深，因此，在调整该VDMOS阈值电压时，不会造成栅源漏电或者影响源漏击穿电压以及导通电阻，从而解决了现有技术中在调整VDMOS器件阈值电压的同时造成的栅源漏电或者影响源漏击穿电压以及导通电阻的问题。
【专利附图】
【附图说明】
[0010]图1为现有技术中VDMOS器件的平面示意图；
[0011]图2为本发明VDMOS器件的制作方法的一个实施例流程图；
[0012]图3为本发明VDMOS器件的制作方法的另一个实施例的流程图；
[0013]图4为本发明VDMOS器件的制作方法的又一个实施例的流程图；
[0014]图5为本实施例中栅氧化层制作后的平面示意图；
[0015]图6为本实施例中多晶栅极制作后的平面示意图；
[0016]图7为本实施例中第一 P-体区制作后的平面示意图；
[0017]图8为本实施例中第二 P-体区制作后的平面示意图；
[0018]图9为本实施例中N+源区的制作的示意图和N+源区制作后的平面示意图；
[0019]图10为本实施例中氮化硅层制作后的平面示意图；
[0020]图11为本实施例中P+深体区制作后的平面示意图；
[0021]图12为本实施例中介质层和接触孔制作后的平面示意图；
[0022]图13为本实施例中源极金属制作后的平面示意图。
【具体实施方式】
[0023]图2为本发明VDMOS器件的制作方法的一个实施例流程图，如图2所示，本实施例的方法包括:
[0024]步骤101、依次制作分压环、栅氧化层和多晶栅极。
[0025]步骤102、对第一 P-体区进行注入以及驱入，再对第二 P-体区进行注入以及驱入；其中，对所述第二 P-体区进行驱入的结深小于对所述第一 P-体区进行驱入的结深。
[0026]在本实施例中，在制作P-体区时，分成两次注入和驱入的方式，其中一次注入和驱入专门用于调整阈值电压；另一次注入和驱入专门用于保证源漏击穿电压和导通电阻。从而可以实现在调整VDMOS器件阈值电压的同时，不影响到VDMOS器件的其他电性参数。
[0027]步骤103、依次制作N+源区、氮化硅层、P+深体区、介质层、接触孔和源极金属，以形成VDMOS器件。
[0028]在本实施例中，依次制作分压环、栅氧化层和多晶栅极；对第一 P-体区进行注入以及驱入，再对第二 P-体区进行注入以及驱入；依次制作N+源区、氮化硅层、P+深体区、介质层、接触孔和源极金属，以形成VDMOS器件，由于采用两次注入和驱入方式制作P-体区，且第二 P-体区进行驱入的结深小于对第一 P-体区进行驱入的结深，因此，在调整该VDMOS阈值电压时，不会造成栅源漏电或者源漏击穿电压以及导通电阻，从而解决了现有技术中在调整VDMOS器件阈值电压的同时造成的栅源漏电或者影响源漏击穿电压以及导通电阻的问题。
[0029]图3为本发明VDMOS器件的制作方法的另一个实施例的流程图，在上述图2所示实施例的基础上，如图3所示，步骤102的一种具体实现方式为:
[0030]步骤201、向该第一 P-体区注入硼离子，并按照第一预设时间和第一预设温度，对该第一 P-体区进行驱入。
[0031]其中，向该第一 P-体区注入的该硼离子的剂量大于或等于1E13个/cm2，且小于或等于1E14个/cm2 ;该第一预设时间大于或等于100分钟，且小于或等于200分钟；该第一预设温度大于或等于1100摄氏度，且小于或等于1200摄氏度。
[0032]步骤202、向该第二 P-体区注入硼离子，并按照第二预设时间和第二预设温度，对该第二 P-体区进行驱入；该第二预设时间小于该第一预设时间。
[0033]其中，向该第二 P-体区注入的该硼离子的剂量大于或等于1E13个/cm2，且小于或等于1E14个/cm2 ;该第二预设时间大于O分钟，且小于或等于100分钟；该第二预设温度大于或等于1100摄氏度，且小于或等于1200摄氏度。
[0034]可选地，向该第一 P-体区注入的该硼离子的剂量为1E13个/cm2，该第一预设温度为1150摄氏度，该第一预设时间为100分钟。
[0035]向该第二 P-体区注入的该硼离子的剂量为1E13个/cm2，该第二预设温度为1150摄氏度，该第二预设时间为60分钟。
[0036]图4为本发明VDMOS器件的制作方法的又一个实施例的流程图，如图4所示，本实施例的方法包括:
[0037]步骤301、制作分压环。
[0038]步骤302、制作栅氧化层。
[0039]在本实施例中，图5为本实施例中栅氧化层制作后的平面示意图，如图5所示，该栅氧化层的厚度一般在0.04um至0.15um之间。
[0040]步骤303、对多晶硅层进行生长以及刻蚀，形成多晶栅极。
[0041]在本实施例中，图6为本实施例中多晶栅极制作后的平面示意图，如图6所示，该多晶娃层的厚度一般在0.3um至1.0um之间。
[0042]步骤304、向该第一 P-体区注入硼离子，并按照第一预设时间和第一预设温度，对该第一 P-体区进行驱入。
[0043]其中，向该第一 P-体区注入的该硼离子的剂量大于或等于1E13个/cm2，且小于或等于1E14个/cm2 ;该第一预设时间大于或等于100分钟，且小于或等于200分钟；该第一预设温度大于或等于1100摄氏度，且小于或等于1200摄氏度。
[0044]在本实施例中，可选地，向该第一 P-体区注入的该硼离子的剂量为1E13个/cm2，该第一预设温度为1150摄氏度，该第一预设时间为100分钟。图7为本实施例中第一P-体区制作后的平面示意图。
[0045]步骤305、向该第二 P-体区注入硼离子，并按照第二预设时间和第二预设温度，对该第二 P-体区进行驱入；该第二预设时间小于该第一预设时间。
[0046]其中，向该第二 P-体区注入的该硼离子的剂量大于或等于1E13个/cm2，且小于或等于1E14个/cm2 ;该第二预设时间大于O分钟，且小于或等于100分钟；该第二预设温度大于或等于1100摄氏度，且小于或等于1200摄氏度。
[0047]在本实施例中，可选地，向该第二 P-体区注入的该硼离子的剂量为1E13个/cm2，该第二预设温度为1150摄氏度，该第二预设时间为60分钟。图8为本实施例中第二 P-体区制作后的平面示意图。
[0048]步骤306、对N+源区进行光刻和注入。
[0049]在本实施例中，对N+源区注入的离子为磷，且剂量为1E15个/cm2。图9为本实施例中N+源区的制作的示意图和N+源区制作后的平面示意图。
[0050]步骤307、对氮化硅层进行生长。
[0051]在本实施例中，该氮化硅层的厚度约在0.05um至0.3um之间。图10为本实施例中氮化硅层制作后的平面示意图。
[0052]步骤308、对P+深体区进行注入。
[0053]在本实施例中，对P+深体区注入的离子为硼，剂量为1E15个/cm2。图11为本实施例中P+深体区制作后的平面示意图。
[0054]步骤309、对介质层进行生长以及对接触孔进行刻蚀。
[0055]其中，图12为本实施例中介质层和接触孔制作后的平面示意图。
[0056]步骤310、对金属层进行生长以及刻蚀，形成源极金属。
[0057]其中，图13为本实施例中源极金属制作后的平面示意图。
[0058]最后应说明的是:以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
【权利要求】
1.一种VDMOS器件的制作方法，其特征在于，包括: 依次制作分压环、栅氧化层和多晶栅极； 对第一 P-体区进行注入以及驱入，再对第二 P-体区进行注入以及驱入；其中，对所述第二 P-体区进行驱入的结深小于对所述第一 P-体区进行驱入的结深； 依次制作N+源区、氮化硅层、P+深体区、介质层、接触孔和源极金属，以形成所述VDMOS器件。
2.根据权利要求1所述的VDMOS器件的制作方法，其特征在于，所述对第一P-体区进行注入以及驱入，包括: 向所述第一 P-体区注入硼离子，并按照第一预设时间和第一预设温度，对所述第一P-体区进行驱入； 其中，向所述第一 P-体区注入的所述硼离子的剂量大于或等于1E13个/cm2，且小于或等于1E14个/cm2 ;所述第一预设时间大于或等于100分钟，且小于或等于200分钟；所述第一预设温度大于或等于1100摄氏度，且小于或等于1200摄氏度。
3.根据权利要求2所述的VDMOS器件的制作方法，其特征在于，所述对第二P-体区进行注入以及驱入，包括: 向所述第二 P-体区注入硼离子，并按照第二预设时间和第二预设温度，对所述第二P-体区进行驱入；所述第二预设时间小于所述第一预设时间； 其中，向所述第二P-体区注入的所述硼离子的剂量大于或等于1E13个/cm2，且小于或等于1E14个/cm2 ;所述第二预设时间大于O分钟，且小于或等于100分钟；所述第二预设温度大于或等于1100摄氏度，且小于或等于1200摄氏度。
4.根据权利要求2所述的VDMOS器件的制作方法，其特征在于，所述向所述第一P-体区注入的所述硼离子的剂量为1E13个/cm2，所述第一预设温度为1150摄氏度，所述第一预设时间为100分钟。
5.根据权利要求3所述的VDMOS器件的制作方法，其特征在于，所述向所述第二P-体区注入的所述硼离子的剂量为1E13个/cm2，所述第二预设温度为1150摄氏度，所述第二预设时间为60分钟。
【文档编号】H01L21/28GK104299907SQ201310306053
【公开日】2015年1月21日 申请日期:2013年7月19日 优先权日:2013年7月19日
【发明者】马万里 申请人:北大方正集团有限公司, 深圳方正微电子有限公司