在沟槽中包括电介质结构的半导体器件的制作方法
【专利摘要】本发明公开了在沟槽中包括电介质结构的半导体器件。一种半导体器件包括从第一表面延伸到半导体本体的漂移区中的沟槽。所述半导体器件还包括沟槽中的栅电极和邻接沟槽的侧壁的本体区。所述半导体器件还包括沟槽中的电介质结构。所述电介质结构包括沟槽的较低部分中的高k电介质。所述高k电介质包括比SiO2的介电常数高的介电常数。所述高k电介质在垂直于第一表面的垂直方向上的延伸被限制在沟槽的底侧和其中本体区的底侧邻接沟槽的侧壁的水平之间。
【专利说明】在沟槽中包括电介质结构的半导体器件
【技术领域】
[0001]本公开涉及半导体领域，尤其涉及半导体器件。
【背景技术】
[0002]在各种半导体应用(包括但不限于电源和功率变换器中的开关)中存在场效应控制功率开关结构，例如绝缘栅双极型晶体管(IGBT)或场效应晶体管(FET)。
[0003]场效应控制功率开关结构的一个实例是在沟槽中包括栅电极的垂直结构。该垂直结构允许半导体管芯的第一侧与第二侧之间的电流流动。在沟槽的底部处或周围，高电场可能导致击穿电压的降低或者甚至半导体器件的损坏。作为一个实例，在半导体器件的击穿模式中发生的雪崩可能导致由于热载流子生成而引起的半导体器件的电压阻断能力的不稳定行为。这可能甚至导致电击穿区的移位。在IGBT的情况下，动态雪崩可能导致在器件断开期间不期望的振荡。因此，可以不利地影响半导体器件的可靠性。
[0004]所期望的是改进半导体器件的可靠性。
【发明内容】
[0005]根据半导体器件的一个实施例，所述半导体器件包括从第一表面延伸到半导体本体的漂移区中的沟槽。所述半导体器件还包括沟槽中的栅电极。所述半导体器件还包括邻接沟槽的侧壁的本体区。所述半导体器件还包括沟槽中的电介质结构。所述电介质结构包括在沟槽的较低部分(lower part)中的高k电介质。所述高k电介质包括比SiO2的介电常数高的介电常数。所述高k电介质在垂直于第一表面的垂直方向上的延伸被限制在沟槽的底侧和其中本体区的底侧邻接沟槽的侧壁的水平之间。
[0006]根据半导体器件的另一实施例，所述半导体器件包括从第一表面延伸到半导体本体的漂移区中的沟槽。所述半导体器件还包括沟槽中的栅电极。所述半导体器件还包括邻接沟槽的侧壁的本体区。所述半导体器件还包括沟槽中的电介质结构。所述电介质结构包括在沟槽的较低部分中的带电的电介质。所述带电的电介质的表面电荷的范围在IO11CnT2和IO13CnT2之间。所述带电的电介质在垂直于第一表面的垂直方向上的延伸被限制在沟槽的底侧和其中本体区的底侧邻接沟槽的侧壁的水平之间。
[0007]—阅读下列详细描述并且一查看附图，本领域技术人员将认识到附加的特征和优点。
【专利附图】
【附图说明】
[0008]附图被包括以提供对本发明的进一步理解，以及附图被结合在本说明书中并且构成本说明书的一部分。附图示出本发明的实施例，并且与描述一起用来解释本发明的原理。本发明的其他实施例以及本发明的许多预期优点将容易被认识到，因为通过参考下列详细描述，它们变得更好理解。附图的元件相对于彼此不一定是按比例的。类似的附图标记表示对应的类似部分。各种示出的实施例的特征可以进行组合，除非它们彼此排斥。[0009]在附图中描绘了实施例并且在后面的描述中详述所述实施例。
[0010]图1A到IC是在沟槽的较低部分中包括高k电介质的半导体器件的一个实施例的不同晶体管单元设计的示意性剖视图。
[0011]图2示出图1A中所示的半导体器件的沟槽的较低部分中的电介质结构的另一实施例的剖视图，其中所述电介质结构包括带电的电介质。
[0012]图3是图1A中所示的半导体器件的沟槽的较低部分中的电介质结构的另一实施例的剖视图，其中所述电介质结构包括带电的电介质上的高k电介质。
[0013]图4是图1A中所示的半导体器件的沟槽的较低部分中的电介质结构的另一实施例的剖视图，其中所述电介质结构包括高k电介质上的带电的电介质。
[0014]图5是图1A中所示的半导体器件的沟槽的较低部分中的电介质结构的另一实施例的剖视图，其中所述电介质结构包括形成沟槽的较低部分的相对侧壁和底侧的衬里(line)的高k电介质。
[0015]图6是图1A中所示的半导体器件的沟槽的较低部分中的电介质结构的另一实施例的剖视图，其中所述电介质结构部分地填充在沟槽的底侧处沟槽的较低部分。
[0016]图7示意性地示出当断开参考器件以及类似于图1A的在沟槽的较低部分中包括高k电介质的半导体器件时器件参数的比较。
[0017]图8示出当断开参考器件以及类似于图2的在沟槽的较低部分中包括带电的电介质的半导体器件时器件参数的比较。
【具体实施方式】
[0018]在下列详细描述中，参考形成其一部分的附图，并且在附图中通过图示的方式示出其中可以实践本发明的特定实施例。在这方面，参考所描述的(一个或多个)图的取向来使用方向性术语，例如“顶”、“底”、“前”、“后”、“前导的”、“拖尾的”、“上面”、“在…上”、“在…下”等等。因为可以以许多不同取向来定位实施例的部件，所以方向性术语被用于说明的目的并且决不是限制性的。应当理解，在不偏离本发明的范围的情况下，可以利用其他实施例并且可以做出结构的或逻辑的改变。例如，作为一个实施例的部分示出或描述的特征可以被用在其他实施例上或者与其他实施例结合使用以产生又一实施例。意图是本发明包括这样的修改和变化。使用不应该被解释为限制所附权利要求的范围的特定语言来描述实例。附图不是按比例的并且仅用于说明性目的。为了清楚起见，在不同的图中已经由相同的附图标记来表示相同的元件或制造过程，如果没有另作说明的话。 [0019]如在本说明书中使用的术语“横向”和“水平”意图描述平行于半导体衬底或半导体本体的第一表面的取向。这可以例如是晶片或管芯的表面。
[0020]如在本说明书中使用的术语“垂直”意图描述垂直于半导体衬底或半导体本体的第一表面而布置的取向。
[0021]如在本说明书中所采用的那样，术语“耦合”和/或“电耦合”不打算指元件必须直接耦合在一起，可以在“耦合”或“电耦合”的元件之间提供中间元件。术语“电连接”意图描述在电连接在一起的元件之间的低欧姆电连接。
[0022]在本说明书中，η掺杂可以指代第一导电类型，而P掺杂指代第二导电类型。不用说，半导体器件可以利用相反掺杂关系来形成，使得第一导电类型可以是P掺杂的并且第二导电类型可以是η掺杂的。此外，一些图通过紧跟在掺杂类型之后指示或“ + ”来示出相对掺杂浓度。例如，“η_”是指低于“η”掺杂区的掺杂浓度的掺杂浓度，而“η+”掺杂区与“η”掺杂区相比具有更大的掺杂浓度。然而，指示相对掺杂浓度并不意味着，相同的相对掺杂浓度的掺杂区具有相同的绝对掺杂浓度，除非另有说明。例如，两个不同η+区可以具有不同的绝对掺杂浓度。这同样适用于例如η+和P+区。
[0023]在没有对其进行限制的情况下，在本说明书中描述的特定实施例涉及由场效应控制的功率半导体器件，并且特别涉及单极型器件，例如M0SFET。
[0024]如在本说明书中使用的术语“场效应”意图描述“反型沟道”的电场调节的形成和/或半导体沟道区中反型沟道的电导率和/或形状的控制。
[0025]图1A示出根据一个实施例的IGBT 1001的示意性剖面。IGBT 1001包括从第一侧
106(例如发射极侧)延伸到半导体本体104中的沟槽102。
[0026]半导体本体104包括η_型漂移区108，例如半导体衬底(例如硅衬底)。半导体本体104还包括在与第一侧106相对的第二侧114 (例如在集电极侧)的可选η型场停止区110和P+掺杂的发射极112。可选η掺杂的场停止区110位于η_掺杂的漂移区108和ρ+掺杂的发射极区112之间。充当IGBT发射极的P+掺杂的本体区116和η+掺杂的源极区118分别邻接第一侧106并且被电耦合到第一接触120，例如源极接触。
[0027]沟槽102包括电介质结构122和电耦合到第二接触126 (例如栅极接触)的栅电极 124。
[0028]沟槽102中的电介质结构122包括形成沟槽102的侧壁132a、132b和底侧134的衬里的第一电介质130。电介质结构122还包括在该沟槽的较低部分中的高k电介质136。该高k电介质包括比SiO2的介电常数高(例如比3.9高)的介电常数。高k电介质136在垂直于第一表面106的垂直方向y上的延伸被限制在沟槽102的底侧134和其中本体区116的底侧140邻接沟槽102的侧壁132a的水平138之间。在所示的实施例中，高k电介质136形成在沟槽102的侧壁132a、132b处和底侧134处的第一电介质130的一部分的衬里。
[0029]第二电介质142被形成在高k电介质136上。换言之，高k电介质136被夹在第一电介质130和第二电介质142之间。根据另一实施例,第二电介质142被电极代替。作为一个实例，栅电极124可以延伸到图1A中所示的第二电介质142的区域中。根据另一实例，第二电介质142被场电极以及在栅电极124和场电极之间的电介质代替。另外的电介质或电介质层堆叠可以被布置在场电极和高k电介质136之间。
[0030]作为一个实例，第一电介质130可以构成栅电极124与在n+掺杂的源极区118和n-掺杂的漂移区108之间的沟道区中的P+掺杂的本体区116之间的栅电介质。作为一个实例，第一电介质130可以包括SiO2 (例如热氧化物)或者由SiO2 (例如热氧化物)制成。还可以关于防止半导体本体104的材料和高k电介质136之间的化学反应来适当地选择第一电介质130。作为另一实例，第二电介质142可以包括或者对应于氧化物和/或氮化物。
[0031]根据一个实施例，高k电介质136包括Al203、Ta205和ZrO2中的至少一个。根据一个实施例，高k电介质136的厚度的范围在50nm和Iym之间。
[0032]在所示的实施例中，n+掺杂的源极区118和P+掺杂的本体区116邻接沟槽102的相对侧壁132a、132b。IGBT 1001的剖视图仅示出IGBT单元阵列的一部分。作为一个实例，IGBT单元的几何形状可以呈包括彼此平行延伸的沟槽102的条的形式。作为另一实例，沟槽102的几何形状(即当从上面查看时)可以呈多边形(例如正方形和/或六边形)的形状。多边形沟槽可以被布置成规则的图案，例如布置成规则的网格。
[0033]在第二侧114处的P+掺杂的发射极区112可以通过从第二侧114将p型掺杂剂注入到半导体本体104中来形成。同样，可选的η掺杂的场停止区110也可以通过从第二侧114将η型掺杂剂注入到半导体本体104中来形成。
[0034]所示的半导体器件1001是在沟槽102中包括高k电介质136的IGBT。根据另一实施例，高k电介质136还可以被包括在另一半导体器件的沟槽102中，所述另一半导体器件例如是在第二侧114处具有n+掺杂的漏极接触区(而不是图1A中所示的P+掺杂的发射极区112)的FET。
[0035]在沟槽102的较低部分中形成高k电介质136允许大大降低在沟槽102的底部部分周围的区域中的电场强度。这允许降低在IGBT或FET断开期间不期望的振荡。
[0036]图1B示出IGBT 1002的示意性剖视图，IGBT 1002类似于图1A中所示的IGBT1001在沟槽102中包括电介质结构122，但是就单元几何形状而言不同于IGBT 1001。在IGBT 1001的本体区116邻接沟槽102的相对侧壁132a、132b的情况下，图1B中所示的IGBT 1002的本体区116’邻接侧壁132a，但是在侧壁132b的一侧处不存在。漂浮的p+掺杂的区143邻接第一侧106，并形成侧壁132b以及沟槽102的底侧134的一部分的衬里。
[0037]图1C示出IGBT 1003的示意性剖视图，IGBT 1003类似于图1A中所示的IGBT1001在沟槽102中包括电介质结构122，但是就单元几何形状而言不同于IGBT 1001。在IGBT 1001的本体区116邻接沟槽102的相对侧壁132a、132b的情况下，图1B中所示的IGBT 1002的本体区116’邻接侧壁132a，但是在侧壁132b的一侧处不存在。
[0038]图2示出在沟槽102周围的区域中的半导体器件200的示意性剖视图。类似于图1A中所示的IGBT 1001，半导体器件200包括n_掺杂的漂移区108、充当IGBT发射极的p+掺杂的本体区116以及n+掺杂的源极区118。电介质结构222的第一电介质130形成侧壁132a和132b以及沟槽102的底侧134的衬里。第一电介质130在n+掺杂的源极区118和n_掺杂的漂移区108之间的沟槽102的较高部分(upper part)中构成栅电介质。电介质结构222还包括在沟槽102的较低部分中的带电的电介质237。带电的电介质237的表面电荷共计至少10nCm_2、或至少5X 10nCm_2、或至少lX1012cm_2。另外并且作为另一实例，带电的电介质237的表面电荷小于1013cm 2。带电的电介质237在垂直于第一表面106的垂直方向y上的延伸被限制在沟槽102的底侧134和其中本体区116的底侧邻接沟槽102的侧壁132a的水平138之间。
[0039]根据一个实施例，带电的电介质237包括负电荷。作为一个实例，带电的电介质237包括铯(Cs)。根据一个实施例，带电的电介质237包括净负电荷。根据另一实施例，带电的电介质237包括净正电荷。
[0040]根据一个实施例，可以通过对氧化层进行氮化(例如通过在包括NH3的环境中进行热退火)来形成带电的电介质237。根据另一实施例，带电的电介质237的形成包括将铯离子添加到该层。铯离子的添加可以通过利用铯来掺杂电介质和/或通过铯前体层来实现。铯前体层可以通过原子层沉积(ALD)或者通过将半导体本体104浸入到包括铯离子的溶液(例如CsCl溶液)中来形成。[0041]带电的电介质237形成在包括底侧134的沟槽的较低部分中的侧壁132a处的第一电介质130的衬里。
[0042]带电的电介质结构222还包括带电的电介质237上的第二电介质142。换言之，带电的电介质237被夹在第一电介质130和第二电介质142之间。
[0043]沟槽102还包括在带电的电介质237上以及在第二电介质142上的栅电极124。栅电极124通过第一电介质130与P+掺杂的本体区和n+掺杂的源极区电绝缘。
[0044]类似于图1A到IC中所示的IGBT的高k电介质136，在沟槽102的较低部分中形成带电的电介质237还允许大大降低在沟槽102的底部部分周围的区域中的电场强度，从而降低在IGBT或FET断开期间不期望的振荡。
[0045]图3示出在沟槽102周围的区域中的半导体器件300的示意性剖视图。类似于图2中所示的半导体器件200，半导体器件300包括n_掺杂的漂移区108、充当IGBT发射极的P+掺杂的本体区116以及n+掺杂的源极区118。绝缘结构322的第一电介质130形成侧壁132a和132b以及沟槽102的底侧134的衬里。第一电介质130在η.掺杂的源极区118和η_掺杂的漂移区108之间的沟槽102的较高部分中构成栅电介质。电介质结构322还包括在沟槽102的较低部分中的带电的电介质337。带电的电介质337的表面电荷共计至少10ncnT2、或至少5X 10ncnT2、或至少I X 1012cnT2。作为另一实例，带电的电介质337的表面电荷小于1013cnT2。带电的电介质337在垂直于第一表面106的垂直方向y上的延伸被限制在沟槽102的底侧134和其中本体区116的底侧邻接沟槽102的侧壁132a的水平138之间。
[0046]根据一个实施例，带电的电介质337包括负电荷。作为一个实例，带电的电介质337包括铯(Cs)。根据一个实施例，带电的电介质337包括净负电荷。根据另一实施例，带电的电介质337包括净正电荷。
[0047]根据一个实施例，可以通过对氧化层进行氮化(例如通过在包括NH3的环境中进行热退火)来形成带电的电介质337。根据另一实施例，带电的电介质237的形成包括将铯离子添加到该层。铯离子的添加可以通过利用铯来掺杂电介质和/或通过铯前体层来实现。铯前体层可以通过原子层沉积(ALD)或者通过将半导体本体104浸入到包括铯离子的溶液(例如CsCl溶液)中来形成。
[0048]带电的电介质337形成在沟槽的较低部分中的侧壁132a处和在底侧134处的第一电介质130的衬里。
[0049]电介质结构322还包括在沟槽102的较低部分中的带电的电介质337上的高k电介质336。高k电介质336包括比SiO2的介电常数高(例如比3.9高)的介电常数。高k电介质336在垂直于第一表面106的垂直方向Y上的延伸被限制在沟槽102的底侧134和其中本体区116的底侧邻接沟槽102的侧壁132a的水平138之间。
[0050]电介质结构322还包括第二电介质142。换言之，带电的电介质337和高k电介质336被夹在第一电介质130和第二电介质142之间。中间电介质可以被布置在高k电介质336和带电的电介质337之间。
[0051]沟槽102还包括在带电的电介质337、高k电介质336和第二电介质142上的栅电极124。栅电极124通过第一电介质130与P+掺杂的本体区116和n+掺杂的源极区118电绝缘。[0052]图4示出沟槽102周围的区域中的半导体器件400的示意性剖视图。类似于图2中所示的半导体器件200，半导体器件400包括n_掺杂的漂移区108、充当IGBT发射极的p+掺杂的本体区116以及n+掺杂的源极区118。电介质结构422的第一电介质130形成侧壁132a和132b以及沟槽102的底侧134的衬里。第一电介质130在n+掺杂的源极区118和n-掺杂的漂移区108之间的沟槽102的较高部分中构成栅电介质。电介质结构422还包括在沟槽的较低部分中的高k电介质436。高k电介质436包括比SiO2的介电常数高(例如比3.9高)的介电常数。高k电介质436在垂直于第一表面106的垂直方向y上的延伸被限制在沟槽102的底侧134和其中本体区116的底侧邻接沟槽102的侧壁132a的水平138之间。[0053]高k电介质436形成在沟槽102的较低部分中的侧壁132a处和在底侧134处的第一电介质130的衬里。[0054]电介质结构422还包括在沟槽102的较低部分中的高k电介质436上的带电的电介质437。带电的电介质437的表面电荷共计至少10ncm_2、或至少5X 10ncm_2、或至少lX1012cm_2。作为另一实例，带电的电介质437的表面电荷小于1013cm_2。带电的电介质437在垂直于第一表面106的垂直方向y上的延伸被限制在沟槽102的底侧134和其中本体区116的底侧邻接沟槽102的侧壁132a的水平138之间。
[0055]根据一个实施例，带电的电介质437包括负电荷。作为一个实例，带电的电介质包括铯(Cs)。根据一个实施例,带电的电介质437包括净负电荷。根据另一实施例,带电的电介质437包括净正电荷。
[0056]根据一个实施例，可以通过对氧化层进行氮化(例如通过在包括NH3的环境中进行热退火)来形成带电的电介质437。根据另一实施例，带电的电介质437的形成包括将铯离子添加到该层。铯离子的添加可以通过利用铯来掺杂电介质和/或通过铯前体层来实现。铯前体层可以通过原子层沉积(ALD)或者通过将半导体本体104浸入到包括铯离子的溶液(例如CsCl溶液)中来形成。[0057]电介质结构422还包括第二电介质142。换言之，高k电介质436和带电的电介质437被夹在第一电介质130和第二电介质142之间。中间电介质被布置在高k电介质436和带电的电介质437之间。
[0058]沟槽102还包括在高k电介质436、带电的电介质437和第二电介质142上的栅电极124。栅电极124通过第一电介质130与P+掺杂的本体区116和n+掺杂的源极区118电绝缘。
[0059]图5示出沟槽102周围的区域中的半导体器件500的示意性剖视图。类似于图2中所示的半导体器件200，半导体器件500包括n_掺杂的漂移区108、充当IGBT发射极的P+掺杂的本体区116以及n+掺杂的源极区118。半导体器件500包括电介质结构522。电介质结构522包括邻接侧壁132a和132b以及沟槽102的底侧134并且形成侧壁132a和132b以及沟槽102的底侧134的衬里的高k电介质536。高k电介质536包括比SiO2的介电常数高(例如比3.9高)的介电常数。高k电介质536在垂直于第一表面106的垂直方向y上的延伸被限制在沟槽102的底侧134和其中本体区116的底侧邻接沟槽102的侧壁132a的水平138之间。电介质结构522还包括在η.掺杂的源极区118和η_掺杂的漂移区108之间的沟槽102的较高部分中的栅电介质530。[0060]电介质结构522还包括在高k电介质536上的第二电介质142。沟槽102还包括在高k电介质536和第二电介质142上的栅电极124。栅电极124通过栅电介质530与p+掺杂的本体区116和n+掺杂的源极区118电绝缘。
[0061]根据另一实施例，高k电介质536被包括类似于图2中所示的带电的电介质237的特性的带电的电介质代替。根据又一实施例，高k电介质536被高k电介质和带电的电介质的堆叠代替。
[0062]图6示出沟槽102周围的区域中的半导体器件600的示意性剖视图。类似于图2中所示的半导体器件200，半导体器件600包括n_掺杂的漂移区108、充当IGBT发射极的P+掺杂的本体区116以及n+掺杂的源极区118。
[0063]半导体器件600包括电介质结构622。电介质结构622包括填满沟槽102的底部部分的高k电介质637。高k电介质637邻接沟槽102的底侧134，侧壁132a、132b的底部部分。高k电介质637包括比SiO2的介电常数高(例如比3.9高)的介电常数。高k电介质637在垂直于第一表面106的垂直方向y上的延伸被限制在沟槽102的底侧134和其中本体区116的底侧邻接沟槽102的侧壁132a的水平138之间。根据一个实施例，高k电介质637从沟槽102的底侧134 —直延伸到从沟槽102的底侧134到其中本体区116的底侧140邻接沟槽102的侧壁132a的水平138的距离的10%到80%之间的水平，或者一直延伸到从沟槽102的底侧134到其中本体区116的底侧140邻接沟槽102的侧壁132a的水平138的距离的10%与50%之间的水平。
[0064]电介质结构622还包括形成在高k电介质637上的侧壁132a、132b的部分的衬里的第一电介质630。第一电介质630在η.掺杂的源极区118和η_掺杂的漂移区108之间的沟槽102的较高部分中构成栅电介质。电介质结构622还包括在高k电介质637上的第二电介质142。沟槽102还包括在高k电介质636和第二电介质142上的栅电极124。栅电极124通过栅电介质630与P+掺杂的本体区116和n+掺杂的源极区118电绝缘。
[0065]根据另一实施例，高k电介质637被包括类似于图2中所示的带电的电介质237的特性的带电的电介质代替。根据又一实施例，高k电介质637被高k电介质和带电的电介质的堆叠代替。
[0066]如在上面的实施例中描述的在沟槽102的较低部分中形成高k电介质和/或带电的电介质允许大大降低沟槽102的底部部分周围的区域中的电场强度。这允许降低在IGBT或FET断开期间不期望的振荡。
[0067]在图1A到6中所示的实施例中，半导体器件在沟槽中包括栅电极。根据其他实施例，一个、两个、三个或甚至更多个场电极可以被布置在沟槽中。作为一个实例，(一个或多个)场电极可以被布置在栅电极的底侧和沟槽的底侧之间。(一个或多个)场电极可以经由沟槽中的电介质结构与栅电极电绝缘。在沟槽中存在许多场电极的情况下，电介质结构还可以电绝缘分离的场电极。
[0068]类似于上面参考图1A到IC描述的实施例，在图2到6中所示的实施例的第二电介质142也可以被电极代替。作为一个实例，栅电极124可以延伸到第二电介质142的区域中。根据另一实例，第二电介质142被场电极和在栅电极124与场电极之间的电介质代替。
[0069]图7示意性地示出类似于图1A到IC中所示的实施例的在沟槽中包括高k电介质的第一 IGBT和在沟槽中没有高k电介质的参考IGBT的仿真特性。在该仿真中，使用值为50的静态相对介电常数ε r (也称为介电常数)。
[0070]基于对于每个参数的相同标度示出第一和第二 IGBT的电特性。示意图示出在断开IGBT期间集电极电流Icel (第一 IGBT)、Ice2 (参考IGBT)的瞬态与时间t的关系。另外示出的特性是集电极-发射极电压Vcel (第一 IGBT)、Vce2 (参考IGBT)和最大电场强度Emaxl (第一 IGBT)、Emax2 (参考IGBT)。在参考器件中，所谓的动态钳位振荡在断开期间发生。这些动态钳位振荡通过关于最大电场强度Emax2的虚线740以及通过关于集电极-发射极电压Vce2的虚线741而形成框。动态钳位振荡是不期望的，因为这些振荡可能引起电磁扰动。作为一个极端实例，动态钳位振荡可能导致器件损坏。在基于一个实施例的第一IGBT中，动态钳位振荡由于从沟槽的较低部分中的高k电介质产生的降低的动态雪崩而不出现。如可以从图7中所示的特性中了解到的那样，根据一个实施例的第一 IGBT的最大电场强度Emaxl的峰值大大低于参考IGBT的最大电场强度Emax2的峰值,尽管较高的最大集电极-发射极电压Vcel。
[0071]图8示意性地示出类似于图2中所示的实施例的在沟槽中包括带负电的电介质的第一 IGBT和在沟槽中没有带电的电介质的参考IGBT的仿真特性。
[0072]基于对于每个参数的相同标度示出第一和第二 IGBT的电特性。示意图示出在断开IGBT期间集电极电流Icel (第一 IGBT)、Ice2 (参考IGBT)的瞬态与时间t的关系。另一示出的特性是指最大雪崩生成速率IImaxl (第一 IGBT)、IImax2 (参考IGBT)。在参考器件中，所谓的动态钳位振荡在断开期间发生。这些动态钳位振荡由虚线840形成框。动态钳位振荡是不期望的，因为这些振荡可能引起电磁扰动。作为一个极端实例，动态钳位振荡可能导致器件损坏。在基于一个实施例的第一 IGBT中，动态钳位振荡由于从沟槽的较低部分中的带电的电介质产生的降低的动态雪崩而不出现。如可以从图8中所示的特性中了解到的那样，根据一个实施例的第一 IGBT的最大雪崩生成速率IImaxl大大低于参考IGBT的最大雪崩生成速率IImax2。
[0073]诸如“第一”、“第二”等等之类的术语被用来描述各种元件、区、段等等，并且它们也不意图是限制性的。类似的术语指代遍及所述描述的类似的元件。
[0074]如在本文中所使用的，术语“具有”、“包含”、“包括”、“包括”等等是开放式术语，其指示所陈述的元件或特征的存在，但是不排除附加的元件或特征。冠词“一”、“一个”和“该”意图包括多个以及单个，除非上下文另有清楚地指示。
[0075]虽然已经在本文中示出和描述了特定实施例，但是本领域普通技术人员将会理解，在不偏离本发明的范围的情况下，多种替换和/或等同实施可以替代所示出和描述的特定实施例。本申请意图覆盖本文中讨论的特定实施例的任何适配或变化。因此，意图是本发明仅由权利要求及其等同物来限定。
【权利要求】
1.一种半导体器件，包括: 沟槽，其从第一表面延伸到半导体本体的漂移区中； 在所述沟槽中的栅电极； 本体区，其邻接所述沟槽的侧壁； 在所述沟槽中的电介质结构，所述电介质结构包括所述沟槽的较低部分中的高k电介质，其中所述高k电介质包括比SiO2的介电常数高的介电常数；以及其中所述高k电介质在垂直于第一表面的垂直方向上的延伸被限制在所述沟槽的底侧和其中所述本体区的底侧邻接所述沟槽的侧壁的水平之间。
2.根据权利要求1所述的半导体器件,其中,所述高k电介质包括A1203、Ta2O5和ZrO2中的至少一个。
3.根据权利要求1所述的半导体器件，其中，电介质的厚度的范围在50nm和1μ m之间。
4.根据权利要求1所述的半导体器件，还包括在所述栅电极下面的所述沟槽中的场电极。
5.根据权利要求1所述的半导体器件，其中，所述高k电介质形成所述沟槽的相对侧壁和底侧的衬里。
6.根据权利要求1所述的半导体器件，其中，所述高k电介质被夹在第一电介质层和第二电介质层之间。
7.根据权利要求1所述的半导体器件，其中，第一电介质处于所述高k电介质和半导体本体之间。
8.根据权利要求7所述的半导体器件，其中，所述第一电介质包括Si02。
9.根据权利要求1所述的半导体器件，其中，所述电介质结构还包括所述沟槽的较低部分中的带电的电介质，其中所述带电的电介质的表面电荷的范围在IO11CnT2和IO13CnT2之间；以及其中所述带电的电介质在垂直于第一表面的垂直方向上的延伸被限制在所述沟槽的底侧和其中所述本体区的底侧邻接所述沟槽的侧壁的水平之间。
10.根据权利要求9所述的半导体器件，其中，所述带电的电介质邻接所述高k电介质。
11.根据权利要求9所述的半导体器件，其中，中间电介质处于所述高k电介质和所述带电的电介质之间。
12.根据权利要求9所述的半导体器件，其中，所述带电的电介质包括负电荷。
13.根据权利要求12所述的半导体器件，其中，所述带电的电介质包括铯。
14.根据权利要求1所述的半导体器件，其中，所述半导体器件是绝缘栅双极型晶体管。
15.根据权利要求1所述的半导体器件，其中，所述半导体器件是场效应晶体管。
16.根据权利要求1所述的半导体器件，其中，所述高k电介质在垂直于第一表面的垂直方向上的延伸被限制在所述沟槽的底侧与处于从所述沟槽的底侧到其中所述本体区的底侧邻接所述沟槽的侧壁的水平的距离的10%到50%之间的水平之间。
17.一种半导体器件，包括: 沟槽，其从第一表面延伸到半导体本体的漂移区中；在所述沟槽中的栅电极； 本体区，其邻接所述沟槽的侧壁； 在所述沟槽中的电介质结构，所述电介质结构包括所述沟槽的较低部分中的带电的电介质，其中所述带电的电介质的表面电荷的范围在IO11CnT2和IO13CnT2之间；以及其中所述带电的电介质在垂直于第一表面的垂直方向上的延伸被限制在所述沟槽的底侧和其中所述本体区的底侧邻接所述沟槽的侧壁的水平之间。
18.根据权利要求17所述的半导体器件，其中，所述带电的电介质形成所述沟槽的相对侧壁和底侧的衬里。
19.根据权利要求17所述的半导体器件，其中，所述带电的电介质包括负电荷。
20.根据权利要求19所述的半导体器件，其中，所述带电的电介质包括铯。
21.根据权利要求17所述的半导体器件，其中，所述带电的电介质被夹在第一电介质层和第二电介质层之间。
22.根据权利要求17所述的半导体器件，其中，第一电介质处于所述带电的电介质和半导体本体之间。
23.根据权利要求17所述的半导体器件，其中，所述电介质结构还包括所述沟槽的较低部分中的高k电介质，其中所述高k电介质包括比SiO2的介电常数高的介电常数；以及其中所述高k电介质在垂直于第一表面的垂直方向上的延伸被限制在所述沟槽的底侧和其中所述本体区的底侧邻接所述沟槽的侧壁的水平之间。
24.根据权利要求23所 述的半导体器件，其中，所述带电的电介质邻接所述高k电介质。
25.根据权利要求23所述的半导体器件，其中，中间电介质处于所述高k电介质和所述带电的电介质之间。
26.根据权利要求17所述的半导体器件，其中，所述带电的电介质在垂直于第一表面的垂直方向上的延伸被限制在所述沟槽的底侧与处于从所述沟槽的底侧到其中所述本体区的底侧邻接所述沟槽的侧壁的水平的距离的10%到50%之间的水平之间。
【文档编号】H01L29/78GK103579309SQ201310313096
【公开日】2014年2月12日 申请日期:2013年7月24日 优先权日:2012年7月24日
【发明者】H-P.费尔斯尔, F.希尔勒, F.J.尼德诺施泰德, H-J.舒尔策 申请人:英飞凌科技股份有限公司