像素结构的制作方法
【专利摘要】一种像素结构，包括半导体图案、第一绝缘层、第一导体层、第二绝缘层、第二导体层、第三绝缘层及像素电极。半导体图案包括第一接触区、第二接触区及通道区。第一导体层包括闸极及扫描线。第一绝缘层的第一上部接触开口与第二绝缘层的第一下部接触开口构成第一接触开口。第一接触开口暴露半导体图案以定义出第一接触区。第二导体层包括接触于第一接触区的资料线。资料线的第一侧壁位于第一接触开口的面积之内。像素电极电性连接第二接触区。本发明资料线的线宽可设计的较小，进而达到提升像素结构开口率的目的。
【专利说明】像素结构
【技术领域】
[0001]本发明是有关于一种像素结构,且特别是有关于一种高开口率(aperture ratio)的像素结构。
【背景技术】
[0002]近年来，显示装置除了追求高对比、广视角、高色彩饱和度之外，更朝向高解析度发展。特别是，在行动显示装置方面，消费者使用行动显示装置浏览网页或观看影音多媒体的习惯逐渐形成，而行动显示装置的解析度对观赏的品质扮演重要的角色。
[0003]一般而言，行动显示装置的面积不大。为了使行动显示装置达到高解析度，设计者需在有限的面积内置入多个像素结构。然而，像素结构中有许多透光度低的膜层(例如资料线、扫描线等所属的膜层)，当行动显示装置中像素结构的数目增加时，行动显示装置的开口率也急剧下降。如此一来，行动显示装置便需消耗更多的功率在提升显示亮度上，而不利于行动显示装置可使用的时间。因此，如何适当地设计像素结构中各膜层的图案以达到增加开口率目的，实为研发者所欲达成的目标之一。
【发明内容】
[0004]本发明提供一种像素结构，其具有高开口率。
[0005]本发明的像素结构包括半导体图案、第一绝缘层、第一导体层、第二绝缘层、第二导体层、第三绝缘层以及像素电极。半导体图案配置于基板上。半导体图案包括第一接触区、第二接触区以及位于第一接触区与第二接触区之间的通道区。第一绝缘层覆盖半导体图案，并且具有第一下部接触开口。第一导体层配置于基板上。第一导体层包括重叠于通道区的闸极以及连接于闸极的扫描线。第二绝缘层覆盖第一导体层并具有第一上部接触开口。第一上部接触开口与第一下部接触开口构成第一接触开口。第一接触开口暴露半导体图案以定义出第一接触区。第二导体层配置于第二绝缘层上。第二导体层包括相交于扫描线的资料线。资料线接触于第一接触开口所暴露出来的第一接触区。资料线的第一侧壁位于第一接触开口的面积之内。第三绝缘层覆盖第二导体层。像素电极配置于第三绝缘层上并且电性连接第二接触区。
[0006]在本发明的一实施例中，上述的第一接触开口的宽度不小于资料线的宽度。
[0007]在本发明的一实施例中，上述的第一接触开口的宽度大于第一接触区的宽度。
[0008]在本发明的一实施例中，上述的资料线的第一侧壁重叠于第一接触开口的边缘。
[0009]在本发明的一实施例中，上述的资料线的第一侧壁与第一接触开口的边缘相隔一段距离。
[0010]在本发明的一实施例中，上述的半导体图案的第一接触区具有接触区侧壁。接触区侧壁重叠于资料线的第一侧壁，以使接触区侧壁与第一接触开口的边缘相隔上述的距离。
[0011]在本发明的一实施例中，上述的资料线的第二侧壁位于第一接触开口的面积之内，且第一侧壁与第二侧壁彼此相对。
[0012]在本发明的一实施例中，上述的资料线的第二侧壁重叠于第一接触开口的边缘。
[0013]在本发明的一实施例中，上述的资料线的第二侧壁与第一接触开口的边缘相隔一距离。
[0014]在本发明的一实施例中，上述的半导体图案的第一接触区的接触区侧壁与资料线的第一侧壁及第二侧壁重叠。资料线的第二侧壁相对于资料线的第一侧壁。
[0015]在本发明的一实施例中，上述的第一绝缘层具有第二下部接触开口。第二绝缘层具有第二上部接触开口。第二上部接触开口与第二下部接触开口构成第二接触开口而暴露出第二接触区。第二导体层更包括连接图案。连接图案接触于第二接触开口所暴露出来的第二接触区。连接图案电性连接像素电极。
[0016]在本发明的一实施例中，上述的第二接触开口的宽度不小于连接图案的宽度。
[0017]在本发明的一实施例中，上述的连接图案的连接图案侧壁重叠于第二接触开口的边缘。
[0018]在本发明的一实施例中，上述的连接图案的连接图案侧壁与第二接触开口的边缘相隔一段距离。
[0019]在本发明的一实施例中，上述的第一导体层更包括电容电极。电容电极重叠于像素电极，以构成储存电容。
[0020]在本发明的一实施例中，上述的资料线具有固定的线宽。
[0021]在本发明的一实施例中，上述的半导体图案更包括邻接于第一接触区的周边区。周边区被第一绝缘层所覆盖。第一接触区被第一接触开口所暴露。第一接触区的宽度小于周边区的宽度。
[0022]在本发明的一实施例中，上述的资料线包括与第一接触区接触的一接触部以及邻接于接触部的一导线部，而导线部位在第一绝缘层与第二绝缘层上。
[0023]在本发明的一实施例中，上述的半导体图案具有至少一半导体开口。半导体开口位于第一接触开口内，且半导体开口的部分边缘重叠于第一侧壁。
[0024]基于上述，在本发明的像素结构中，资料线接触于第一接触开口所暴露出来的第一接触区，且资料线的一第一侧壁位于第一接触开口的面积之内。藉由此设计，资料线的线宽可设计的较小，进而达到提升像素结构开口率的目的。
[0025]以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
【专利附图】
【附图说明】
[0026]图1A至图1I为本发明第一实施例的像素结构的制作流程剖面示意图。
[0027]图2A至图21为本发明第一实施例的像素结构的制作流程俯视示意图。
[0028]图3为根据图21的剖线C-C’所绘的剖面图。
[0029]图4示出图21中第一接触开口附近的半导体图案。
[0030]图5A为本发明第二实施例的像素结构的俯视示意图。
[0031]图5B是根据图5A的剖线D-D’绘示的剖面图。
[0032]图6A为本发明第三实施例的像素结构的俯视示意图。
[0033]图6B是根据图6A的剖线E_E’绘示的剖面图。[0034]图7A为本发明第四实施例的像素结构的俯视示意图。
[0035]图7B是根据图7A的剖线F_F’绘示的剖面图。
[0036]图8A为本发明第五实施例的像素结构的俯视示意图。
[0037]图8B是根据图8A的剖线G_G’绘示的剖面图。
[0038]图9A为本发明第六实施例的像素结构的俯视示意图。
[0039]图9B是根据图9A的剖线H_H’绘示的剖面图。
[0040]其中，附图标记
[0041]100、100A ?100E:像素结构
[0042]102:基板
[0043]104:第一缓冲层
[0044]106:第二缓冲层
[0045]108:半导体图案
[0046]108a:第一部分
[0047]108b:第二部分
[0048]110:第一绝缘层
[0049]112:光阻图案层
[0050]114:第一导体层
[0051]114’:第一预图案导体层
[0052]114a、114b:闸极
[0053]114a’、114b’:预定闸极
[0054]114c:扫描线
[0055]114c’:预定扫描线
[0056]114d:电容电极
[0057]114d’:预定电容电极
[0058]118:第二绝缘层
[0059]120:第二导体层
[0060]120a:资料线
[0061]120aa:接触部
[0062]I2Oab:导线部
[0063]120b:连接图案
[0064]122:第三绝缘层
[0065]124:像素电极
[0066]A1、A2:第二接触开口的边缘
[0067]CH:通道区
[0068]D1、D1，、D2、D2，、S1、S1，、S2、S2，:第一掺杂区
[0069]dl、d2、Ll、L2:距离
[0070]E1、E2:资料线的侧壁
[0071]el、e2:第一接触开口的边缘
[0072]F1、F2:第一接触区的接触区侧壁[0073]gl、g2:连接图案侧壁
[0074]fl、f2:第二接触区的接触区侧壁
[0075]Kl:第一接触区的宽度
[0076]K2:周边区的宽度
[0077]K3:第二接触区的宽度
[0078]LDD:第二掺杂区
[0079]O:半导体开口
[0080]Pl:周边区
[0081]Rl:第一接触区
[0082]R2:第二接触区
[0083]Wl:第一接触开口的宽度
[0084]W2:第二接触开口的宽度
[0085]Wc:连接图案的宽度
[0086]Wd:资料线的宽度
[0087]V1:第一接触开口
[0088]VlU:第一上部接触开口
[0089]VlD:第一下部接触开口
[0090]V2:第二接触开口
[0091]V2U:第二上部接触开口
[0092]V2D:第二下部接触开口
[0093]V3:第三接触开口
[0094]X:方向
【具体实施方式】
[0095]下面结合附图和具体实施例对本发明技术方案进行详细的描述，以更进一步了解本发明的目的、方案及功效，但并非作为本发明所附权利要求保护范围的限制。
[0096]图1A至图1I为本发明第一实施例的像素结构的制作流程剖面示意图。图2A至图21为本发明第一实施例的像素结构的制作流程俯视示意图。特别是，图1A至图1I是根据图2A至图21的剖线A-A’、B-B’所绘示的剖面图。请参照图1A及图2A，首先，在制作任何构件之前可选择性地在基板102上形成第一缓冲层104。第一缓冲层104可全面性覆盖基板102。在本实施中，基板102的材质例如为玻璃，第一缓冲层104的材质例如为氮化硅(SiNx)，但本发明不以此为限。接着，更可选择性地在第一缓冲层104上形成第二缓冲层106。第二缓冲层106可全面性覆盖第一缓冲层104。在本实施中，第二缓冲层106的材质例如为氧化硅(SiOx)，但本发明不以此为限。当然，在基板102具有理想的性质时，例如与其他材料层之间具有理想的附着性时，第一缓冲层104与第二缓冲层106可省略。或是，基板102本身可为具有多层结构的复合基板。值得一提的是，图2A所表示的俯视图中，仅标示出第二缓冲层106，而省略其下方的第一缓冲层104与基板102。另外，本文其他俯视图的标示方式也都会省略被遮挡的下方膜层的标号，因此具体膜层堆叠关系可参照剖面图的内容。[0097]另外，在基板102上形成半导体图案108。在本实施例中，半导体图案108可形成在第二缓冲层106上。半导体图案108的材质例如为多晶硅(polysilicon)，但本发明不以此为限。具体而言，半导体图案108的轮廓可以依据所预定形成的构件而设置，不以图2A所绘示的形状为限。在本实施例中，半导体图案108可以两个部分，第一部分108a与第二部分108b，且此两部分例如彼此连接。
[0098]请参照图1B及图2B，接着，在半导体图案108上形成第一绝缘层110。第一绝缘层Iio可完全地覆盖半导体图案108。此外，第一绝缘层110的材质可以是氧化硅、氮化硅、有机介电材料或是其他可以提供理想绝缘作用的材料。
[0099]请参照图1C及图2C，然后，在第一绝缘层110上形成光阻图案层112。光阻图案层112覆盖半导体图案108的第一部分108a，而暴露出半导体图案108的第二部分108b。接着，以光阻图案层112为掩膜进行掺杂工艺。此时，被光阻图案层112所暴露出的第二部分108b会被掺入所需载子浓度的掺杂物(例如P型掺杂物或是N型掺杂物)。一般而言，半导体图案108的第二部分108b在被掺入掺杂物后其导电率会提高，例如高于第一部分108ao
[0100]请参照图1D及图2D，接着，在去除光阻图案层112后，于第一绝缘层110上形成第一预图案导体层114’，其中第一预图案导体层114’是使用一预光阻图案层(未绘示)为掩膜图案化而成。在本实施例中，第一预图案导体层114’的材质例如为金属，但本发明不以此为限，第一预图案导体层114’的材质可以是金属材质或是由多种导体材料的叠层构成。第一预图案导体层114’可以定义出多个构件，而这些构件包括预定闸极114a’、114b’、连接于预定闸极114a’、114b’的预定扫描线114c’以及预定电容电极114d’。在本实施例中，预定扫描线114c’横越半导体图案108的第一部分108a。因此,预定闸极114a’、114b’可为预定扫描线114c’重叠于第一部分108a而定义出来的构件。另外，预定电容电极114d’与半导体图案108的第二部分108b重叠并且由第一绝缘层110分隔开来。
[0101]在本实施例中，第一预图案导体层114’会遮挡住半导体图案108的第一部分108a的局部面积，如图2D所示。因此，在本实施例中，接着，以第一预图案导体层114’为掩膜进行掺杂工艺。此时，在图2D中，未被第一预图案导体层114’所遮蔽的半导体图案108会被掺入所需载子浓度的掺杂物(例如N型掺杂物或是P型掺杂物)，而于预定扫描线114c’附近分别形成第一预掺杂区SI’、S2’与第一预掺杂区D1’、D2’。在此，第一预掺杂区SI’与第一预掺杂区D1’位在预定闸极114a’的相对两侧，而第一预掺杂区S2’与第一预掺杂区D2’位在预定闸极114b’的相对两侧。并且，第一预掺杂区D1’与第一预掺杂区S2’例如是彼此连接的。
[0102]请参照图1E及图2E，接着，可进一步缩小第一预图案导体层114’的各构件的面积，例如线宽，以形成第一导体层114，其中第一导体层114包括闸极114a、114b、扫描线114c以及电容电极114d。本实施例的扫描线114c可具有固定的线宽并且线宽在工艺能力容许范围内缩减至最小，进而增加整体设计的开口率。第一导体层114由第一预图案导体层114’缩减线宽而成，这将使得半导体图案108的第一部分108a中尚未受到掺杂的一部份进一步被暴露出来。因此，在本实施例中，接着以第一导体层114为掩膜，对半导体图案108再度进行掺杂工艺，掺入所需载子浓度的掺杂物(例如N型掺杂物或是P型掺杂物)，以形成多个第一掺杂区S1、D1、S2与D2以及多个第二掺杂区LDD。[0103]在进行上述的掺杂工艺之后，第一部分108a被第一导体层114的闸极114a与114b所遮蔽的部分定义为未受掺杂的通道区CH，如图1E所示。并且，通道区CH与第一掺杂区Dl之间、通道区CH与第一掺杂区D2之间、通道区CH与第一掺杂区SI之间、通道区CH与第一掺杂区S2之间分别存在有一个第二掺杂区LDD。由于，第二掺杂区LDD受到一次的掺杂加工而第一掺杂区S1、D1、S2、D2受到两次的掺杂加工，这些第二掺杂区LDD可减轻因热载子作用所造成的漏电流问题，进而提升本实施例的像素结构的电气特性。
[0104]请参照图1F及图2F，接着，于第一导体层114上形成第二绝缘层118。然后，再度进行图案化加工以在第一绝缘层110与第二绝缘层118中形成第一接触开口 Vl以及第二接触开口 V2。第一接触开口 Vl暴露出第一掺杂区SI。第二接触开口 V2暴露出第一掺杂区D2。第一接触开口 Vl与第二接触开口 V2都贯穿了第一绝缘层110与第二绝缘层118以暴露出第一掺杂区SI与第一掺杂区D2。因此，第一接触开口 Vl包括第一绝缘层110的第一下部接触开口 VlD与第二绝缘层118的第一上部接触开口 V1U，而第二接触开口 V2包括第一绝缘层110的第二下部接触开口 V2D与第二绝缘层118的第二上部接触开口 V2U。
[0105]不过，本发明不以此为限，第一绝缘层110与第二绝缘层118分别可以选择地具有多层叠层结构，则第一接触开口 Vl与第二接触开口 V2可以藉由贯穿这些多层叠层结构的多个接触开口彼此连通而构成。另外，第一接触开口 Vl与第二接触开口 V2的尺寸可以根据不同的需求而有所调整。举例而言，以第一接触开口 Vl来说，第一接触开口 Vl的宽度Wl在剖线A-A’的轨迹上可以大于第一掺杂区SI的宽度W而暴露出第一掺杂区SI部分侧壁。实际上，第一接触开口 Vl可如图1F所示具有倾斜的侧壁，因此第一接触开口 Vl的宽度Wl是指第一接触开口 Vl在剖线A-A’的轨迹上最宽处的尺寸。另外，剖线A-A’例如是平行于扫描线114c的延伸方向。
[0106]请参照图1G及图2G，接着，在第二绝缘层118上形成第二导体层120。第二导体层120包括相交于扫描线114c的资料线120a以及连接图案120b。资料线120a填入第一接触开口 Vl中，且与第一掺杂区SI接触而彼此电性连接。连接图案120b横跨于电容电极114d与第一掺杂区D2之间并且填入第二接触开口 V2，而与第一掺杂区D2电性连接。
[0107]在本实施例中，第二导体层120的制作方式例如是先形成一层导体材料层，再将导体材料层图案化出所需的图案，即构成资料线120a与连接图案120b。在形成导体材料层的过程中，第一接触开口 Vl将第一掺杂区SI的部分面积暴露出来，所以第二导体层120的资料线120b可以确实地接触于第一掺杂区SI以定义出第一接触区R1。相似地，连接图案120b可以透过第二接触开口 V2而接触第一掺杂区D2。
[0108]此外，在形成资料线120a的图案化过程中，第一掺杂区SI也会伴随被图案化。因此，第一接触开口 Vl的面积中，资料线120a与第一掺杂区SI的轮廓可以大致相同。如此一来，在图1G中，第一接触区Rl的宽度Kl可以大致等于资料线120a在第一接触开口 Vl中的宽度Wd。此时，资料线120a的第一侧壁El与第二侧壁E2例如都位于第一接触开口 Vl的面积之内而被第一接触开口 Vl暴露出来。第一掺杂区SI的第一接触区具有接触区侧壁Fl与F2，接触区侧壁Fl与接触区侧壁F2也都位于第一接触开口 Vl的面积之内而被第一接触开口 Vl暴露出来。
[0109]值得一提的是，在本实施例中，第一接触开口 Vl的宽度W1、资料线120a的宽度Wd、第一接触区Rl的宽度Kl是指在方向X上的量测宽度，其中方向X是与资料线120a延伸方向垂直的方向，也就是平行于扫描线114c的方向，也是图2G中剖线A-A’的延伸方向。此外，资料线120a可以设计为具有固定线宽Wd，其宽度可在工艺能力容许范围内缩减至最小,进而增加整体设计的开口率。
[0110]在传统设计中，为了让资料线120a确实接触于第一掺杂区SI，需要在第一接触开口 Vl处将遮光导电材料所制作的资料线120a的宽度Wd增加，这限制了开口率的提升。而在本实施例中，第一接触开口 Vl的宽度Wl增大，因此，于第二导体层120的形成过程中，资料线120a可容易地与第一掺杂区SI接触，而不需对应于第一接触开口 Vl处加宽资料线120a，这有助于降低资料线120a对开口率的负面影响。
[0111]请参照图1H及图2H，接着，在第二导体层120上形成第三绝缘层122。然后，在第三绝缘层122中形成第三接触开口 V3。第三接触开口 V3暴露出连接图案120b。请参照图1I及图21，接着，在第三绝缘层122上形成像素电极124，于此便完成本实施例的像素结构100。像素电极124填入第三接触开口 V3而与连接图案120b接触。在此，像素电极124透过连接图案120b而与第一掺杂区D2电性连接。另外，像素电极124、半导体图案108的第二部分108b、电容电极114d相互重叠，以构成像素结构100所需的储存电容结构。
[0112]具体而言，在图1I中，像素结构100的叠层依序包括配置于基板102、第一缓冲层104、第二缓冲层106、半导体图案108、第一绝缘层110、第一导体层114、第二绝缘层118、第二导体层120、第三绝缘层122以及像素电极124。在本实施例中，第一缓冲层104以及第二缓冲层106配置于半导体图案108与基板102之间，但本发明不以此为限。
[0113]由图1I与图21来看，半导体图案108包括有第一部份108a与第二部分108b，且第一部份108a包括有第一掺杂区S1、D1、S2、D2、第二掺杂区LDD以及通道区CH，其中通道区CH在图21中受到闸极114a、114b的遮挡。第一导体层114包括重叠于通道区CH的闸极114a、114b、连接于闸极114a、114b的扫描线114c以及重叠于第二部分108b的电容电极114d。第二导体层120包括相交于扫描线114c的资料线120a以及跨越电容电极114d与第一掺杂区D2之间的连接图案120b。
[0114]资料线120a接触第一接触开口 Vl所暴露出来的第一掺杂区SI而定义出第一接触区Rl。连接图案120b接触第二接触开口 V2所暴露出来的第一掺杂区D2而定义出第二接触区R2。此外，像素电极124透过第三接触开口 V3连接至连接图案120b，而透过连接图案120b与第一掺杂区D2电性连接。
[0115]在本实施例中，闸极114a位在第一掺杂区SI与第一掺杂区Dl之间，且闸极114a与第一掺杂区SI之间以及闸极114a与第一掺杂区Dl之间分别设置有第二掺杂区LDD。闸极114b位在第一掺杂区S2与第一掺杂区D2之间，且闸极114b与第一掺杂区S2之间以及闸极114b与第一掺杂区D2之间分别设置有第二掺杂区LDD。
[0116]根据前述制作步骤可知，第一掺杂区S1、D1、S2、D2都受到两次的掺杂加工而可以具有提升的导电性质。因此，第一掺杂区S1、DU S2、D2可以分别视为第一源极区、第一汲极区、第二源极区与第二汲极区。如此一来，作为第一源极区与第一汲极区的第一掺杂区SI与Dl分别位于其中一个通道区CH两侧，且闸极114a对应于此其中一个通道区CH而构成第一主动元件。同时，作为第二源极区与第二汲极区的第一掺杂区S2与D2分别位于另一个通道区CH两侧，且闸极114b对应于此另一个通道区CH而构成第二主动元件。此外，在本实施例中，第一掺杂区Dl与第一掺杂区S2彼此连接在一起。也就是，第一主动元件的第一汲极区(即第一掺杂区Dl)与第二主动元件的第二源极区(即第一掺杂区S2)彼此连接。因此，第一主动元件与第二主动元件实质上构成一个双通道的薄膜电晶体结构。
[0117]在本实施例中，如图1I所示，资料线120a的第一侧壁El与第一接触开口 Vl的边缘el相隔一段距离dl。另外，接触区侧壁Fl与资料线120a的第一侧壁El是切齐的，因此接触区侧壁Fl与第一接触开口 Vl的边缘el实质上亦相隔距离dl。资料线120a的第二侧壁E2与第一接触开口 Vl的边缘e2相隔一段距离d2。接触区侧壁F2与第一接触开口 Vl的边缘e2实质上也相隔距离d2。在此，距离dl可等于或不等于距离d2。
[0118]图3为根据图21的剖线C-C’所绘的剖面图。请参照图21与图3，本实施例的第一掺杂区SI更可以划分出邻接于第一接触区Rl的周边区Pl。周边区Pl被第一绝缘层110所覆盖，而第一接触区Rl被贯穿第一绝缘层110的第一接触开口 Vl所暴露。如图3所示，资料线120a也可以划分为接触部120aa以及邻接于接触部120aa的导线部120ab，其中接触部120aa即为与第一接触区Rl接触的部分。导线部120ab自接触部120aa向外延伸，且覆盖第一接触开口 Vl与第二绝缘层118。此外，导线部120ab更遮挡住第一掺杂区SI的周边区P1。上述描述是说明图21的剖线C-C’所呈现的结构中资料线120a与作为第一源极的第一掺杂区SI之间的关系，并非用以限定本发明。在其他对应于不同剖线的剖面结构中，资料线120a与第一掺杂区SI可以有其他的配置关系。
[0119]此外，图4示出图21中第一接触开口 Vl附近的第一掺杂区SI的轮廓。请参照图4，由于被第一接触开口 Vl所暴露的第一掺杂区SI会伴随着图21中的资料线120a —起被图案化，第一接触区Rl的宽度Kl小于周边区Pl的宽度K2。整体来看，第一接触开口 Vl附近的半导体图案108 (即图4中虚线圈起处)近似于I字型。
[0120]图5A为本发明第二实施例的像素结构的俯视示意图。图5B是根据图5A的剖线D-D’绘示的剖面图。请参照图5A及图5B，本实施例的像素结构100A与第一实施例的像素结构100类似，因此相同的元件以相同的标号表示。像素结构100A与像素结构100主要的差异在于:本实施例的第一接触开口 Vl相对于资料线120a、第一掺杂区SI的尺寸及位置与第一实施例不同。以下针对此差异处进行说明，二者相同之处便不再重述。
[0121 ] 在本实施例中，资料线120a具有相对的第一侧壁El与第二侧壁E2，如图5A所示。与第一实施例不同的，如图5B所示，资料线120a的第一侧壁E1、第二侧壁E2分别重叠于第一接触开口 Vl的边缘el、e2。换言之，如图5A所示，资料线120a刚好填满第一接触开口VI。
[0122]图6A为本发明第三实施例的像素结构的俯视示意图。图6B是分别根据图6A的剖线E-E’绘示的剖面图。请参照图6A及图6B，本实施例的像素结构100B与第一实施例的像素结构100类似，因此相同的元件以相同的标号表示。像素结构100B与像素结构100主要的差异在于:本实施例的第一接触开口 Vl相对于资料线120a、第一掺杂区SI的尺寸及位置与第一实施例不同。以下针对此差异处进行说明，二者相同之处便不再重述。
[0123]在本实施例中，资料线120a的第一侧壁El位于第一接触开口 Vl之内。与第一实施例不同的是，第二侧壁E2位于第一接触开口 Vl之外。换言之，资料线120a覆盖第一接触开口 Vl的边缘e2，而暴露出或是大致切齐于第一接触开口 Vl的边缘el。此外，资料线120a完全地覆盖第一接触开口 Vl所暴露出的第一掺杂区SI而定义出第一接触区Rl。此时，由图6B来看，第一接触区Rl的宽度小于第一接触开口 Vl的宽度，也小于资料线120a的宽度。
[0124]图7A为本发明第四实施例的像素结构的俯视示意图。图7B是分别根据图7A的剖线F-F’绘示的剖面图。请参照图7A及图7B，本实施例的像素结构100C与第三实施例的像素结构100B类似，因此相同的元件以相同的标号表示。像素结构100C与像素结构100B主要的差异在于:如图7B所示，本实施例的第一掺杂区SI具有至少一半导体开口 O。以下针对此差异处进行说明，二者相同之处便不再重述。
[0125]在本实施例中，第一掺杂区SI会伴随资料线120a—起被图案化，因此第一掺杂区SI具有至少一半导体开口 O。半导体开口 O位于第一接触开口 Vl内。如图7B所示，半导体开口 O的部分边缘重叠于第一接触区Rl所接触的资料线120a的第一侧壁El。半导体开口 O的另一部分边缘是与第一接触开口 Vl的部份边缘重叠的。也就是说，半导体开口 O位于资料线120a的第一侧壁El与第一接触开口 Vl的部份边缘之间。
[0126]图8A为本发明第五实施例的像素结构的俯视示意图。图SB是分别根据图8A的剖线G-G’绘示的剖面图。请参照图8A及图8B，本实施例的像素结构100D与第一实施例的像素结构100类似，因此相同的元件以相同的标号表示。像素结构100D与像素结构100主要的差异在于:本实施例的第二接触开口 V2相对于连接图案120b、第一掺杂区D2的尺寸及位置与第一实施例不同。以下针对此差异处进行说明，二者相同之处便不再重述。
[0127]在本实施例中，连接图案120b在第二接触开口 V2接触于第一掺杂区D2处定义为第二接触区R2，且第二接触开口 V2暴露出第二接触区R2。具体而言，在第二接触开口V2处，第二接触开口 V2的宽度W2设置为不小于连接图案120b的宽度Wc，甚至设置为大于第二接触区R2的宽度K3。上述宽度是在方向X上所量测的宽度。如图SB所示，连接图案120b的连接图案侧壁gl、g2与第二接触开口 V2的边缘Al、A2例如相隔一段距离L1、L2。连接图案120b的连接图案侧壁gl、g2彼此相对分别并且与第一掺杂区D2在第二接触区R2的接触区侧壁fl、f2重合。因此，接触区侧壁fl、f2分别与第二接触开口 V2的边缘A1、A2也相隔距离L1、L2。
[0128]图9A为本发明第六实施例的像素结构的俯视示意图。图9B是分别根据图9A的剖线H-H’绘示的剖面图。请参照图9A及图9B，本实施例的像素结构100E与第五实施例的像素结构100D类似，因此相同的元件以相同的标号表示。像素结构100E与像素结构100D主要的差异在于:本实施例的第二接触开口 V2相对于连接图案120b、第一掺杂区D2的尺寸及位置与第一实施例不同。以下针对此差异处进行说明，二者相同之处便不再重述。在本实施例中，如图9B所示，连接图案120b的连接图案侧壁gl、g2重叠于第二接触开口 V2的边缘A1、A2。换言之，如图9A所示，连接图案120b刚好填满第二接触开口 V2。
[0129]综上所述，在本发明一实施例的像素结构中，接触开口的宽度可设计地较半导体图案欲与第二导体层接触的接触区大。如此一来，在第二导体层的形成过程中，第二导体层可容易地与接触区接触，而不需要求很高的对准精度。因此，第二导体层，例如资料线，的线宽可设计的较小，进而提升像素结构的开口率。
[0130]当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
【权利要求】
1.一种像素结构，其特征在于，包括: 一半导体图案，配置于一基板上，且该半导体图案包括一第一接触区、一第二接触区以及位于该第一接触区与该第二接触区之间的一通道区； 一第一绝缘层，覆盖该半导体图案，并且具有一第一下部接触开口 ； 一第一导体层，配置于该基板上，并且该第一导体层包括重叠于该通道区的一闸极以及连接于该闸极的一扫描线； 一第二绝缘层，覆盖该第一导体层并具有一第一上部接触开口，其中该第一上部接触开口与该第一下部接触开口构成一第一接触开口而该第一接触开口暴露该半导体图案以定义出该第一接触区； 一第二导体层，配置于该第二绝缘层上，且该第二导体层包括相交于该扫描线的一资料线，该资料线接触于该第一接触开口所暴露出来的该第一接触区，且该资料线的一第一侧壁位于该第一接触开口的面积之内； 一第三绝缘层，覆盖该第二导体层；以及 一像素电极，配置于该第三绝缘层上并且电性连接该第二接触区。
2.如权利要求1所述的像素结构，其特征在于，该第一接触开口的宽度不小于该资料线的宽度。
3.如权利要求1所述的像素结构，其特征在于，该第一接触开口的宽度大于该第一接触区的宽度。
4.如权利要求1所述的像素结构，其特征在于，该资料线的该第一侧壁重叠于该第一接触开口的边缘。
5.如权利要求1所述的像素结构，其特征在于，该资料线的该第一侧壁与该第一接触开口的边缘相隔一距离。
6.如权利要求5所述的像素结构，其特征在于，该半导体图案的该第一接触区具有一接触区侧壁，且该接触区侧壁重叠于该资料线的该第一侧壁，以使该接触区侧壁与该第一接触开口的边缘相隔该距离。
7.如权利要求1所述的像素结构，其特征在于，该资料线的一第二侧壁位于该第一接触开口的面积之内，且该第一侧壁与该第二侧壁彼此相对。
8.如权利要求7所述的像素结构，其特征在于，该资料线的该第二侧壁重叠于该第一接触开口的边缘。
9.如权利要求7所述的像素结构，其特征在于，该资料线的该第二侧壁与该第一接触开口的边缘相隔一距离。
10.如权利要求1所述的像素结构，其特征在于，该半导体图案的该第一接触区的接触区侧壁与该资料线的该第一侧壁及一第二侧壁重叠，其中该资料线的该第二侧壁相对于该资料线的该第一侧壁。
11.如权利要求1所述的像素结构，其特征在于，该第一绝缘层具有一第二下部接触开口，该第二绝缘层具有一第二上部接触开口，该第二上部接触开口与该第二下部接触开口构成一第二接触开口而暴露出该第二接触区，且该第二导体层更包括一连接图案，该连接图案接触于该第二接触开口所暴露出来的该第二接触区，并且该连接图案电性连接该像素电极。
12.如权利要求11所述的像素结构，其特征在于，该第二接触开口的宽度不小于该连接图案的宽度。
13.如权利要求11所述的像素结构，其特征在于，该连接图案的一连接图案侧壁重叠于该第二接触开口的边缘。
14.如权利要求11所述的像素结构，其特征在于，该连接图案的一连接图案侧壁与该第二接触开口的边缘相隔一距离。
15.如权利要求1所述的像素结构，其特征在于，该第一导体层更包括一电容电极，重叠于该像素电极以构成一储存电容。
16.如权利要求1所述的像素结构，其特征在于，该资料线具有一固定的线宽。
17.如权利要求1所述的像素结构，其特征在于，该半导体图案更包括邻接于该第一接触区的一周边区，该周边区被该第一绝缘层所覆盖，该第一接触区被该第一接触开口所暴露，且该第一接触区的宽度小于该周边区的宽度。
18.如权利要求1所述的像素结构，其特征在于，该资料线包括与该第一接触区接触的一接触部以及邻接于该接触部的一导线部，而该导线部位在该第一绝缘层与该第二绝缘层上。
19.如权利要求1所述的像素结构，其特征在于，该半导体图案具有至少一半导体开口，该半导体开口位于该第一接触开口内，且该半导体开口的部分边缘重叠于该第一侧壁。
【文档编号】H01L27/12GK103489872SQ201310335072
【公开日】2014年1月1日 申请日期:2013年8月2日 优先权日:2013年6月20日
【发明者】谢秀春, 陈亦伟, 陈明炎, 苏志中 申请人:友达光电股份有限公司