鳍式场效应晶体管器件的制造方法
【专利摘要】本发明提供了鳍式场效应晶体管器件的制造方法。制造FinFET器件首先接收FinFET前体。FinFET前体包括衬底、鳍和包裹鳍的部分的伪栅叠层。去除伪栅叠层以形成栅极沟槽。在栅极沟槽中沉积高k栅极介电层。在高k栅极介电层上方沉积栅极金属层。在栅极金属层上方沉积导电且低密度的亚稳相材料。实施热处理以将导电且低密度的亚稳相材料转变为导电且高密度的稳相材料并伴随着大幅体积收缩。
【专利说明】鳍式场效应晶体管器件的制造方法
【技术领域】
[0001]本发明一般地涉及半导体【技术领域】，更具体地，涉及半导体器件的制造方法。
【背景技术】
[0002]半导体集成电路(IC)工业经历了快速的发展。在IC的发展期间，随着几何尺寸(即，利用制造工艺可以制造的最小部件(或线))的减小，功能密度(即，单位芯片面积上的互连器件的数量)通常会增大。这种尺寸减小工艺通常通过提高生产效率及降低相关成本来提供优势。
[0003]这种尺寸的减小也增大了加工及制造IC的复杂性，并且对于这些优势的实现，需要在IC加工和制造的类似发展。例如，引入诸如鳍式场效应晶体管(FinFET)的三维晶体管来替代平面晶体管。尽管现有的FinFET器件和制造FinFET器件的方法通常已经满足了预期的目的，但是并非在各个方面都能满足要求。例如，期望具有FinFET器件的应变沟道。三维应变沟道在FinFET工艺发展过程中提出了挑战，期望该领域的改进。
【发明内容】
[0004]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种用于制造鳍式场效应晶体管(FinFET)器件的方法，所述方法包括:接收FinFET前体，所述FinFET前体包括:衬底；鳍，位于所述衬底上；和伪栅叠层，位于所述衬底上，包括包裹所述鳍的部分，其中，所述鳍的所述部分作为栅极沟道区；去除所述伪栅叠层以形成栅极沟槽；在所述栅极沟槽中沉积高k栅极介电层；在所述高k栅极介电层上方沉积栅极金属层；在所述栅极金属层上方沉积导电且低密度的亚稳相材料；以及实施热处理以将所述导电且低密度的亚稳相材料转变为导电且高密度的稳相材料。
[0005]在该方法中，所述导电且低密度的亚稳相材料包括C49_TiSi。
[0006]在该方法中，通过在温度为700°C且退火时间为约Ims (毫秒)至约5ms的范围内的条件下实施快速热退火(RTA)将所述C49-TiSi转变为C54-TiSi2并伴随着约6%的体积收缩。
[0007]在该方法中，所述导电且低密度的亚稳相材料包括β相钨。
[0008]在该方法中，通过在温度为约400°C且退火时间为一小时以上的条件下实施退火将所述β相钨转变为α相钨并伴随着约2%的体积收缩。
[0009]在该方法中，通过物理汽相沉积(PVD)来沉积所述导电且低密度的亚稳相材料。
[0010]在该方法中，通过化学汽相沉积(CVD)来沉积所述导电且低密度的亚稳相材料。
[0011]该方法进一步包括:在所述栅极金属层上方沉积导电且低密度的亚稳相材料之后，实施化学机械抛光(CMP)工艺以去除多余的所述导电且低密度的亚稳相材料及多余的所述栅极金属层。
[0012]根据本发明的另一方面，提供了一种用于制造鳍式场效应晶体管(FinFET)器件的方法，所述方法包括:接收FinFET前体，所述FinFET前体包括:衬底；和鳍，位于所述衬底上，所述鳍包括栅极区及通过所述栅极区间隔开的源极/漏极区；在所述衬底上方沉积高k(HK)栅极介电层，包括包裹所述栅极区中的所述鳍；在所述HK栅极介电层上方沉积栅极金属层；在所述栅极金属层上方沉积导电且低密度的亚稳相材料；去除所述导电且低密度的亚稳相材料和所述栅极金属层的位于所述栅极区外侧的多余部分以形成金属栅叠层；以及将所述导电且低密度的亚稳相材料转变为导电且高密度的稳相材料。
[0013]在该方法中，所述导电且低密度的亚稳相材料包括C49_TiSi。
[0014]在该方法中，通过在温度为约700°C且退火时间为约Ims (毫秒)至约5ms的条件下实施快速热退火(RTA)将所述C49-TiSi转变为C54-TiSi2，并伴随着约6%的体积收缩。
[0015]在该方法中，所述导电且低密度的亚稳相材料包括β相钨。
[0016]在该方法中，通过在温度为约400°C且退火时间为约一小时以上的条件下实施退火将所述β相钨转变为α相钨，并伴随着约2%的体积收缩。
[0017]在该方法中，通过热工艺将所述导电且低密度的亚稳相材料转变为导电且高密度的稳相材料并伴随着大幅体积收缩。
[0018]根据本发明的又一方面，提供了一种用于制造鳍式场效应晶体管(FinFET)器件的方法，所述方法包括:接收FinFET前体,所述FinFET前体包括:衬底；鳍,位于所述衬底上；隔离区，位于相邻的所述鳍之间；伪栅叠层，位于所述衬底上方，包括包裹所述鳍的部分的至少一个伪栅叠层；以及源极/漏极部件，设置在所述衬底上方，通过所述伪栅叠层间隔开；去除所述伪栅叠层以露出所述栅极区；在所述栅极区中沉积高k (HK)栅极介电层；在所述HK栅极介电层上方沉积栅极金属层；在所述栅极金属层上方沉积导电且低密度的亚稳相材料；实施化学机械抛光(CMP)工艺以去除多余的所述导电且低密度的亚稳相材料和多余的所述栅极金属层；以及实施热处理以将所述导电且低密度的亚稳相材料转变为导电且高密度的稳相材料。
[0019]在该方法中，所述导电且低密度的亚稳相材料包括C49_TiSi。
[0020]在该方法中，通过在温度为约700°C且退火时间为约Ims (毫秒)至约5ms的范围内的条件下实施快速热退火(RTA)将所述C49-TiSi转变为C54-TiSi2并伴随着约6%的体积收缩。
[0021]在该方法中，所述导电且低密度的亚稳相材料包括β相钨。
[0022]在该方法中，通过在温度为约400°C且退火时间为约一小时以上的条件下实施退火将所述β相钨转变为α相钨，并伴随着2%的体积收缩。
[0023]在该方法中，所述热处理选自由快速热退火(RTA)、激光退火和热退火所组成的组。
【专利附图】
【附图说明】
[0024]当结合参考附图进行描述时，通过以下详细描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各个部件未按比例进行绘制且仅用于示例性的目的。事实上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0025]图1是根据本发明的各个方面的用于制造FinFET器件的示例性方法的流程图。
[0026]图2是根据本发明的各个方面的FinFET前体的侧视立体图。
[0027]图3Α是沿图2中的线A-A所截取的FinFET前体的截面图。
[0028]图3B是沿图2中的线B-B所截取的FinFET前体的截面图。
[0029]图4A、图5A、图6A、图7A和图8A是沿图2中的线A-A所截取的FinFET器件的截面图。
[0030]图4B、图5B、图6B、图7B和图8B是沿图2中的线B-B所截取的FinFET器件的截面图。
【具体实施方式】
[0031]以下公开的内容提供了许多用于实施本发明的不同特征的不同的实施例或实例。以下描述的部件和配置的具体实例用于简化本发明。当然，这仅仅是实例，并不用于进行限定。例如，在以下描述中，第一部件形成在第二部件上方或者之上可以包括以直接接触的方式形成第一部件和第二部件的实施例，也可以包括在第一部件和第二部件之间形成附加部件，使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不表示所描述的多个实施例和/或配置之间的关系。
[0032]器件的实例可以从本申请的一个或多个实施例中受益，该器件的实例包括FinFET器件及其他三维器件。FinFET器件可以是诸如互补金属氧化物半导体(CMOS)器件，其包括P型金属氧化物半导体(PMOS) FinFET (鳍式场效应晶体管)器件或N型金属氧化物半导体(NMOS)FinFET器件。以下公开的内容将继续FinFET实例以示出本申请的各个实施例。然而，应该理解，除非特别说明，否则本申请不应限于特定类型的器件。
[0033]图1是根据本发明的各个方面的用于制造FinFET器件的方法100的流程图。将进一步参考图2至图8B讨论方法100。图2是的根据图1的方法制造的用于FinFET的前体(标记为参考符号200)的侧视立体图。图3A是沿图2的线A-A所截取的FinFET前体200的截面图。图3B是沿图2的线B-B所截取的FinFET前体200的截面图。图4A、图5A、图6A、图7A和图8A是沿图2的线A-A所截取的示例性FinFET500的截面图。图4B、图5B、图6B、图7B和图8B是沿图2的线B-B所截取的示例性FinFET500的截面图。线B-B垂直于线A-A的方向。应该理解，可以在方法之前、期间、以及之后提供附加步骤，并且对于方法的其他实施例，可以替换或删除所描述的一些步骤。
[0034]参见图1、图2、图3A和图3B，方法100开始于步骤102，其中，接收FinFET前体200。FinFET前体200包括衬底210。衬底210可以是块状硅衬底。可选地，衬底210可以包括诸如在晶体结构中的硅或锗的元素半导体；诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；或它们的组合。可选地，衬底210也可以包括绝缘体上硅(SOI)衬底。使用注氧隔离(SMOX)、晶圆接合和/或其他合适的方法来制造SOI衬底。
[0035]一些示例性的衬底210也包括绝缘层。绝缘层包括氧化硅、蓝宝石和/或它们的组合的任何合适的材料。示例性绝缘层可以是氧化埋置层(BOX)。通过诸如注入(例如SM0X)、氧化、沉积和/或任何合适的工艺来形成绝缘层。在一些示例性FinFET前体200中，绝缘层是绝缘体上硅衬底的部件(例如层)。
[0036]FinFET前体200也可以包括衬底210上的各种掺杂区。掺杂区可以掺杂诸如硼或BF2的P型掺杂物；诸如磷或砷的η型掺杂物；或它们的组合。可以以P阱结构、N阱结构、双阱结构或使用凸起结构在衬底210上直接形成掺杂区。衬底210可以进一步包括各种有源区，诸如被配置为用于N型金属氧化物半导体晶体管器件的区域和被配置为用于P型金属氧化物半导体晶体管器件的区域。
[0037]FinFET前体200也可以包括在衬底210上所形成的隔离区220以隔离衬底210的有源区。可以使用诸如浅沟槽隔离件(STI)的传统的隔离技术形成隔离区220，以限定并电隔离各个区域。隔离区220包括氧化硅、氮化硅、氮氧化硅、空气间隙、其他合适的材料或它们的组合。通过任何合适的工艺形成隔离区220。例如，STI的形成包括光刻工艺、蚀刻工艺以在衬底210中蚀刻沟槽(例如，通过使用干蚀刻和/或湿蚀刻)以及沉积工艺以使用一种或多种介电材料填充沟槽(例如，通过使用化学汽相沉积工艺)。在一些实例中，填充的沟槽可以具有诸如使用氮化硅或氧化硅填充的热氧化物内衬层的多层结构。在本实施例中，衬底210保持在沟槽之间形成鳍225，并且通过隔离区220将鳍225间隔开。
[0038]FinFET前体220也可以包括在衬底210上方(包括鳍225的部分的上方)所形成的一个或多个伪栅叠层240，其被称为栅极沟道区230。在源极/漏极形成过程中实施诸如热工艺的高温热工艺后，通过高k (HK)介电层和金属栅极(MG)来替换伪栅叠层240。伪栅叠层240可以包括伪介电层242、多晶硅层244。通过任何合适的一个或多个工艺形成伪栅叠层240。例如，可以通过包括沉积、光刻图案化和蚀刻工艺的工序形成伪栅叠层240。沉积工艺包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、其他合适的方法和/或它们的组合。光刻图案化工艺包括光刻胶涂覆(例如，旋涂)、软烘、掩模对准、曝光、曝光后烘烤、显影光刻胶、清洗、干燥(例如硬烘)、其他合适的工艺和/或它们的组合。蚀刻工艺包括干蚀刻、湿蚀刻和/或其他蚀刻方法(例如，反应离子蚀刻)。介电层242包括氧化硅、氮化硅或任何其他合适的材料。
[0039]FinFET前体200也可以包括沿伪栅叠层240所形成的侧壁间隔件250。侧壁间隔件250可以包括诸如氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合的介电材料。侧壁间隔件250的典型形成方法包括在栅叠层上方沉积介电材料，然后对介电材料进行各向异性回蚀。回蚀工艺可以包括多步蚀刻以获得蚀刻选择性、灵活性及期望的过蚀刻控制。
[0040]FinFET前体200也可以包括形成在衬底210上的源极/漏极部件260。可以通过使鳍225的除栅极沟道区230之外的部分凹进以形成源极/漏极凹槽并且在源极/漏极凹槽中的凹进的鳍225上外延生长半导体材料层来形成源极/漏极部件260。半导体材料层包括:诸如锗(Ge)或娃(Si)的元素半导体材料；或诸如砷化镓(GaAs)、砷化镓招(AlGaAs)的化合物半导体材料；或诸如硅锗(SiGe)、磷砷化镓(GaAsP)的半导体合金。外延工艺包括CVD沉积技术(例如汽相外延(VPE)和/或超高真空CVD (UHV-CVD))、分子束外延和/或其他合适的工艺。可以通过一个或多个外延(epi)工艺来形成源极/漏极部件260。在epi工艺过程中可以原位掺杂源极/漏极部件260。例如，外延生长的SiGe源极/漏极部件260可以掺杂硼；且外延生长的Si epi源极/漏极部件260可以掺杂碳以形成S1: C源极/漏极部件、掺杂磷以形成S1:P源极/漏极部件或同时掺杂碳和磷以形成SiCP源极/漏极部件。在实施例中，非原位掺杂源极/漏极部件260，实施注入工艺(S卩，结注入工艺)以掺杂源极/漏极部件260。可以实施一个或多个退火工艺以激活源极/漏极外延部件。退火工艺包括快速热退火(RTA)和/或激光退火工艺。
[0041]FinFET前体200还可以包括在衬底210上，包括在伪栅叠层240之间所形成的层间介电(ILD)层270。ILD层270包括氧化硅、氮氧化物或其他合适的材料。ILD层270包括单层或多层。通过诸如CVD、ALD和旋涂(SOG)的合适的技术形成ILD层270。可以实施化学机械抛光(CMP)工艺以去除多余的ILD层270并使ILD层270的顶面与伪栅叠层240的顶面齐平。
[0042]参见图1、图4A和图4B，一旦接收FinFET前体200，方法100进行到步骤104，其中，去除伪栅叠层240以露出鳍225的栅极沟道区230，从而在FinFET器件500上形成栅极沟槽305。可以通过光刻图案化及蚀刻工艺去除伪栅叠层240。可选地，可以通过选择性湿蚀刻或选择性干蚀刻来去除伪栅叠层240。湿蚀刻溶液包括四甲基氢氧化铵(TMAH)、HF/HN03/CH3C00H溶液、ΝΗ40Η、Κ0Η (氢氧化钾)、HF (氢氟酸)或其他合适的溶液。
[0043]参见图1、图5A和图5B，方法100进行到步骤106，其中，在衬底210上的沟道区230上方沉积栅极介电层310。栅极介电层310可以包括通过诸如原子层沉积(ALD)、化学汽相沉积CVD和臭氧氧化的任何合适的方法所沉积的界面层(IL)。IL包括氧化物、HfS1和氮氧化物。栅极介电层310也可以包括通过诸如ALD、CVD、金属有机CVD (M0CVD)、物理汽相沉积(PVD)、热氧化、它们的组合或其他合适的技术沉积在IL上的高k (HK)介电层。HK 介电层可以包括 LaO、A10、ZrO, T1, Ta2O5' Y2O3> SrT13 (STO)、BaT13 (BTO)、BaZrO,HfZrO, HfLaO, HfS1, LaS1, AlS1, HfTaO, HfT1, (Ba, Sr) T13 (BST)、A1203、Si3N4、氮氧化物(S1N)或其他合适的材料。
[0044]继续参见图1、图5A和图5B，方法100进行到步骤108，其中，在栅极介电层310上方沉积栅极金属层320。栅极金属层320可以包括可以单独地或共同地形成的η栅极金属层(在NMOS中)和P栅极金属层(在PMOS中)。栅极金属层320可以包括功函(WF)层、势垒层、填充金属层、内衬层、湿润层和粘附层。此外，N栅极金属层320可以包括诸如T1、Ag、Al、TiAlN, TaC, TaCN, TaSiN, Mn、Zr和它们的组合的具有足够低的EWF值的单金属层或多金属层结构。P栅极金属层320可以包括诸如TiN、TaN, Ru、Mo、Al、WN和它们的组合的具有足够高的有效功函(EWF)值的单金属层或多金属层结构。例如，可以沉积Ti层作为用于随后Al填充的湿润层。可以通过PVD或其他合适的工艺来形成Ti层。作为另一个实例，填充金属可以包括AL。可选地，填充金属层可以包括铜(Cu)和/或钨(W)。可以通过ALD、PVD、CVD或其他合适的工艺来沉积栅极金属层320。实施化学机械抛光(CMP)以去除多余的介电层270，并使隔离区220的顶面与第一鳍225的顶面齐平。在一个实施例中，CMP工艺也去除第一硬掩模212。
[0045]参见图1、图6A和图6B，方法100进行到步骤110，其中，在栅极金属层320上方沉积导电且低密度的亚稳相材料330。在一个实施例中，导电且低密度的亚稳相材料330包括C49-TiSi (底心正交晶体结构)。在另一实施例中，导电且低密度的亚稳相材料330包括β -相钨(A15-lilke晶体结构)。可以通过PVD、CVD或其他合适的工艺来沉积导电且低密度的亚稳相材料330。
[0046]参见图1、图7A和图7B，方法100进行到步骤112，其中，实施CMP工艺以去除多余的导电且低密度的亚稳相材料330、栅极金属层320以及栅极介电层310，并使导电且低密度的亚稳相材料330的顶面、栅极金属层320的顶面和栅极介电层310的顶面均与ILD层270的顶面齐平。
[0047]参见图1、图8A和图8B，方法100进行到步骤114，实施热处理(按箭头所示方向)以将导电且低密度的亚稳相材料330转变为导电且高密度的稳相材料340并伴随着体积收缩。热处理可以包括快速热退火(RTA)、激光退火、熔炉退火和/或闪光灯退火(flash lampanneal)ο例如,通过温度为700°C且退火时间为Ims (毫秒)至5ms的条件下实施RTA,亚稳相C49-TiSi330可以转变为稳相C54-TiSi2 (面心正交晶体结构)340并伴随着6%的体积收缩。作为另一个实例，通过在温度为400°C且退火时间为一小时以上的条件下实施退火，β相钨330可以转变为稳态的α相钨340并伴随着2%的体积收缩。可以作为专有工艺步骤或结合现有的下行气流(down stream)热工艺来实施热处理。
[0048]在亚稳相至稳相的转变过程中，体积收缩可以引起朝向下面的栅极沟道区230的有效应力/应变，诸如沿C-C方向(称为被鳍的高度方向)的压应力以及沿D-D方向(被称为鳍的宽度方向)的张应力。通过沿鳍的宽度方向的张应力来提高电子和空穴的迁移率。通过沿鳍的高度方向的压应力来提高电子迁移率而对空穴迁移率仅产生轻微影响。
[0049]可以在方法100之前、期间和之后提供附加步骤，且对于方法100的附加实施例，可以替换、删除或前后移动所描述的一些步骤。
[0050]FinFET器件500可以包括通过后续工艺所形成的附加部件。例如，可以在衬底上方形成各种接触件/通孔/导线及多层互连部件(例如，金属层和层间电介质)，其被配置为连接器件500的各种部件或结构。例如，多层互连件包括诸如传统的通孔或接触件的垂直互连件，以及诸如金属线的水平互连件。各种互连部件可以实现包括铜、钨和/或硅化物的各种导电材料。
[0051]基于以上内容，本发明提供了用于FinFET CMOS金属栅极应力工程(gate stressengineering)的方法。方法采用将低密度亚稳相材料转变为高密度稳相材料以获得体积收缩，并产生栅极沟道的应变、压缩和拉伸。方法示出了得到适当的三维栅极沟道的应变以增加载流子迁移率并提高器件性能。
[0052]本发明提供了制造FinFET器件的多个不同的实施例，并根据现有方法提供了一种或多种改进。在实施例中，用于制造FinFET器件的方法包括接收FinFET前体。FinFET前体包括衬底、位于衬底上的鳍和位于衬底上包括包裹鳍的部分的伪栅叠层，其中鳍的部分用作栅极沟道区。方法也包括:去除伪栅叠层以形成栅极沟槽，在栅极沟槽中沉积高k栅极介电层，在高k介电层上方沉积栅极金属层，在栅极金属层上方沉积导电且低密度的亚稳相材料，并且实施热处理，以随着大幅体积收缩将导电且低密度的亚稳相材料转变为导电且高密度的稳相材料并伴。
[0053]在另一个实施例中，用于制造FinFET器件的方法包括接收FinFET前体。FinFET前体包括衬底，位于衬底上的鳍。鳍包括栅极区和通过栅极区间隔开的源极/漏极区。方法也包括在衬底上方沉积高k (HK)栅极介电层，包括包裹栅极区中的鳍，在HK栅极介电层上方沉积栅极金属层，在栅极金属层上方沉积导电且低密度的亚稳相材料，去除栅极区外侧的多余的导电且低密度的亚稳相材料以及栅极金属层以形成金属栅叠层，以及随着大幅体积缩小将导电且低密度的亚稳相材料转变为导电且高密度的稳相材料。
[0054]在又一个实施例中，用于制造FinFET器件的方法包括接收FinFET前体。FinFET前体包括衬底；位于衬底上的鳍；位于相邻鳍之间的隔离区以及位于衬底上方的伪栅叠层，伪栅叠层包括包裹鳍(栅极区)的部分的至少一个伪栅叠层；以及在衬底上方沉积的通过伪栅叠层间隔开的源极/漏极部件。方法也包括去除伪栅叠层以露出栅极区，在栅极区中沉积高k (HK)栅极介电层，在HK栅极介电层上方沉积栅极金属层，在栅极金属层上方沉积导电且低密度的亚稳相材料，实施去除工艺的化学机械抛光(CMP)工艺以去除多余的导电且低密度的亚稳相材料以及栅极金属层，以及实施热处理以随着大幅体积缩小将导电且低密度的亚稳相材料转变为导电且高密度的稳相材料。
[0055] 本文中论述了多个实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或修改其他用于执行与本文所介绍实施例相同的目的和/或实现相同优势的工艺和结构。本领域普通技术人员还应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
【权利要求】
1.一种用于制造鳍式场效应晶体管(FinFET)器件的方法，所述方法包括: 接收FinFET前体，所述FinFET前体包括: 衬底； 鳍,位于所述衬底上；和 伪栅叠层，位于所述衬底上，包括包裹所述鳍的部分，其中，所述鳍的所述部分作为栅极沟道区； 去除所述伪栅叠层以形成栅极沟槽； 在所述栅极沟槽中沉积高k栅极介电层； 在所述高k栅极介电层上方沉积栅极金属层； 在所述栅极金属层上方沉积导电且低密度的亚稳相材料；以及 实施热处理以将所述导电且低密度的亚稳相材料转变为导电且高密度的稳相材料。
2.根据权利要求1所述的方法，其中，所述导电且低密度的亚稳相材料包括C49-TiSi。
3.根据权利要求2所述的方法，其中，通过在温度为700°C且退火时间为约Ims(毫秒)至约5ms的范围内的条件下实施快速热退火(RTA)将所述C49-TiSi转变为C54_TiSi2并伴随着约6%的体积收缩。
4.根据权利要求1所述的方法，其中，所述导电且低密度的亚稳相材料包括β相钨。
5.根据权利要求4所述的方法，其中，通过在温度为约400°C且退火时间为一小时以上的条件下实施退火将所述β相钨转变为α相钨并伴随着约2%的体积收缩。
6.根据权利要求1所述的方法，其中，通过物理汽相沉积(PVD)来沉积所述导电且低密度的亚稳相材料。
7.根据权利要求1所述的方法，其中，通过化学汽相沉积(CVD)来沉积所述导电且低密度的亚稳相材料。
8.根据权利要求1所述的方法，进一步包括: 在所述栅极金属层上方沉积导电且低密度的亚稳相材料之后，实施化学机械抛光(CMP)工艺以去除多余的所述导电且低密度的亚稳相材料及多余的所述栅极金属层。
9.一种用于制造鳍式场效应晶体管(FinFET)器件的方法，所述方法包括: 接收FinFET前体，所述FinFET前体包括: 衬底；和 鳍，位于所述衬底上，所述鳍包括栅极区及通过所述栅极区间隔开的源极/漏极区； 在所述衬底上方沉积高k (HK)栅极介电层，包括包裹所述栅极区中的所述鳍； 在所述HK栅极介电层上方沉积栅极金属层； 在所述栅极金属层上方沉积导电且低密度的亚稳相材料； 去除所述导电且低密度的亚稳相材料和所述栅极金属层的位于所述栅极区外侧的多余部分以形成金属栅叠层；以及 将所述导电且低密度的亚稳相材料转变为导电且高密度的稳相材料。
10.一种用于制造鳍式场效应晶体管(FinFET)器件的方法，所述方法包括: 接收FinFET前体，所述FinFET前体包括: 衬底； 鳍,位于所述衬底上； 隔离区，位于相邻的所述鳍之间； 伪栅叠层，位于所述衬底上方，包括包裹所述鳍的部分的至少一个伪栅叠层；以及 源极/漏极部件，设置在所述衬底上方，通过所述伪栅叠层间隔开； 去除所述伪栅叠层以露出所述栅极区； 在所述栅极区中沉积高k (HK)栅极介电层； 在所述HK栅极介电层上方沉积栅极金属层； 在所述栅极金属层上方沉积导电且低密度的亚稳相材料； 实施化学机械抛光(CMP)工艺以去除多余的所述导电且低密度的亚稳相材料和多余的所述栅极金属层；以及 实施热处理以将所述导电且低密度的亚稳相材料转变为导电且高密度的稳相材料。
【文档编号】H01L21/336GK104183496SQ201310347124
【公开日】2014年12月3日 申请日期:2013年8月9日 优先权日:2013年5月24日
【发明者】许俊豪 申请人:台湾积体电路制造股份有限公司