相变存储器的形成方法
【专利摘要】一种相变存储器的形成方法，包括：提供衬底，所述衬底表面具有第一介质层，所述第一介质层内具有第一电极层，所述第一电极层的表面与第一介质层的表面齐平；在所述第一介质层和第一电极层表面形成第二介质层，所述第二介质层内具有暴露出部分第一电极层表面的开口；采用选择性无电沉积工艺在所述开口底部的第一电极层表面形成导电层，所述导电层的表面低于第二介质层表面；在所述导电层表面形成填充满所述开口的第二电极层；在所述第二电极层表面形成相变层。所形成的相变存储器性能得到改善。
【专利说明】相变存储器的形成方法
【技术领域】
[0001]本发明涉及半导体制造【技术领域】，尤其涉及一种相变存储器的形成方法。
【背景技术】
[0002]相变存储器(PhaseChange Random Access Memory, PCRAM)是一种新兴的非易失性存储器件，主要通过其中的固态相变材料在晶态和非晶态之间的可逆相变以实现存储的功能，在读写速度、读写次数、数据保持时间、单元面积、多值实现等诸多方面具有较大优势。
[0003]图1至图4是现有技术形成相变存储器的过程的剖面结构示意图。
[0004]请参考图1，提供衬底100,所述衬底100表面具有第一介质层101,所述第一介质层101内具有第一电极层102，所述第一电极层102的表面与第一介质层101的表面齐平；所述衬底100内具有晶体管(未示出)，所述第一电极层102与所述晶体管电连接，所述晶体管用于驱动后续形成的相变层。
[0005]请参考图2,在所述第一介质层101和第一电极层102表面形成第二介质层103,所述第二介质层103内具有暴露出第一电极层102的开口 104。
[0006]请参考图3，在所述开口 104 (如图2所示)内形成第二电极层105，所述第二电极层105用于对后续形成的相变层加热，使所述相变层在非晶态转和晶态之间进行转换。
[0007]请参考图4，在所述第二介质层103和第二电极层105表面形成相变层106 ;在所述相变层106表面形成第三电极层107。
[0008]当所述相变存储器执行“擦除”(RESET)操作时，与第二电极层105相接触的部分相变层106转变为非晶态，所述非晶态的相变层106具有较高电阻，即所述相变存储器被赋值为“O”;当所述相变存储器执行“写入”(SET)操作时，与第二电极层105相接触的部分相变层106转变为晶态，所述晶态的相变层具有较低电阻，即所述相变存储器被赋值为“I”。
[0009]然而，随着工艺节点的持续缩小，现有技术所形成的相变存储器的性能变差。
【发明内容】
[0010]本发明解决的问题是提供一种相变存储器的形成方法，改善所形成的第二电极层的质量，使所形成的相变存储器的性能改善。
[0011]为解决上述问题，本发明提供一种相变存储器的形成方法，包括:提供衬底，所述衬底表面具有第一介质层，所述第一介质层内具有第一电极层，所述第一电极层的表面与第一介质层的表面齐平；在所述第一介质层和第一电极层表面形成第二介质层，所述第二介质层内具有暴露出部分第一电极层表面的开口 ；采用选择性无电沉积工艺在所述开口底部的第一电极层表面形成导电层，所述导电层的表面低于第二介质层表面；在所述导电层表面形成填充满所述开口的第二电极层；在所述第二电极层表面形成相变层。
[0012]可选的，所述导电层的材料为CoWP或CoMoP。
[0013]可选的，所述选择性无电沉积包括:沉积液包括氧化剂、还原剂和碱性溶液，所述碱性溶液的PH值为8.9?9，温度为20摄氏度?90摄氏度，
[0014]可选的，所述导电层的材料为CoWP时，所述氧化剂包括H3P (W3Oltl)JP CoSO4.6Η20，所述还原剂包括NaH2PO2，所述NaH2PO2的浓度为0.23摩尔/升?0.25摩尔/升。
[0015]可选的，所述碱性溶液为KOH溶液。
[0016]可选的，在形成导电层之前，所述开口的深宽比大于4。
[0017]可选的，在形成导电层之后，形成第二电极层之前，所述开口的深宽比为2?3.5。
[0018]可选的，所述导电层的厚度为100埃?500埃。
[0019]可选的，所述开口的形成工艺为:采用沉积工艺在第一电极层和第一介质层表面形成第二介质层；在所述第二介质层表面形成掩膜层，所述掩膜层暴露出与第一电极层位置对应的第二介质层表面；以所述掩膜层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第二介质层，直至暴露出第一电极层为止，在所述第二介质层内形成开口 ；在形成开口之后，去除所述掩膜层。
[0020]可选的，所述掩膜层的材料为无定形碳，去除所述掩膜层的工艺为灰化工艺。
[0021]可选的，所述第二电极层的形成工艺为:在所述第二介质层表面、开口的侧壁表面和导电层表面形成阻挡薄膜；在所述阻挡薄膜表面形成填充满开口的导电薄膜；采用抛光工艺去除高于第二介质层表面的导电薄膜和阻挡薄膜，形成导电层和阻挡层，所述导电层和阻挡层构成第二电极层。
[0022]可选的，所述阻挡层的材料为钛、氮化钛、钽、氮化钽中的一种或多种组合，所述阻挡层的形成工艺为化学气相沉积工艺；所述导电层的材料为钨、铜、铝或多晶硅，所述导电层的形成工艺为沉积工艺或电镀工艺。
[0023]可选的，所述相变层的材料为GexSbyTez,其中，0〈x〈l, 0〈y〈l, 0〈ζ〈1,且x+y+z=l。
[0024]可选的，在相变层表面形成第三电极层，所述第三电极层的材料为钨、铜、铝或多晶娃。
[0025]可选的，所述第一电极层的材料为钨、铜、铝或多晶硅。
[0026]与现有技术相比，本发明的技术方案具有以下优点:
[0027]由于在形成第二电极层之前，在所述开口底部的第一电极层表面形成导电层，能够使所述开口道深宽比降低，从而有利于使所形成的第二电极层内部致密均匀，所形成的第二电极层电性能稳定。而且，所述导电层的形成工艺为选择性无电沉积工艺，所述选择性无电沉积工艺尽在导电材料表面形成导电层，而不会在绝缘材料表面形成导电层，因此所述导电层仅形成于开口底部的第一电极层表面、并且从开口底部逐渐向开口顶部生长，所述导电层的形成工艺简单，且所述导电层仅形成于开口底部，所述导电层的材料不会在靠近开口顶部的侧壁表面堆积，从而能够有效地减小开口的深宽比，使形成于开口内的第二电极层致密均匀，从而使所形成的相变存储器性能稳定。此外，所述导电层的厚度有限，所述导电层表面依旧形成第二电极层，使第一电极层到相变层之间的电阻率等电性能不会发生过大变化。因此，所形成的相变存储器的性能得到改善。
[0028]进一步，在形成导电层之后，所述开口的深宽比由大于4降低至2?3.5之间，所述开口的深宽比减小至不会影响第二电极层质量的范围内，则后续形成的第二电极层内部致密均匀，避免了由于开口过早闭合而在第二电极层内形成空洞或缝隙的问题，所形成的第二电极层电性能稳定，相变存储器的性能得到改善。
[0029]进一步，所述导电层的厚度为100埃?500埃，所述导电层的厚度有限，所述导电层在降低开口深宽比的同时，不会对第一电极层和相变层之间的电阻率造成过多影响，因此第一电极层和相变层之间的电性能能够满足工艺需求，且所形成的第二电极层致密均勻、性能稳定。
【专利附图】
【附图说明】
[0030]图1至图4是现有技术形成相变存储器的过程的剖面结构示意图；
[0031]图5至图10是本发明实施例的相变存储器的形成过程的剖面结构示意图。
【具体实施方式】
[0032]如【背景技术】所述，随着工艺节点的持续缩小，现有技术所形成的相变存储器的性
能变差。
[0033]经过研究发现，请继续参考图3，所述第二电极层105包括:位于开口 104 (如图2所示)侧壁和底部表面的阻挡层、以及位于阻挡层表面且填充满开口 104的导电层；所述第二电极层105的形成方法包括:在所述第二介质层103表面、开口 104的侧壁和底部表面沉积阻挡薄膜，所述阻挡薄膜的材料为氮化钛、钛、氮化钽或钽中的一种或多种；在阻挡薄膜表面形成填充满所述开口 104的导电薄膜；采用化学机械抛光工艺去除高于第二介质层103表面的导电薄膜和阻挡薄膜，形成导电层和阻挡层，所述导电层和阻挡层构成第二电极层 105。
[0034]然而，随着工艺节点的不断缩小，用于形成所述第二电极层105的开口 104的深宽比(AR, Aspect Rat1)也相应提高,容易导致用于形成阻挡薄膜的材料难以进入开口底部，且所述阻挡薄膜的材料容易堆积在开口 104顶部的侧壁表面，导致所形成的阻挡层的厚度不均匀，使所形成的第二电极层105的电性能不稳定。此外，由于所述阻挡薄膜的材料容易堆积在开口 104顶部的侧壁表面，而且形成导电薄膜的材料也容易堆积在开口 104顶部的侧壁表面，容易导致位于开口 104顶部的导电薄膜过早闭合，进而使导电薄膜内部形成空洞或缝隙(void or seam)，导致所形成的导电层的性能不良。因此，以现有技术形成的第二电极层105质量较差，导致所形成的相变存储器的性能不良。
[0035]经过进一步研究，提出了一种新的相变存储器的形成方法，包括:提供表面具有第一介质层的衬底，所述第一介质层内具有第一电极层，所述第一电极层的表面与第一介质层的表面齐平；在所述第一介质层和第一电极层表面形成第二介质层，所述第二介质层内具有暴露出部分第一电极层表面的开口 ；采用选择性无电沉积工艺在所述开口底部的第一电极层表面形成导电层，所述导电层的表面低于第二介质层表面；在所述导电层表面形成填充满所述开口的第二电极层；在所述第二电极层表面形成相变层。由于在形成第二电极层之前，在所述开口底部的第一电极层表面形成导电层，能够使所述开口道深宽比降低，从而有利于使所形成的第二电极层内部致密均匀，所形成的第二电极层电性能稳定。而且，所述导电层的形成工艺为选择性无电沉积工艺，所述选择性无电沉积工艺尽在导电材料表面形成导电层，而不会在绝缘材料表面形成导电层，因此所述导电层仅形成于开口底部的第一电极层表面、并且从开口底部逐渐向开口顶部生长，所述导电层的形成工艺简单，且所述导电层仅形成于开口底部，所述导电层的材料不会在靠近开口顶部的侧壁表面堆积，从而能够有效地减小开口的深宽比，使形成于开口内的第二电极层致密均匀，从而使所形成的相变存储器性能稳定。此外，所述导电层的厚度有限，所述导电层表面依旧形成第二电极层，使第一电极层到相变层之间的电阻率等电性能不会发生过大变化。因此，所形成的相变存储器的性能得到改善。
[0036]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0037]图5至图10是本发明实施例的相变存储器的形成过程的剖面结构示意图。
[0038]请参考图5，提供衬底200，所述衬底200表面具有第一介质层201，所述第一介质层201内具有第一电极层202,所述第一电极层202的表面与第一介质层201的表面齐平。
[0039]所述衬底200包括半导体基底、形成于半导体基底表面或半导体基底内的半导体器件、用于电连接所述半导体器件的导电结构、以及用于电隔离所述半导体器件和导电结构的绝缘层。所述半导体基底包括硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或II1-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)。本实施例中，所述半导体器件包括晶体管，所述第一电极层202与所述晶体管电连接，所述晶体管用于驱动后续形成的相变层在晶态和非晶态之间转变，从而实现擦除操作或写入操作。
[0040]所述第一电极层202即所形成的相变存储器的底部电极，所述第一电极层202用于对后续形成的第二电极层进行加热，使后续形成于所述第二电极层表面的相变层能够在晶态与非晶态之间转化，从而实现存储功能。所述第一电极层202与形成于衬底200内的晶体管电连接，能够根据所述晶体管输出的电信号控制后续形成的相变层的状态。
[0041]所述第一介质层201的材料为氧化硅、氮化硅或氮氧化硅中的一种或多种组合；所述第一介质层201的形成工艺为:采用化学气相沉积工艺在衬底200表面形成第一介质薄膜；采用各向异性的干法刻蚀工艺刻蚀部分第一介质薄膜，直至暴露出衬底200表面为止，形成第一介质层201。
[0042]本实施例中，所述第一电极层包括:位于第一介质层201侧壁表面和衬底表面的第一阻挡层、以及位于第一阻挡层表面的第一导电层；所述第一阻挡层的材料为钛、氮化钛、钽、氮化钽中的一种或的多组合，所述第一导电层的材料为钨、铜或铝；所述第一阻挡层用于阻挡第一导电层的材料向第一介质层201或衬底200内扩散。所述第一电极层202的形成工艺为:采用化学气相沉积工艺在所述第一介质层的侧壁和顶部表面、以及衬底200表面形成第一阻挡薄膜；在所述第一阻挡薄膜表面形成第一导电薄膜；米用化学机械抛光工艺去除高于第一介质层201表面的第一导电薄膜和第一阻挡薄膜,直至暴露出第一介质层201表面为止,形成第一导电层和第一阻挡层；在所述化学机械抛光工艺中，所述第一阻挡薄膜能够定义所述化学机械抛光工艺的停止位置，在进行所述化学机械抛光工艺直至暴露出所述第一阻挡薄膜之后，进行一定的过抛光，即能够暴露出第一介质层201表面。需要说明的是，所形成的第一电极层202的表面能够与第一介质层201表面齐平，所述第一电极层202的表面还能够高于第一介质层201表面。
[0043]请参考图6,在所述第一介质层201和第一电极层202表面形成第二介质层203,在所述第二介质层203表面形成掩膜层204，所述掩膜层204暴露出与第一电极层202位置对应的第二介质层203表面。
[0044]所述第二介质层203内后续形成第二电极层，所述第二介质层203的材料为氧化硅、氮化硅或氮氧化硅中的一种或多种组合，所述第二介质层203的形成工艺为化学气相沉积关于或物理气相沉积工艺。本实施例中，所述第二介质层203包括位于第一介质层201表面的氮化硅层、以及位于氮化硅层表面的氧化硅层，所述第二介质层203的形成工艺为化学气相沉积工艺；所述氮化硅层作为后续在第二介质层203内刻蚀形成开口时的刻蚀停止层，从而能够保护第一电极层202表面免受损伤，有利于保证第一电极层202与后续形成的第二电极层之间的电连接稳定性；由于所述氮化硅层作为刻蚀阻挡层，因此所述第二介质层203以氧化硅层为主体，氮化硅层的厚度小于氧化硅层的厚度。
[0045]所述掩膜层204用于定义后续形成的开口的位置，所述掩膜层204应相对于第二介质层203具有刻蚀选择性，因此所述掩膜层204的材料与第二介质层203的材料不同；本实施例中，所述掩膜层204的材料为无定形碳，所述无定形碳相对于氧化硅层或氮化硅层具有刻蚀选择性，且所述无定形碳易于去除，不易产生杂质残留。
[0046]所述掩膜层204的形成工艺为:在第二介质层203表面形成掩膜薄膜；在所述掩膜薄膜表面形成图形化的光刻胶层，所述光刻胶层暴露出后续需要形成开口的对应位置；以所述光刻胶层为掩膜，刻蚀所述掩膜薄膜直至暴露出第二介质层203为止，形成掩膜层204 ;此外，在形成所述光刻胶层之前，还能够在所述第二介质层203表面形成底层抗反射层(BARC)，所述光刻胶层形成于底层抗反射层表面，所述底层抗反射层的材料为氮氧化硅或有机聚合物。
[0047]请参考图7，以所述掩膜层204为掩膜，刻蚀所述第二介质层203直至暴露出第一电极层202为止，在所述第二介质层203内形成开口 205。
[0048]所述开口 205后续用于形成第二电极层，形成所述开口 205的工艺为各向异性的干法刻蚀工艺。本实施例中，所述第二介质层203包括氮化硅层、以及位于氮化硅层表面的氧化娃层，所述各向异性的干法刻蚀工艺包括:气体包括CHF3、CF4、Ar和O2,气压为2毫托?200毫托,功率大于100瓦,偏置电压大于10伏。
[0049]在所述各向异性的干法刻蚀工艺之后，采用湿法刻蚀工艺去除开口 205底部的氮化硅层，所述湿法刻蚀工艺的刻蚀液包括磷酸，所述湿法刻蚀工艺对第一电极层202表面的损伤较小，在经过所述湿法刻蚀工艺之后，暴露出的第一电极层202表面形成良好，有利于使后续形成的第二电极层与所述第一电极层202之间的电连接性能稳定。
[0050]随着工艺节点的持续缩小，所述开口 205平行于衬底200表面方向的尺寸也持续缩小，导致所述开口 205的深宽比相应提高，导致后续用于形成第二导电层的材料更易在所述开口 205靠近顶部的侧壁表面堆积，继而使后续所形成的第二导电层内产生空洞或缝隙。本实施例中，在后续工艺形成导电层之前，所述开口 205的深宽比大于4。
[0051]因此，本实施例在形成所述开口 205之后，在开口 205底部形成导电层，所述导电层能够使开口 205的深宽比相应减小，则后续用于形成第二导电层的材料更易使开口填充满，能够避免第二导电层的材料尚未填充满开口 205内部而开口 205顶部却过早闭合的问题，因此能够避免后续所形成的第二导电层内产生空洞或缝隙的问题。同时所述导电层对第一电极层202和相变层之间的电阻率的影响较小，不会使第一电极层202到相变层之间的电性能发生变化。
[0052]请参考图8，在形成开口 205之后，去除所述掩膜层204 (如图7所示)；在去除所述掩膜层204之后，采用选择性无电沉积工艺在所述开口 205底部的第一电极层202表面形成导电层208,所述导电层208的表面低于第二介质层203表面。
[0053]在形成导电层208之后，所述开口 205的深宽比从大于4降低为2?3.5 ;所述导电层的厚度为100埃?500埃；所述导电层205的材料为CoWP或CoMoP，所述导电层205的形成工艺为选择性无电沉积(Selective Electroless Metal Deposit1n, SEMD)工艺。
[0054]采用所述选择性物电沉积工艺能够仅在导电材料表面形成的导电层205，而绝缘材料表面不会形成导电层205，因此通过所述选择性物电沉积工艺能够使所述导电层205仅形成于开口 205底部的第一电极层202表面，而所述开口 205的第二介质层203侧壁、以及第二介质层203表面不会形成导电层205。所述导电层205能够用于使开口 205的深宽比减小，而且所述导电层205的形成工艺简单；由于所述选择性物电沉积工艺不会使导电层205形成于第二介质层203的表面，因此在形成导电层205的过程中，不会发生导电层205的材料在靠近开口 205顶部的侧壁表面过渡堆积而使开口 205闭合的问题，形成于开口 205底部的导电层205均匀致密。所述开口 205底部表面为第一电极层202的表面，在所述选择性物电沉积工艺中，形成导电层205的材料自所述第一电极层202表面开始向开口 205顶部的方向生长，直至形成厚度符合需求的导电层205，所述导电层205的厚度能够通过所述选择性物电沉积工艺精确控制。
[0055]所述选择性无电沉积工艺参数包括:沉积液包括氧化剂、还原剂和碱性溶液，所述碱性溶液的PH值为8.9?9，温度为20摄氏度?90摄氏度。在本实施例中，所述导电层205的材料为CoWP时，所述氧化剂包括H3P (W3O10) 4和CoSO4.6Η20，所述还原剂包括NaH2PO2,所述NaH2PO2的浓度为0.23摩尔/升?0.25摩尔/升，所述碱性溶液为KOH溶液。
[0056]在所述选择性无电沉积工艺中，氧化剂中的金属离子在第一电极层202的表面被还原剂还原为金属原子，而所述金属原子附着于所述第一电极层202表面，因此能够自开口 205底部的第一电极层202表面开始向开口 205顶部的方向逐渐生长导电材料,直至形成导电层208。
[0057]然而，由于所述导电层208的材料为CoWP或CoMoP，所述导电层208的电性能，例如电阻率，与后续形成的第二电极层不同，为了使第一电极层202与后续形成的相变层之间的电性能符合工艺需求，在形成导电层208之后，需要在导电层208表面形成第二电极层。由于所述导电层208的厚度在100埃?500埃范围内时，既能够使开口 205的深宽比减小，又不会对第一电极层202与后续形成的相变层之间的电性能造成过大影响。
[0058]在另一实施例中，还能够采用所述选择性无电沉积工艺形成填充满开口的导电层，后续形成的相变层形成于所述导电层表面，所述导电层用于对相变层进行热处理。
[0059]请参考图9，在所述导电层208表面形成填充满所述开口 205 (如图8所示)的第二电极层206。
[0060]所述第二电极层206用于对后续形成的相变层加热，使所述相变层能够在晶态与非晶态之间转换，从而实现写入或擦除操作。本实施例中，所述第二电极层包括形成于开口205侧壁表面和导电层208表面的阻挡层206a、以及形成于所述阻挡层206a表面并填充满开口 205的导电层206b。
[0061 ] 所述第二电极层206的形成工艺为:在所述第二介质层203表面、开口 205的侧壁表面和导电层208表面形成阻挡薄膜；在所述阻挡薄膜表面形成填充满开口 205的导电薄膜；采用化学机械抛光工艺去除高于第二介质层203表面的导电薄膜和阻挡薄膜，形成导电层206b和阻挡层206a,所述导电层206b和阻挡层206a构成第二电极层206。其中，所述阻挡薄膜能够定义所述化学机械抛光工艺的停止位置，当所述化学机械抛光工艺进行至暴露出所述阻挡薄膜时，再进行一定过抛光，即能够暴露出第二介质层203表面；所述第二电极层206的表面能够高于第二介质层203的表面，或所述第二电极层206的表面与第二介质层203的表面齐平。此外，所形成的阻挡层206a还能够防止导电层206b的材料向第二介质层203和第一介质层201中扩散,使所形成的第二电极层206性能稳定。
[0062]所述阻挡层206a的材料为钛、氮化钛、钽、氮化钽中的一种或多种组合，所述阻挡层206a的形成工艺为沉积工艺；所述导电层206b的材料为钨、铜、铝或多晶硅，所述导电层206b的形成工艺为沉积工艺或电镀工艺。本实施例中，所述阻挡层206a的材料为钛和氮化钛的组合，所述导电层206b的材料为钨，所述阻挡层206a和导电层206b的形成工艺均为化学气相沉积工艺。
[0063]在本实施例中，由于在形成阻挡薄膜之前，在开口 205底部的第一电极层202表面形成了导电层208，所述导电层208使开口 205的深宽比减小，当采用化学气相沉积工艺形成阻挡薄膜时，用于形成阻挡薄膜的材料易于进入开口 205底部，能够使形成于开口 205侧壁表面和底部表面的阻挡薄膜厚度均匀，避免了形成阻挡薄膜的材料在开口 205靠近顶部的侧壁表面过度堆积的问题；当采用化学气相沉积工艺形成导电薄膜时，由于所述开口205顶部平行于衬底200表面方向的尺寸扩大，而开口 205底部的尺寸不变，能够避免由于导电薄膜的材料在开口 205靠近顶部的侧壁表面过度堆积而使开口 205过早闭合的问题，使所形成的导电薄膜内部致密，因此所形成的导电层内不会产生空洞扩缝隙，使所形成的第二电极层206的性能稳定。
[0064]请参考图10，在所述第二电极层206表面形成相变层207。
[0065]所述相变层207的材料为相变材料，本实施例中，所述相变层207的材料为GexSbyTez，其中，0〈x〈l，0〈y〈l，0〈z〈l，且x+y+z=l。所述相变层207与第二电极层206相接触，所述第二电极层206能够对所述相变层207进行热处理，使所述相变层207与第二电极层206相接触的部分区域能够在晶态和非晶态之间发生转换。当所形成的相变存储器执行擦除操作时，使所述相变层207转换非晶态，则所述相变层具有较高电阻，则所述相变存储器被赋值为“O” ；当所形成的相变存储器执行写入操作时，使所述相变层207转换晶态，则所述相变层具有较低电阻，则所述相变存储器被赋值为“ I ”。
[0066]需要说明的是，在形成相变层207之后，在所述相变层207表面形成第三电极层，所述第三电极层的材料为钨、铜、铝或多晶硅，所述第三电极层作为所形成的相变存储器的顶部电极，所述第三电极层的形成工艺与第一电极层202的形成工艺相同，在此不做赘述。
[0067]在本实施例中，由于在形成第二电极层之前，在所述开口底部的第一电极层表面形成导电层，能够使所述开口道深宽比降低，从而有利于使所形成的第二电极层内部致密均匀，所形成的第二电极层电性能稳定。而且，所述导电层的形成工艺为选择性无电沉积工艺，所述选择性无电沉积工艺尽在导电材料表面形成导电层，而不会在绝缘材料表面形成导电层，因此所述导电层仅形成于开口底部的第一电极层表面、并且从开口底部逐渐向开口顶部生长，所述导电层的形成工艺简单，且所述导电层仅形成于开口底部，所述导电层的材料不会在靠近开口顶部的侧壁表面堆积，从而能够有效地减小开口的深宽比，使形成于开口内的第二电极层致密均匀，从而使所形成的相变存储器性能稳定。此外，所述导电层的厚度有限，所述导电层表面依旧形成第二电极层，使第一电极层到相变层之间的电阻率等电性能不会发生过大变化。因此，所形成的相变存储器的性能得到改善。具体的，在形成导电层之后，所述开口的深宽比由大于4降低至2?3.5之间，所述开口的深宽比减小至不会影响第二电极层质量的范围内，则后续形成的第二电极层内部致密均匀，避免了由于开口过早闭合而在第二电极层内形成空洞或缝隙的问题，所形成的第二电极层电性能稳定，相变存储器的性能得到改善。此外，所述导电层的厚度为100埃?500埃，所述导电层的厚度有限，所述导电层在降低开口深宽比的同时，不会对第一电极层和相变层之间的电阻率造成过多影响，因此第一电极层和相变层之间的电性能能够满足工艺需求，且所形成的第二电极层致密均匀、性能稳定。
[0068]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种相变存储器的形成方法，其特征在于，包括: 提供衬底，所述衬底表面具有第一介质层，所述第一介质层内具有第一电极层，所述第一电极层的表面与第一介质层的表面齐平； 在所述第一介质层和第一电极层表面形成第二介质层，所述第二介质层内具有暴露出部分第一电极层表面的开口； 采用选择性无电沉积工艺在所述开口底部的第一电极层表面形成导电层，所述导电层的表面低于第二介质层表面； 在所述导电层表面形成填充满所述开口的第二电极层； 在所述第二电极层表面形成相变层。
2.如权利要求1所述相变存储器的形成方法，其特征在于，所述导电层的材料为CoWP或 CoMoP。
3.如权利要求2所述相变存储器的形成方法，其特征在于，所述选择性无电沉积包括:沉积液包括氧化剂、还原剂和碱性溶液，所述碱性溶液的PH值为8.9?9，温度为20摄氏度?90摄氏度。
4.如权利要求3所述相变存储器的形成方法，其特征在于，所述导电层的材料为CoWP时，所述氧化剂包括H3P (W3O10) 4和CoSO4.6H20,所述还原剂包括NaH2PO2，所述NaH2PO2的浓度为0.23摩尔/升?0.25摩尔/升。
5.如权利要求3所述相变存储器的形成方法，其特征在于，所述碱性溶液为KOH溶液。
6.如权利要求1所述相变存储器的形成方法，其特征在于，在形成导电层之前，所述开口的深宽比大于4。
7.如权利要求1所述相变存储器的形成方法，其特征在于，在形成导电层之后，形成第二电极层之前，所述开口的深宽比为2?3.5。
8.如权利要求1所述相变存储器的形成方法，其特征在于，所述导电层的厚度为100埃?500埃。
9.如权利要求1所述相变存储器的形成方法，其特征在于，所述开口的形成工艺为:采用沉积工艺在第一电极层和第一介质层表面形成第二介质层；在所述第二介质层表面形成掩膜层，所述掩膜层暴露出与第一电极层位置对应的第二介质层表面；以所述掩膜层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第二介质层，直至暴露出第一电极层为止，在所述第二介质层内形成开口 ；在形成开口之后，去除所述掩膜层。
10.如权利要求1所述相变存储器的形成方法，其特征在于，所述掩膜层的材料为无定形碳，去除所述掩膜层的工艺为灰化工艺。
11.如权利要求1所述相变存储器的形成方法，其特征在于，所述第二电极层的形成工艺为:在所述第二介质层表面、开口的侧壁表面和导电层表面形成阻挡薄膜；在所述阻挡薄膜表面形成填充满开口的导电薄膜；采用抛光工艺去除高于第二介质层表面的导电薄膜和阻挡薄膜，形成导电层和阻挡层，所述导电层和阻挡层构成第二电极层。
12.如权利要求1所述相变存储器的形成方法，其特征在于，所述阻挡层的材料为钛、氮化钛、钽、氮化钽中的一种或多种组合，所述阻挡层的形成工艺为化学气相沉积工艺；所述导电层的材料为钨、铜、铝或多晶硅，所述导电层的形成工艺为沉积工艺或电镀工艺。
13.如权利要求1所述相变存储器的形成方法，其特征在于，所述相变层的材料为GexSbyTez,其中，0〈x〈l, 0〈y〈l, 0〈ζ〈1,且 x+y+z=l。
14.如权利要求1所述相变存储器的形成方法，其特征在于，在相变层表面形成第三电极层，所述第三电极层的材料为钨、铜、铝或多晶硅。
15.如权利要求1所述相变存储器的形成方法，其特征在于，所述第一电极层的材料为鹤、铜、招或多晶娃。
【文档编号】H01L45/00GK104425711SQ201310365826
【公开日】2015年3月18日 申请日期:2013年8月20日 优先权日:2013年8月20日
【发明者】张翼英 申请人:中芯国际集成电路制造(上海)有限公司