Pmos晶体管及其形成方法
【专利摘要】一种PMOS晶体管及其形成方法，所述PMOS晶体管的形成方法包括：提供半导体衬底；在半导体衬底表面形成第一半导体层；在第一半导体层表面形成图形化掩膜层，覆盖部分第一半导体层；以图形化掩膜层为掩膜，刻蚀第一半导体层，形成第一凹槽，第一凹槽暴露出部分半导体衬底的表面；在第一凹槽内形成第二半导体层，第二半导体层材料的禁带宽度大于第一半导体层材料的禁带宽度；在第二半导体层表面形成介质层，所述介质层的表面与图形化掩膜层的表面齐平；去除图形化掩膜层，形成第二凹槽；在第二凹槽内形成栅极结构；去除栅极结构两侧的介质层，在第二半导体层内形成源极和漏极。上述PMOS晶体管的形成方法能够提高PMOS晶体管的性能。
【专利说明】^03晶体管及其形成方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，特别涉及一种？103晶体管及其形成方法。
【背景技术】
[0002]108晶体管是集成电路中最基础的电子元件，108晶体管的性能对整个芯片的性能有巨大的影响。
[0003]请参考图1，为现有技术的103晶体管的结构不意图。
[0004]所述103晶体管包括:半导体衬底10 ；位于半导体衬底10表面的栅极结构20，所述栅极结构20包括位于半导体衬底10表面的栅介质层21和位于所述栅介质层21表面的栅极22 ；位于栅极结构20两侧侧壁表面的侧墙30 ；位于所述栅极结构20两侧的半导体衬底10内的源极和漏极40。根据103晶体管内载流子类型不同，所述103管可以是匪03晶体管或者？103晶体管，所述匪03晶体管的载流子为电子，而？103晶体管的载流子为空穴。
[0005]现有技术中采用的半导体衬底10的材料一般为硅，即所述皿)3晶体管的栅极结构20下方的沟道区域材料为硅。
[0006]而由于匪03晶体管中，载流子为电子，在硅中迁移率较大，匪03晶体管具有较高的饱和电流；而？103晶体管中，载流子为空穴，空穴在硅中的迁移率较低，导致？103晶体管的饱和电流较低，所述？103晶体管的性能有待进一步的提高。
【发明内容】
[0007]本发明解决的问题是提供一种晶体管的形成方法，提高？103晶体管的性能。
[0008]为解决上述问题，本发明提供一种晶体管的形成方法，包括:提供半导体衬底；在所述半导体衬底表面形成第一半导体层；在所述第一半导体层表面形成图形化掩膜层，所述图形化掩膜层覆盖部分第一半导体层；以所述图形化掩膜层为掩膜，刻蚀所述第一半导体层，形成第一凹槽，所述第一凹槽暴露出部分半导体衬底的表面；在所述第一凹槽内形成第二半导体层，所述第二半导体层的材料的禁带宽度大于第一半导体层的材料的禁带宽度；在所述第二半导体层表面形成介质层，所述介质层的表面与图形化掩膜层的表面齐平；去除所述图形化掩膜层，形成第二凹槽；在所述第二凹槽内形成栅极结构；去除所述栅极结构两侧的介质层，在所述栅极结构两侧第二半导体层内形成源极和漏极。
[0009]可选的，所述第一半导体层的材料为硅锗。
[0010]可选的，所述第一半导体层的厚度为211111?20011111。
[0011]可选的，所述图形化掩膜层包括位于所述第一半导体层表面的氧化硅层和位于所述氧化娃层表面的氮化娃层。
[0012]可选的，所述第二半导体层的材料为硅。
[0013]可选的，在所述第一凹槽内形成第二半导体层的工艺为选择性沉积工艺。
[0014]可选的，所述第二半导体层的表面与第一半导体层的表面齐平。
[0015]可选的，形成所述介质层的方法包括:在所述第一凹槽内填充介质材料，所述介质材料填充满第一凹槽并覆盖图形化掩膜层的表面；以所述图形化掩膜层的表面为停止层，采用化学机械掩膜工艺对所述介质材料进行平坦化，形成所述介质层。
[0016]可选的，所述介质层的材料为氧化硅。
[0017]可选的，去除所述栅极结构两侧的介质层之后，形成所述源极和漏极之前，在所述栅极结构两侧的第二半导体层内进行轻掺杂离子注入和口袋离子注入，分别形成轻掺杂区和口袋区，所述口袋区包围所述轻掺杂区。
[0018]可选的，所述轻掺杂离子注入的离子类型与口袋离子注入的离子类型不相同。
[0019]可选的，形成所述源极和漏极的方法包括:在所述栅极结构两侧侧壁表面形成侧墙，以所述栅极结构和侧墙为掩膜，对所述栅极结构两侧的第二半导体层内进行重掺杂离子注入。
[0020]可选的，所述重掺杂离子注入的离子类型与轻掺杂离子注入的离子类型相同。
[0021]可选的，部分源极和漏极位于半导体衬底内。
[0022]为解决上述问题，本发明还提供一种采用上述方法形成的晶体管，包括:半导体衬底；覆盖部分半导体衬底表面的第一半导体层；位于所述第一半导体层两侧的半导体衬底表面的第二半导体层，所述第二半导体层的材料的禁带宽度大于第一半导体层的材料的禁带宽度；位于所述第一半导体层表面的栅极结构；位于所述栅极结构两侧的第二半导体层内的源极和漏极。
[0023]可选的，所述第一半导体层的材料为锗硅，第二半导体层的材料为硅。
[0024]可选的额，所述第二半导体层的表面与第一半导体层的表面齐平。
[0025]可选的，还包括位于栅极结构两侧的第二半导体层内的轻掺杂区和口袋区，所述口袋区包围所述轻掺杂区，所述轻掺杂区内的掺杂离子类型与口袋区内的掺杂离子类型不相同。
[0026]可选的，所述源极和漏极内的掺杂离子类型与轻掺杂区内的掺杂离子类型相同。
[0027]可选的，部分源极和漏极位于半导体衬底内。
[0028]与现有技术相比，本发明的技术方案具有以下优点:
[0029]本发明的技术方案在半导体衬底上形成第一半导体层之后，去除部分第一半导体层，形成第一凹槽，在所述第一凹槽内形成第二半导体层，所述第二半导体层的材料的禁带宽度大于第一半导体层的材料的禁带宽度，后续在所述第二半导体层内形成？103晶体管的源极和漏极。与直接在所述第一半导体层内形成源极和漏极相比，由于第二半导体层的材料禁带宽度大于第一半导体层的材料的禁带宽度，可以降低源极和漏极与半导体衬底之间形成的刚结的泄漏电流，从而可以提高晶体管的性能。并且，由于？103晶体管的载流子为空穴，源极和漏极材料的禁带宽度大于沟道区域的材料的禁带宽度，并不会影响空穴载流子在源极、漏极与沟道区域之间的迁移，从而不会影响到？103晶体管的性能。
[0030]进一步的，本发明的技术方案中，所述第一半导体层的材料为硅锗，第二半导体层的材料为硅，所述硅的禁带宽度大于硅锗的禁带宽度。在第一半导体层表面形成晶体管的栅极结构，由于第一半导体层的材料为硅锗，可以提高空穴的迁移率，从而提高形成的？103晶体管的载流子迁移率，提高晶体管的性能。
[0031〕 进一步，本发明的技术方案中，在形成所述源极和漏极之前，在所述硅层内进行轻掺杂离子注入和口袋离子注入，形成轻掺杂区和口袋区。所述轻掺杂区可以降低短沟道效应，所述口袋区可以阻挡后续形成的源极和漏极内的掺杂离子向沟道区域内扩散，避免源漏穿通效应，从而提高晶体管的性能。
【专利附图】
【附图说明】
[0032]图1是本发明的现有技术的？103晶体管的结构示意图；
[0033]图2至图14是本发明的实施例的？103晶体管的形成过程的结构示意图。
【具体实施方式】
[0034]如【背景技术】中所述，现有技术中形成的？103晶体管的性能需要进一步提高。
[0035]研究发现，？108晶体管的载流子空穴在硅锗中的迁移速率大于在硅中的迁移速率，米用娃错材料作为晶体管的沟道材料可以提闻？103晶体管的空穴迁移率，从而提闻？108晶体管的饱和电流。但是，直接在所述硅锗层中形成所述？103晶体管的源极和漏极以及沟道区域，会使源极和漏极与衬底之间形成的结之间有较大的结漏电流，影响？103晶体管的性能。进一步研究发现，使得所述结漏电流较大的原因是由于硅锗材料的禁带宽度较小，电子容易发生跃迁造成的。
[0036]本发明的技术方案，采用第一半导体层作为？103晶体管的沟道区材料，采用第二半导体层作为源极和漏极的材料，所述第二半导体层的材料的禁带宽度大于第一半导体层的材料的禁带宽度，可以降低源极和漏极与半导体衬底之间的漏电流，从而可以提高？103晶体管的性能。
[0037]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0038]请参考图2，提供半导体衬底100。
[0039]所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底100可以是体硅材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。本实施例中，所述半导体衬底100为晶体硅。后续在所述半导体衬底100上形成？103晶体管。
[0040]请参考图3，在所述半导体衬底100表面形成第一半导体层200。
[0041]本实施例中，所述第一半导体层200的材料为硅锗，在本发明的其他实施例中，所述第一半导体层200的材料还可以是其他具有较高空穴迁移率的材料。
[0042]具体的，本实施例中，采用外延工艺形成所述第一半导体层200。所述外延工艺的温度是6001?11001，压强为1托?500托，采用的硅源气体为31?或31?%，锗源气体是(--，还包括此1气体以及氢气，其中硅源气体、锗源气体、此1的流量均为匕⑶!!!?10008。。！！！，氧气的流量是 0.181111 ?5081111。
[0043]采用外延工艺形成的所述第一半导体层200的厚度为2=111?20011111，后续在所述第一半导体层200表面形成栅极结构，使得形成的？103晶体管的沟道区域位于所述第一半导体层200内，由于所述第一半导体层200的材料为硅锗或其他具有较高空穴迁移率的材料，所以能够提闻？103晶体管中空穴的迁移率，从而提闻？108晶体管的性能。
[0044]请参考图4，在所述第一半导体层200表面形成掩膜层300。
[0045]本实施例中，所述掩膜层300包括位于所述第一半导体层200表面的氧化硅层301和位于所述氧化硅层301表面的氮化硅层302。所述氧化硅层301可以减小氮化硅层302与第一半导体层200之间由于晶格不匹配造成的应力。
[0046]在本发明的其他实施例中，所述掩膜层300也可以是单层的氧化硅层或氮化硅层，还可以是撕例(氮化硅-氧化硅-氮化硅)的三层堆叠结构。
[0047]所述掩膜层300后续用于形成图形化掩膜层，定义出栅极结构的位置。
[0048]请参考图5，刻蚀所述掩膜层300 (请参考图4),形成图形化掩膜层310，所述图形化掩膜层310覆盖部分娃第一半导体层200。
[0049]具体的形成所述图形化掩膜层310的方法包括:在所述掩膜层300表面形成光刻胶层，对所述光刻胶层进行曝光显影，定义出后续形成的图形化掩膜层的位置和尺寸；以所述光刻胶层为掩膜，采用干法刻蚀工艺刻蚀所述掩膜层300，形成图形化掩膜层310，所述图形化掩膜层310包括:位于所述第一半导体层200表面的部分氧化硅层311和位于所述部分氧化硅层311表面的部分氮化硅层312。所述图形化掩膜层310定义出后续形成的？108晶体管的栅极结构的尺寸和位置。
[0050]请参考图6，以所述图形化掩膜层310为掩膜，刻蚀所述第一半导体层200 (请参考图5),形成第一凹槽201，所述第一凹槽201暴露出部分半导体衬底100的表面。
[0051]本实施例中，采用干法刻蚀工艺刻蚀所述第一半导体层200 (请参考图5),形成位于图形化掩膜层310下方的部分第一半导体层210，以及位于所述部分第一半导体层200两侧的第一凹槽201。
[0052]所述第一凹槽201暴露出部分半导体衬底100的表面，后续在所述第一凹槽201内填充半导体材料，形成源极和漏极。
[0053]请参考图7，在所述第一凹槽内形成第二半导体层202。
[0054]本实施例中，所述第二半导体层202的材料为硅，硅的禁带宽度大于硅锗的禁带宽度。在本发明的其他实施例中，可以根据第一半导体层200的材料选择合适的第二半导体层的材料，使第二半导体层的材料的禁带宽度大于第一半导体层的材料的禁带宽度。
[0055]本实施例中，采用外延工艺形成所述第二半导体层202，所述外延工艺的温度是6001 ?11001，压强为 1 托?气体以及氢气，其中娃源气体、此1的流量均为18(3(3111?10008(3(3111，氢气的流量是0.181111?5081111。
[0056]所述外延工艺能够较好的控制形成的第二半导体层202的厚度，本实施例中，所述第二半导体层202的厚度与部分第一半导体层210的厚度一致，所述第二半导体层202的表面与部分第一半导体层210的表面齐平。
[0057]在本发明的其他实施例中，所述第二半导体层202的表面也可以略低于所述部分第一半导体层210的表面。如果，所述第二半导体层202的表面高于所述部分第一半导体层210的表面，所述第二半导体层202与后续在硅锗层210表面形成的栅极结构之间会发生连接，影响后续形成的晶体管的性能。
[0058]请参考图8，在所述第二半导体层202表面形成介质层400，所述介质层400的表面与图形化掩膜层310的表面齐平。
[0059]所述介质层400的材料为氧化硅或氮氧化硅，所述介质层400的材料与图形化掩膜层310的材料不相同，便于后续工艺中去除所述图形化掩膜层310。本实施例中，所述介质层400的材料为氧化硅。
[0060]具体的，本实施例中形成所述介质层400的方法包括:采用化学气相沉积工艺在所述第一凹槽201内填充介质材料，所述介质材料填充满所述第一凹槽201并覆盖所述图形化掩膜层310的表面；以所述图形化掩膜层310的顶部表面为停止层，采用化学机械掩膜工艺对所述介质材料进行平坦化，形成所述介质层400，使所述介质层400的表面与图形化掩膜层310的顶部表面齐平。
[0061]请参考图9，去除所述图形化掩膜层310 (请参考图8),形成第二凹槽401。
[0062]可以采用湿法刻蚀或者干法刻蚀工艺去除所述图形化掩膜层310，形成第二凹槽401。所述第二凹槽401暴露出部分第一半导体层210的表面，后续在所述第二凹槽401内形成位于所述部分第一半导体层210表面的栅极结构。
[0063]请参考图10，在所述第二凹槽401 (请参考图9)底部表面形成栅介质层501以及位于所述栅介质层501表面填充满所述第二凹槽401，并且覆盖介质层400的栅极材料层500。
[0064]所述栅介质层501的材料为氧化娃,厚度为1=111?10011111。所述栅介质层501采用氧化工艺形成，所述氧化工艺可以是热氧化工艺或湿法氧化工艺，采用氧化工艺形成所述栅介质层501，可以修复所述第一半导体层表面由于刻蚀工艺造成的损伤，氧化工艺中，所述栅介质层的形成速率较低，能够较好的控制最终形成的所述栅介质层501的厚度。
[0065]所述栅极材料层500的材料为多晶硅，采用化学沉积工艺形成所述栅极材料层500。
[0066]在本发明的其他实施例中，所述栅介质层501的材料还可以是把02、
或其他高X介质材料，所述栅介质层501还可以采用原子层沉积工艺形成。所述栅极材料层500的材料可以是八1、⑶、八8、八11、？扒附、丁1、II队I'氣I'&、丁忒、丁沾.、胃、顆、181的一种或多种。
[0067]请参考图11，以所述介质层400为停止层，对所述栅极材料层500 (请参考图10)进行平坦化形成栅极502。
[0068]所述栅极502的表面与介质层400的表面齐平。所述栅介质层501与栅极502作为后续形成的晶体管的栅极结构。所述栅极结构位于部分第一半导体层210的上方。位于栅极结构下方的部分第一半导体层210作为沟道区域，能够提高空穴的迁移率，从而提闻后续形成的晶体管的性能。
[0069]请参考图12，去除所述栅介质层501和栅极结构两侧的介质层，暴露出第二半导体层202的表面。
[0070]可以采用湿法刻蚀或者干法刻蚀工艺去除所述介质层400。本实施例中，采用湿法刻蚀工艺去除所述介质层400，所述湿法刻蚀的溶液为氢氟酸溶液。
[0071]后续在所述第二半导体层202内形成源极和漏极。
[0072]请参考图13，在所述栅极结构两侧的第二半导体层202内进行轻掺杂离子注入和口袋离子注入，分别形成轻掺杂区601和口袋区602，所述口袋区602包围所述轻掺杂区。
[0073]所述轻掺杂离子注入注入的离子类型为？型离子，至少包括8、68或III中的一种离子。所述轻掺杂离子注入形成轻掺杂区601，可以改善短沟道效应，提高晶体管的性能。
[0074]所述口袋离子注入注入的离子类型为~型离子，至少包括？、八8、％中的一种。所述口袋离子注入形成口袋区602，所述口袋区602的深度大于轻掺杂区601的深度。本实施例中，所述口袋区602包围所述轻掺杂区601。所述口袋离子注入形成口袋区602可以阻挡后续形成的源极和漏极内的掺杂离子向沟道区域内扩散，避免源漏穿通效应。
[0075]本实施例中，先进行所述轻掺杂离子注入形成轻掺杂区601。所述轻掺杂离子注入的离子为8，所述离子注入的剂量为1214社00/(31112?3215社0111八1112，注入的能量范围为0.51(67?101(67，注入的倾斜角度范围为0度?15度。
[0076]在形成所述轻掺杂区601之后，以所述栅极结构为掩膜对所述硅层202进行口袋离子注入，所述口袋离子注入的离子为？，离子能量为151(^?601(67，剂量为3213社0111/01112?3214社0111八1112，离子注入角度为25度?35度。所述口袋区602的掺杂离子与轻掺杂区的掺杂离子电性相反，使得所述轻掺杂区601在靠近栅极结构下方的耗尽区变窄，缓解了短沟道效应。
[0077]请参考图14，在所述栅介质层501和栅极502的侧壁表面形成侧墙503，以所述侧墙503和栅极502和掩膜，对所述栅极502两侧的第二半导体层202内进行重掺杂离子注入，形成源极603和漏极604。
[0078]所述重掺杂离子注入的离子类型为？型离子，至少包括8、^！、III中的一种。对所述第二半导体层202进行重掺杂离子注入，形成源极603和漏极604，所述源极603和漏极604位于娃层202内。在本发明的其他实施例中，部分源极603和漏极604还位于半导体衬底100内。
[0079]本实施例中，在进行所述重掺杂离子注入之后，还进行退火处理，激活所述轻掺杂区601、口袋区602和源极603和漏极604内的掺杂离子。
[0080]在本发明的其他实施例中，也可以在进行所述轻掺杂离子注入、口袋离子注入、中掺杂离子注入之后，分别进行退火处理，分别激活所述轻掺杂区601、口袋区602和源极603和漏极604内的掺杂离子。
[0081]本实施例中，由于所述源极603和漏极604的材料为硅，硅的禁带宽度大于硅锗的禁带宽度，所以较难发生电子跃迁，从而与直接采用硅锗材料作为源极和漏极材料相比，可以降低源极603和漏极604与衬底之间形成的结的结漏电流，从而提高晶体管的饱和电流。并且，由于？103晶体管的载流子为空穴，源极603和漏极604材料的禁带宽度大于沟道区域的材料的禁带宽度，并不会影响空穴载流子在源极、漏极与沟道区域之间的迁移，从而不会影响到晶体管的性能。
[0082]并且所述采用上述方法形成的？103晶体管的沟道区域材料为硅锗，可以提高沟道内空穴的迁移率，从而提闻晶体管的性能。
[0083]本发明的实施例，还提供了一种采用上述方法形成的晶体管。
[0084]请参考图14，所述晶体管包括:半导体衬底100 ；覆盖部分半导体衬底100表面的第一半导体层210 ；位于所述第一半导体层210两侧的半导体衬底100表面的第二半导体层202 ；位于所述第一半导体层210表面的栅极结构，所述栅极结构包括位于第一半导体层210表面的栅介质层501和位于所述栅介质层501表面的栅极502 ；位于所述栅极结构两侧的第二半导体层202内的源极和漏极603。
[0085]本实施例中，所述第二半导体层202的表面与第一半导体层210表面齐平。
[0086]所述栅极结构两侧的第二半导体层202内还形成有轻掺杂区601和口袋区602，所述口袋区602包围所述轻掺杂区601，所述轻掺杂区601和口袋区602内的掺杂离子类型不相同。
[0087]所述源极603和漏极604的掺杂离子类型与轻掺杂区601内的掺杂离子类型相同。
[0088]所述栅极结构两侧侧壁表面还形成有侧墙503。
[0089]在本发明的其他实施例中，部分所述源极603和漏极604还可以位于半导体衬底100 内。
[0090]上述？103晶体管的栅极结构下方的沟道区域为第一半导体层210，本实施例中，所述第一半导体层210的材料为娃错，可以提闻？108晶体管中空穴的迁移率，从而提闻形成的晶体管的性能。而第二半导体层202的材料为硅，使得所述1^03晶体管的源极603和漏极604的材料为硅，所述硅具有较大的禁带宽度，使得电子较难发生跃迁，从而可以降低源极603和漏极604和半导体衬底之间的结的结漏电流，从而提高晶体管的性倉泛。
[0091]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种PMOS晶体管的形成方法，其特征在于，包括: 提供半导体衬底； 在所述半导体衬底表面形成第一半导体层； 在所述第一半导体层表面形成图形化掩膜层，所述图形化掩膜层覆盖部分第一半导体层； 以所述图形化掩膜层为掩膜，刻蚀所述第一半导体层，形成第一凹槽，所述第一凹槽暴露出部分半导体衬底的表面； 在所述第一凹槽内形成第二半导体层，所述第二半导体层的材料的禁带宽度大于第一半导体层的材料的禁带宽度； 在所述第二半导体层表面形成介质层，所述介质层的表面与图形化掩膜层的表面齐平; 去除所述图形化掩膜层，形成第二凹槽； 在所述第二凹槽内形成栅极结构； 去除所述栅极结构两侧的介质层，在所述栅极结构两侧的第二半导体层内形成源极和漏极。
2.根据权利要求1所述的PMOS晶体管的形成方法，其特征在于，所述第一半导体层的材料为娃锗。
3.根据权利要求2所述的PMOS晶体管的形成方法，其特征在于，所述第一半导体层的厚度为2nm?200nm。
4.根据权利要求1所述的PMOS晶体管的形成方法，其特征在于，所述图形化掩膜层包括位于所述第一半导体层表面的氧化硅层和位于所述氧化硅层表面的氮化硅层。
5.根据权利要求2所述的PMOS晶体管的形成方法，其特征在于，所述第二半导体层的材料为硅。
6.根据权利要求5所述的PMOS晶体管的形成方法，其特征在于，在所述第一凹槽内形成第二半导体层的工艺为选择性沉积工艺。
7.根据权利要求1所述的PMOS晶体管的形成方法，其特征在于，所述第二半导体层的表面与第一半导体层表面齐平。
8.根据权利要求1所述的PMOS晶体管的形成方法，其特征在于，形成所述介质层的方法包括:在所述第一凹槽内填充介质材料，所述介质材料填充满第一凹槽并覆盖图形化掩膜层的表面；以所述图形化掩膜层的表面为停止层，采用化学机械掩膜工艺对所述介质材料进行平坦化，形成所述介质层。
9.根据权利要求8所述的PMOS晶体管的形成方法，其特征在于，所述介质层的材料为氧化硅。
10.根据权利要求5所述的PMOS晶体管的形成方法，其特征在于，去除所述栅极结构两侧的介质层之后，形成所述源极和漏极之前，在所述栅极结构两侧的第二半导体层内进行轻掺杂离子注入和口袋离子注入，分别形成轻掺杂区和口袋区，所述口袋区包围所述轻掺杂区。
11.根据权利要求10所述的PMOS晶体管的形成方法，其特征在于，所述轻掺杂离子注入的离子类型与口袋离子注入的离子类型不相同。
12.根据权利要求11所述的PMOS晶体管的形成方法，其特征在于，形成所述源极和漏极的方法包括:在所述栅极结构两侧侧壁表面形成侧墙，以所述栅极结构和侧墙为掩膜，对所述栅极结构两侧的第二半导体层内进行重掺杂离子注入。
13.根据权利要求12所述的PMOS晶体管的形成方法，其特征在于，所述重掺杂离子注入的离子类型与轻掺杂离子注入的离子类型相同。
14.根据权利要求13所述的PMOS晶体管的形成方法，其特征在于，部分源极和漏极位于半导体衬底内。
15.—种PMOS晶体管，其特征在于，包括: 半导体衬底； 覆盖部分半导体衬底表面的第一半导体层； 位于所述第一半导体层两侧的半导体衬底表面的第二半导体层，所述第二半导体层的材料的禁带宽度大于第一半导体层的材料的禁带宽度； 位于所述第一半导体层表面的栅极结构； 位于所述栅极结构两侧的第二半导体层内的源极和漏极。
16.根据权利要求15所述的PMOS晶体管，其特征在于，所述第一半导体层的材料为锗硅，第二半导体层的材料为硅。
17.根据权利要求16所述的PMOS晶体管，其特征在于，所述第二半导体层的表面与第一半导体层表面齐平。
18.根据权利要求17所述的PMOS晶体管，其特征在于，还包括位于栅极结构两侧的第二半导体层的轻掺杂区和口袋区，所述口袋区包围所述轻掺杂区，所述轻掺杂区内的掺杂离子类型与口袋区内的掺杂离子类型不相同。
19.根据权利要求18所述的PMOS晶体管，其特征在于，所述源极和漏极内的掺杂离子类型与轻掺杂区内的掺杂离子类型相同。
20.根据权利要求19所述的PMOS晶体管，其特征在于，部分源极和漏极位于半导体衬底内。
【文档编号】H01L21/336GK104465377SQ201310425758
【公开日】2015年3月25日 申请日期:2013年9月17日 优先权日:2013年9月17日
【发明者】刘金华 申请人:中芯国际集成电路制造(上海)有限公司