封装结构及其组装方法
【专利摘要】本发明涉及封装结构及其组装方法。提供了一种组装封装结构的方法，该方法包括以面对面设置直接电互连第一和第二芯片的各自的有源表面，将第一和第二芯片的各自的侧壁中的至少一个电互连到公共芯片；以及相对于公共芯片横向取向第一和第二芯片的各自的有源表面。
【专利说明】封装结构及其组装方法
【技术领域】
[0001]本发明涉及封装结构。更具体地，本发明涉及在第一和第二芯片的各自的有源表面之间以及在第一和第二芯片中的至少一个和公共芯片之间具有直接电连接的封装结构。
【背景技术】
[0002]随着互补金属氧化物半导体(CMOS)器件尺寸的缩小，芯片封装方法被研究以提高系统性能。在一些情况中，芯片叠层包括并行安排的多个芯片以形成模块，模块一侧设置公共芯片。然后沿着块与公共芯片相对的一侧将该块连接到线路板。
[0003]在包括公共芯片和以并排配置设置的多个芯片的芯片叠层中，大量的硅被封装并互连。然而，穿过公共(即，顶)芯片的互连受拐角交叉(corner crossing)密度的限制。另夕卜，因为功率传输的方向沿着多个芯片中的每个的垂直长度垂直取向，所以到公共芯片的功率输送也具有挑战。
【发明内容】
[0004]根据本发明的一个实施例，提供了一种封装结构，并且该封装结构包括第一和第二芯片，第一和第二芯片中的每一个的至少一个表面是有源表面；以及公共芯片，第一和第二芯片中的至少一个被电互连到所述公共芯片。所述第一和第二芯片的各自的有源表面以面对面设置中彼此直接电互连并且相对于所述公共芯片横向取向。
[0005]根据另一个实施例，提供了一种封装结构，并且该封装包括第一和第二芯片，第一和第二芯片中的每一个都包括具有两个相对表面和在两个相对表面之间延伸的四个侧壁的体，第一和第二芯片中的每一个的两个相对表面中的至少一个是有源表面；以及公共芯片，第一和第二芯片的各自的侧壁中的至少一个被电互连到所述公共芯片。所述第一和第二芯片的各自的有源表面以面对面设置彼此直接电互连并且相对于所述公共芯片横向取向。
[0006]根据另一个实施例，提供了一种封装结构，并且该封装结构包括第一和第二芯片组，每个芯片组至少包括第一和第二芯片，每个芯片组的第一和第二芯片中的每一个的至少一个表面是有源表面，每个芯片组的第一和第二芯片的各自的有源表面以面对面设置彼此直接电互连；以及接合层，第一和第二芯片组通过接合层附着到彼此。
[0007]根据另一个实施例，提供了一种封装结构，并且该封装结构包括第一和第二芯片组，每个芯片组包括至少第一和第二芯片，每个芯片组的第一和第二芯片中的每一个的至少一个表面是有源表面，每个芯片组的第一和第二芯片的各自的有源表面以面对面设置彼此直接电互连；以及接合层，第一和第二芯片组通过接合层附着到彼此。
[0008]根据另一个实施例，提供了一种组装封装结构的方法，其包括以面对面设置直接电互连第一和第二芯片的各自的有源表面，将第一和第二芯片中的至少一个的各自的侧壁电互连到公共芯片，以及相对于公共芯片横向取向第一和第二芯片的各自的有源表面。
[0009]通过本发明的技术将认识到另外的特征和优点。本发明的其它实施例和方面在这里被详细描述并被认为是所要求保护的发明的一部分。为了更好地理解本发明的优点和特征，参考描述和附图。
【专利附图】
【附图说明】
[0010]说明书结论处的权利要求指出并要求保护被认为是本发明的主旨。通过随后联系附图的详细描述将明白本发明的前述和其它优点。
[0011]图1示出了根据实施例的封装结构的透视图；
[0012]图2示出了功率转换芯片面向上的图1的封装结构的侧视图；
[0013]图3示出了根据实施例的芯片组的透视图；
[0014]图4示出了具有附加填充物的图3的芯片组的透视图；
[0015]图5示出了根据另一个实施例的封装结构的俯视图；
[0016]图6示出了根据另一个实施例的封装结构的透视图；
[0017]图7示出了具有第一和第二芯片以及附加芯片的芯片组的俯视图；
[0018]图8示出了用于组装封装结构的第一处理操作的透视图；
[0019]图9示出了用于组装封装结构的第二处理操作的透视图；
[0020]图10示出了用于组装封装结构的第三处理操作的透视图；以及
[0021]图11示出了用于组装封装结构的第四处理操作的透视图。
【具体实施方式】
[0022]在如4Di芯片叠层的芯片叠层中，形式为与普通(顶)芯片并行安排的多个芯片的大量的硅被封装并且互连提供约8.5X或者更大的面积倍增，具有用于4Di芯片叠层和公共芯片之间的功率和通信两者的57.6k连接。然而，穿过公共芯片的互连被拐角交叉密度限制并且因为功率输运是沿多个芯片中每个的垂直长度方向垂直取向的，所以向公共芯片的功率输运面临挑战。
[0023]根据这里描述的实施例，提供了一种芯片叠层并且体现为4Di芯片叠层，其包括以至少有源表面到有源表面(即，面对面)分组设置并具有在它们之间设置的导电元件(例如小栅距微凸起或微连接)的多个芯片。这在芯片对(或者，更具体地，两个或更多个芯片的分组)之间提供相对高的带宽连接并且能够用于，例如，将功率转换或者存储器芯片或者包含如去耦合电容器或者电感器的集成无源器件的芯片附加到处理器芯片。这还有效倍增能够与其它模块紧密电互连的芯片的有源区域。另外，芯片叠层提供每个芯片对或30或更多芯片对中的芯片间的至少28.8k连接，以便用于芯片叠层的总连接至少为864k。另外，面对芯片对的使用是有利的，因为对称设置使得任何应力诱导的弯曲被抵偿。
[0024]现在参考图1和2，提供封装结构10作为示范性芯片叠层。封装结构10至少包括一对或多对第一芯片11、第二芯片12以及在一些情况下，公共芯片12，其与一个或多个芯片对的每一个的第一和第二芯片11和12的至少一个可连接。第一和第二芯片11和12中的至少一个包括电压转换器件14、控制器件15和存储器器件16中的至少一个。第一和第二芯片11和12中的至少一个还包括功率转换芯片17，其被配置为将输入电压转换为第一电压范围以向第一和第二芯片11和12中的另一个供电以及将输入电压转换为第二电压范围以在使用公共芯片13时向公共芯片13供电。[0025]第一芯片11包括具有其中的至少一个是有源表面112的两个相对表面111和四个侧壁113的第一芯片体110。四个侧壁113在两个相对表面111之间延伸。第二芯片12相似地包括具有其中至少一个是有源表面122的两个相对表面121和四个侧壁123的第二芯片体120。同样，四个侧壁123在两个相对表面121之间延伸。虽然示出了第一和第二芯片11和12是矩形，但是应该明白这只是示范性的并且其有可能是其它配置。对于示范性矩形情况，第一和第二芯片11和12取向为使侧壁113和123中的一个是“顶”侧壁113、123并且相对的一个是“底”侧壁113、123。
[0026]对于每一对芯片，第一和第二芯片11和12的各侧壁113和123中的至少一个(SP，“顶”侧壁113、123)通过例如25微米(μ m)栅距拐角交叉电互连(或者至少被配置为电互连)到公共芯片13的有源表面130。即，在一个特定配置中，仅在第一芯片11或者第二芯片12和公共芯片13之间通过25微米栅距拐角交叉提供拐角交叉，因此仅一个芯片直接连接到公共芯片13，其它芯片间接连接到公共芯片13。
[0027]另外，第一和第二芯片11和12的各自的有源表面112和122以有源表面到有源表设置(下文中称为“面对面”设置)直接电互连到彼此。第一和第二芯片11和12的各自的有源表面112和122相对于公共芯片13的有源表面130的平面横向取向。可以在例如第一级封装衬底(参见图6的标号201)和第一和第二芯片11和12的各自的另一侧壁113和123 (即，“底”侧壁113和123)之间提供可控塌陷芯片连接(C4)的阵列20。提供较宽栅距拐角交叉，例如约100微米栅距，以电互连第一和第二芯片11和12的有源表面112和122到对应底侧壁113和123以及C4阵列20。
[0028]第一和第二芯片11和12的一个中的弯曲可以通过在第一和第二芯片11和12的另一个中的弯曲抵偿。可选地，弯曲可以通过第一和第二芯片11和12中的另一个被修正或者张紧。
[0029]在第一和第二芯片11和12之间可以分布至少一个微凸起18或者微连接。为了清晰和简洁目的，这里将描述非限制性微凸起18实施例，但是这不意味着限制或者排他的。可以用如50 μ m栅距提供微凸起18并且微凸起可以用作电导体，通过该电导体将第一和第二芯片11和12的各自的有源表面112和122互相直接电互连。根据实施例，微凸起18还可以以75 μ m栅距插入第一和第二芯片11和12和公共芯片13之间。
[0030]对于一个实施例，其中第一和第二芯片12和13的至少一个包括功率转换芯片17，其被配置为转换输入电压到第一和第二或者更多个的电压范围以分别向第一和第二芯片11和12中的另一个以及公共芯片13供电，第一和第二或者更多的电压范围可以独立。另夕卜，应该明白采用此安排，在电互连的第一和第二芯片11和12之间的微凸起18中将会有很小的电阻电压(IXR)损耗。对于公共芯片13，沿各自的有源芯片表面112或者122的“顶”边缘提供电压或者功率转换区域131并且在功率转换芯片17的各自的有源芯片表面112或者122上在区域131之下提供用于接合的对中的面对芯片(the facing chip)的功率转换区域132 (参见图2)。因此，向公共芯片13传输的电流可以通过对应的拐角交叉和微凸起18传输。电压转换器件14和控制器件15可以作为例如开关电容电源或者降压转换器电源。
[0031]根据实施例，可以以芯片对的形式提供第一和第二芯片11和12。可以通过将晶片接合在一起或者通过将单独的晶片接合在一起形成芯片对。晶片接合方法适合芯片产率高的情况，因为在任意晶片上的缺陷芯片会导致缺陷的芯片对。采用单独的芯片工艺，可以从每个初始晶片选择已知的良好晶片并随后组装。根据组装产率，期望在组装成芯片叠层(即，4Di模块)前测试芯片对。可以通过使得一个芯片至少在一个尺度上略小于另一个在单独的芯片工艺中实现这一点，而这会导致产生可用于测试的探针衬。然后，随后通过另外的硅“填充物”段填充探针衬垫。通过将边缘从一个芯片切割掉并且使用TCA (临时芯片附接；在小尺寸衬垫)型接合衬垫以便通过除去切割的芯片段以暴露测试衬垫并且随后回填硅的“填充物”段，此工艺的变体可以用于晶片接合情况。填充物边缘应该比底芯片边缘略向内以允许4Di芯片叠层的精密组装。
[0032]图3和4示出了上述工艺的实施例。具体地，图3和4示出了芯片对30可以作为示范性芯片组提供。如图3所示，第一和第二芯片11和12的一个可以在至少一个尺度上小于第一和第二芯片11和12的另一个。即，第一芯片11可以在纵向尺度上比第二芯片12更短，这作为第一芯片11被制造为不同于第二芯片12从而第一芯片11比第二芯片12短的结果或者作为第一芯片11的末端部分被切掉的结果。在任一情况中，第二芯片12的暴露部分21可以用作探针或者测试衬垫。一旦完成了探测或者测试，填充物22可以添加到第一芯片11以覆盖第二芯片12的暴露部分21，如图4所示。
[0033]根据可选实施例，可以不添加图4的填充物22。相反，参考图5，第二芯片12的暴露部分21可以电耦合到另一个邻近的芯片对30的另一第二芯片12的互补暴露部分21。如图5所示，在各自的第二芯片12的互补暴露部分21处，两个芯片对30合作形成搭接(lapjoint) 35。在给定的封装结构中，此设置可以对每个芯片对30重复以便形成多个搭接35并且以便给定封装结构的宽度、有源区域和总连接相应增加。
[0034]参考图6，封装结构10还可以包括载体芯片40。载体芯片40可以通过如具有例如75 μ m栅距的微凸起18的导电元件电互连到第一和第二芯片11和12的各自的“底”侧壁113和123从而可以在各自的“顶”和“底”侧壁113和123两者处使用25 μ m栅距拐角交叉从而倍增封装结构10提供的可能的连接的数量。载体芯片40可以由硅形成并且可以限定硅通孔(TSV)以及进一步包括通过TSV电连接到第一和第二芯片的导电元件。可以在封装结构10和第一级封装衬底201之间的载体芯片40的“底”表面上提供C4阵列20。在载体芯片40中的TSV的使用允许使用更低成本的材料和第一级封装衬底的简化。
[0035]仍旧参考图6，并根据又一实施例，封装结构10可以包括“T”连接器50。这些“T”连接器50可以沿着第一和/或第二芯片11和12的邻近的一个的各自的“顶”和/或“底”(即，长)侧壁113和123设置并且被配置为提供垂直和水平连接。“T”连接器50可以由具有在一个或多个表面上的布线的多层陶瓷、两个或更多个接合的玻璃/硅插入物形成。在此实施例中，“T”连接器50可以用于替代在有源芯片表面112和122以及面向公共芯片13的有源表面130的“顶”侧壁113和123之间的“拐角交叉”和在有源芯片表面112和122和面向载体芯片40的“底”侧壁113和123之间的拐角交叉。“T”连接器50可以在邻接芯片对30之间提供电连接(即，水平连接)和/或在芯片对30和普通顶芯片13或者载体芯片40或者如果不存在载体芯片40时的封装衬底201之间提供电连接(即，水平和垂直连接的组合)。“T”连接器50可以连接到芯片对30 (112或者122)的各自的有源表面，他们邻近公共芯片13的有源表面130并使用合适尺寸和栅距的微凸起18或C420连接到公共芯片13的有源表面130。类似的连接可以被制造到载体芯片40或者封装衬底201。[0036]虽然在上面描述并在图1-6中示出的芯片组一般地称为芯片对30或者称为第一和i而芯片11和12，但是应该明白此实施例仅为示范并且在给定的芯片组中可能存在两个或更多芯片的其它设置。即，参考图7，给定的芯片组可以包括第一和第二芯片11和12以及一个或多个附加的芯片60。此附加的芯片60可以设置在第一和第二芯片11和12之间并且被形成为限定TSV61，从而有可能在第一和第二芯片11和12之间通信。在任意情况中，还应该明白封装结构10 —般地包括沿公共芯片13的长度排列的多个芯片组并且封装结构10中的单独芯片组可以包括不同数量的芯片。
[0037]参考图8-11，可选的封装结构1000 (参见图11)可以由芯片组形成，其中每个芯片组包括两个第一芯片1100和两个第二芯片1200。下面将描述组装这样的配置的工艺。
[0038]开始，如图8所示，第一芯片1100和第二芯片1200通过微凸起18电互连以形成第一对70，如上所述。第一芯片1100和第二芯片1200相对彼此旋转90度并且形状基本为矩形(虽然没有要求如此)。这在第二芯片1200的相对的远端限定了暴露部分21，其中第二芯片1200的相对远端延伸超过第一芯片1100的侧壁。如图9所示，随后贯通块71附着到第二芯片1200的暴露部分21。对于高达100-200 μ m的栅距，可以提供含有具有上述相似栅距特性的焊料凸起72或者其它电连接器的贯通块71。贯通块71可以由具有导电过孔的玻璃、具有导电过孔的硅、具有导电过孔的陶瓷，PCB/有机物积层/挠性体(flex)，等等形成。
[0039]参考图10，通过微凸起18相互电互连的第一和第二芯片1100和1200的第二对80可以附着到第一对70上。第二对80的第二芯片1200的暴露部分21通过焊料凸起72或其它电连接器连接到贯通块71。在第一和第二对70和80的两个第一芯片1100之间形成热接合层81。热接合层可以是焊料层、填充的热粘结剂,例如银环氧树脂(epoxy)、或者用如低熔点金属或合金的热导电颗粒填充的环氧树脂。可选地，可以在第一和第二对70和80的非有源主表面上形成流体通道并且介电流体可以流过用于冷却目的。如图11所示，该工艺可以继续以用于另外的对。
[0040]图8-11中示出的封装结构1000允许由在叠层中的所有芯片之间的电连接形成芯片叠层而不使用硅通孔。“底”芯片的面向下表面或者在“底”芯片对中的“顶”芯片的面向下暴露部分21可以使用C42000安装到封装衬底2010以向芯片叠层提供功率和通信。贯通块71可以包括能够附着到封装衬底2010或者系统中的其它处的挠性连接710，以便直接向叠层中的芯片对提供功率和通信而不通过叠层中较低的芯片和贯通块。
[0041]例如，如图11所示，一个或多个上贯通块71可以包括附着到封装衬底2010的挠性连接710。另外，一个或多个贯通块71可以包括附着到其它贯通块71或者系统部件的挠性连接710。系统部件可以包括但是不仅限于，线路板、存储器器件、电源、输入/输出(I/O)装置和/或电/光转换器。
[0042]这是使用的术语仅用于描述特定实施例的目的并且没有旨在限制本发明。如这里使用的，除非内容中明确指明否则单数形式“一” “一个”和“这个”旨在还包括多数形式。还应该明白，术语“包括”和/或“包含”，当在此说明书中使用时，具体指状态特征、整数、步骤、操作、元件和/或部件的存在，但是不排除一个或更多特征、整数、步骤、操作、元件和/或其组的存在或者添加。
[0043]在下面的权利要求中的对应的结构、材料、作用和所有工具或步骤加上功能元件的等价物旨在包括用于结合其它特别要求保护的其它要求保护的元件执行功能的任意结构、材料和作用。给出本发明的描述用于示出和描述目的并且没有旨在穷尽或者限制本发明在公开的形式中。在不脱离描述的本发明的范围和精神下本领域的技术人员应该明白许多修改和变化。选择并描述实施例以便更好地解释本发明的原理以及实际应用，并且使得本领域的其它技术人员明白用于具有各种修改的实施例的本发明适合于所预期的特定用途。
[0044]虽然描述了本发明的实施例，但是本领域的技术人员应该明白，现在和将来，在本发明随后所附的权利要求的范围内可以进行各种改善和增强。这些权利要求应被理解为维持对首次描述的本发明的合适保护。
【权利要求】
1.一种封装结构，包括: 第一和第二芯片; 所述第一和第二芯片中的每一个的至少一个表面是有源表面；以及 公共芯片，所述第一和第二芯片中的至少一个被电互连到所述公共芯片； 所述第一和第二芯片的各自的有源表面以面对面设置彼此直接电互连并且相对于所述公共芯片横向取向。
2.根据权利要求1的封装结构，其中在所述第一和第二芯片中的一个中的弯曲被所述第一和第二芯片中的另一个中的弯曲抵偿。
3.根据权利要求1的封装结构，其中所述第一和第二芯片中的至少一个包括电压或者功率转换器件、控制器件和存储器器件中的至少一种。
4.根据权利要求1的封装结构，还包括在所述第一和第二芯片之间设置的微凸起或微连接中的至少一种，所述各自的有源表面通过所述微凸起或微连接直接电互连。
5.根据权利要求1的封装结构，其中所述第一和第二芯片中的一个在至少一个尺度上小于所述第一和第二芯片中的另一个。
6.根据权利要求1的封装结构，其中所述第一和第二芯片在至少一个尺度上相对彼此旋转。
7.根据权利要求1的封装结构，还包括载体芯片，所述第一和第二芯片电互连到所述载体芯片。`
8.根据权利要求1的封装结构，其中所述第一和第二芯片每一个在数量上是复数并且被以沿所述公共芯片的长度设置的芯片组的形式提供。
9.根据权利要求8的封装结构，其中所述芯片组中的一个或多个包括附加的芯片。
10.根据权利要求7的封装结构，其中邻近芯片组通过搭接电互连。
11.一种封装结构，包括: 第一和第二芯片，所述第一和第二芯片中的每一个都包括具有两个相对表面和在所述两个相对表面之间延伸的四个侧壁的体； 所述第一和第二芯片中的每一个的所述两个相对表面中的至少一个是有源表面；以及 公共芯片，所述第一和第二芯片的各自的侧壁中的至少一个被电互连到所述公共芯片; 所述第一和第二芯片的所述各自的有源表面以面对面设置彼此直接电互连并且相对于所述公共芯片横向取向。
12.根据权利要求11的封装结构，其中在所述第一和第二芯片中的一个中的弯曲被所述第一和第二芯片中的另一个中的弯曲抵偿。
13.根据权利要求11的封装结构，其中所述第一和第二芯片中的至少一个包括电压或者功率转换器件、控制器件和存储器器件中的至少一种。
14.根据权利要求11的封装结构，还包括在所述第一和第二芯片之间设置的微凸起或者微连接中的至少一种，所述各自的有源表面通过所述微凸起或微连接直接电互连。
15.根据权利要求11的封装结构，其中所述第一和第二芯片中的一个在至少一个尺度上小于所述第一和第二芯片中的另一个。
16.根据权利要求11的封装结构，其中所述第一和第二芯片在至少一个尺度上相对彼此旋转。
17.根据权利要求11的封装结构，还包括载体芯片，所述第一和第二芯片电互连到所述载体芯片。
18.根据权利要求11的封装结构，其中所述第一和第二芯片每一个在数量上是复数并且被以沿所述公共芯片的长度设置的芯片组的形式提供。
19.根据权利要求18的封装结构，其中所述芯片组中的一个或多个包括附加的芯片。
20.根据权利要求18的封装结构，其中邻近芯片组通过搭接电互连。
21.一种封装结构，包括: 至少第一和第二芯片的芯片组； 每个芯片组的所述第一和第二芯片的每一个的至少一个表面是有源表面；以及 公共芯片，所述芯片组的每一个的所述第一和第二芯片中的至少一个被电互连到所述公共芯片； 所述芯片组的每一个的所述第一和第二芯片的各自的有源表面以面对面设置彼此直接电互连并且相对于所述公共芯片横向取向。
22.—种封装结构,包括: 第一和第二芯片组，每个芯片组至少包括第一和第二芯片； 每个芯片组的所述第一和第二芯片的每一个的至少一个表面是有源表面；` 所述芯片组的每一个的所述第一和第二芯片的各自的有源表面以面对面设置彼此直接电互连；以及 接合层，所述第一和第二芯片组通过所述接合层附着到彼此。
23.根据权利要求22的封装结构，还包括贯通块，每个芯片组的所述第一和第二芯片的每一个的各自的至少一个有源表面通过所述贯通块互连。
24.根据权利要求22的封装结构，还包括封装衬底，底芯片组被互连到所述封装衬底。
25.一种组装封装结构的方法，包括: 以面对面设置直接电互连第一和第二芯片的各自的有源表面； 将所述第一和第二芯片的各自的侧壁中的至少一个电互连到公共芯片；以及 相对于所述公共芯片横向取向所述第一和第二芯片的所述各自的有源表面。
26.根据权利要求25的方法，还包括通过在所述第一和第二芯片中的一个中的弯曲抵偿所述第一和第二芯片中的另一个中的弯曲。
27.根据权利要求25的方法，还包括形成具有电压或者功率转换器件、控制器件、包括电容器或电感器的无源器件或存储器器件中的至少一种的所述第一和第二芯片中的至少一种。
28.根据权利要求25的方法，还包括在所述第一和第二芯片之间设置微凸起或微连接中的至少一个。
29.根据权利要求25的方法，还包括与所述第一和第二芯片中的一个相比，减少所述第一和第二芯片中的另一个的至少一个尺度上的尺寸。
30.根据权利要求25的方法，还包括将所述第一个和第二芯片电连接到载体芯片。
31.根据权利要求25的方法，还包括以沿所述公共芯片的长度设置的芯片组的形式提供多个所述第一和第二芯片。
32.根据权利要求31的方法，其中所述芯片组中的一个或多个包括附加的芯片。
33.根据权利要求31的方 法，还包括通过搭接电连接邻近的芯片组。
【文档编号】H01L21/60GK103887277SQ201310584975
【公开日】2014年6月25日 申请日期:2013年11月19日 优先权日:2012年12月20日
【发明者】E·G·科尔根, P·W·科特乌斯, R·L·威斯涅夫 申请人:国际商业机器公司