用于功率器件的超结结构及制造方法

用于功率器件的超结结构及制造方法
【专利摘要】功率器件包括有源区域和包围有源区域的终端区域。第一和第二导电类型的多个导柱在有源区域和终端区域的每一个中交替布置。有源区域和终端区域中的第一导电类型的导柱具有基本上相同的宽度，而有源区域中的第二导电类型的导柱具有比终端区域中的第二导电类型的导柱更小的宽度，使得有源区域和终端区域的每一个中的电荷平衡状态导致终端区域中的击穿电压比有源区域中的击穿电压更高。
【专利说明】用于功率器件的超结结构及制造方法
[0001]本申请是申请日为2008年9月19日、申请号为200880117046.4 (对应PCT申请的申请号为PCT/US2008/077118)且发明名称为“用于功率器件的超结结构及制造方法”的中国专利申请的分案申请。
[0002]相关申请的引用
[0003]本申请要求2007年9月21日提交的美国临时申请第60/974，433号的权益，其内容为了所有目的而整体结合于此以供参考。
【技术领域】
[0004]本发明通常涉及半导体技术，尤其涉及改进的功率半导体器件(例如，晶体管和二极管)的各种实施方式及其制造方法。
【背景技术】
[0005]功率电子应用中的关键部件是固态开关。从车辆应用中的点火控制到电池供电的消费者电子器件，到工业应用中的功率变流器，需要最佳地符合特定应用的要求的功率开关。固态开关包括，例如，功率金属氧化物半导体场效应晶体管(功率M0SFET)、绝缘栅双极晶体管(IGBT)和各种类型的继续发展成符合此要求的半导体闸流管。在功率MOSFET的情况中，与许多其它技术一起，已开发了以下技术，例如，具有侧通道的双扩散结构(DMOS)(例如，授予Blanchard等人的美国专利第4，682, 405号)、沟槽栅极结构(例如,授予Mo等人的美国专利第6，429，481号)、以及各种用于晶体管漂移区域中的电荷平衡的技术(例如，授予Temple的美国专利第4，941，026号、授予Chen的美国专利第5，216，275号和授予Neilson的美国专利第6，081，009号)，以应对不同的并通常竞争性的性能需求。
[0006]功率开关的部分规定性能特性是其导通电阻、击穿电压和开关速度。根据具体应用的需求，将不同的重点放在这些性能标准的每一个上面。例如，对于大于约300至400伏的电力应用，与功率MOSFET相比，IGBT表现出固有的较低的导通电阻，但是其开关速度由于其较慢的关闭特性而较低。因此，对于具有要求低导通电阻的低开关频率的大于400伏的应用，IGBT是优选开关，而功率MOSFET通常是为相对较高的频率应用选择的器件。如果所给定应用的频率需求规定所使用的开关的类型，则电压需求确定具体开关的结构组成。例如，在功率MOSFET的情况中，由于漏极-至-源极导通电阻Rdsmi和击穿电压之间的比例关系，在保持低Rdsmi的同时改进晶体管的电压性能提出挑战。已开发晶体管漂移区域中的各种电荷平衡结构，以用不同的成功度来应对此挑战。
[0007]器件性能参数也被制造过程和芯片封装所影响。已尝试通过开发各种改进的处理和封装技术来应对部分这些挑战。
[0008]不管其是超便携消费者电子器件还是通信系统中的路由器和集线器，功率开关的各种应用始终随着电子工业的扩展而增长。因此，功率开关仍是具有较高开发潜力的半导体器件。
【发明内容】

[0009]根据本发明的一种实施方式，功率器件包括有源区域和包围有源区域的终端区域(termination region)、以及在有源区域和终端区域的每一个中交替布置的第一和第二导电类型(传导类型)的多个导柱(柱，pillar)，其中，有源区域和终端区域中的第一导电类型的导柱具有基本上相同的宽度，而有源区域中的第二导电类型的导柱具有比终端区域中的第二导电类型的导柱更小的宽度，使得有源区域和终端区域的每一个中的电荷平衡状态导致终端区域中的击穿电压比有源区域中的击穿电压更高。
[0010]在一个变型中，第一导电类型是P型,而第二导电类型是N型。
[0011]在另一变型中，第一导电类型是N型，而第二导电类型是P型。
[0012]在另一变型中，第一导电类型的每一个导柱包括用P型硅基本上填充的沟槽，该沟槽通过形成第二导电类型的导柱的N型区域而彼此隔开。
[0013]在另一变型中，有源区域中的第一导电类型的导柱具有与终端区域中的第一导电类型的导柱基本上相同的掺杂分布。
[0014]在另一变型中，有源区域包括在有源区域中的第二导电类型的至少一个导柱上方延伸的平面栅极结构。
[0015]在另一变型中，有源区域包括在有源区域中的第二导电类型的至少一个导柱内延伸至预定深度的沟槽栅极结构。
[0016]在另一变型中，有源区域不包括在有源区域中的第二导电类型的任何导柱上方延伸的栅极结构。
[0017]在另一变型中，有源区域中的第一导电类型的导柱是条形(stripe-shaped)的，而终端区域中的第一导电类型的多个导柱以同心方式包围有源区域。
[0018]在另一变型中，有源区域和终端区域中的第一导电类型的多个导柱是同心的。
[0019]在另一变型中，第一导电类型的多个导柱具有是有源导柱的延伸部的终端导柱，而另外多个终端导柱平行于有源区域。
[0020]根据本发明的另一种实施方式，功率器件包括有源区域、过渡区域(transitionregion)、和包围有源区域与过渡区域的终端区域、以及在有源区域和终端区域的每一个中交替布置的第一和第二导电类型的多个导柱，过渡区域在有源区域和终端区域之间具有第一导电类型的至少一个导柱和第二导电类型的至少一个导柱，有源区域中的第一导电类型的多个导柱连接至源极端子(源极终端，source terminal),终端区域中的第一导电类型的多个导柱浮动(floating)，并且过渡区域中的第一导电类型的至少一个导柱通过第一导电的桥接扩散(bridging diffusion)连接至源极端子,该第一导电的桥接扩散将过渡区域中的第一导电类型的至少一个导柱连接至有源区域中的第一导电类型的多个导柱中的一个，其中，桥接扩散穿过第二导电类型的至少一个导柱的宽度延伸，有源区域和终端区域中的第一导电类型的导柱和过渡区域中的第一导电类型的至少一个导柱都具有基本上相同的宽度，并且有源区域中的第二导电类型的导柱具有比过渡区域中的第二导电类型的至少一个导柱的宽度更小的宽度，使得有源区域和过渡区域的每一个中的电荷平衡状态导致过渡区域中的击穿电压比有源区域中的击穿电压更高。
[0021]在一个变型中，有源区域中的第二导电类型的导柱具有比终端区域中的第二导电类型的多个导柱的宽度更小的宽度，使得有源区域和终端区域的每一个中的电荷平衡状态导致终端区域中的击穿电压比有源区域中的击穿电压更高。
[0022]在另一变型中,有源区域包括第一导电类型的本体区域(body region)、和在本体区域中的第二导电类型的源极区域，其中桥接扩散比本体区域延伸更深。
[0023]在另一变型中，桥接扩散和本体区域具有基本上相似的掺杂浓度。
[0024]在另一变型中，有源区域包括第一导电类型的本体区域、和在本体区域中的第二导电类型的源极区域，其中桥接扩散比本体区域延伸至更浅的深度。
[0025]在另一变型中，桥接扩散具有比本体区域更低的掺杂浓度。
[0026]在另一变型中，第一导电类型是P型，而第二导电类型是N型。
[0027]在另一变型中，第一导电类型是N型，而第二导电类型是P型。
[0028]在另一变型中，第一导电类型的每一个导柱包括用P型硅基本上填充的沟槽，该沟槽通过形成第二导电类型的导柱的N型区域而彼此隔开。
[0029]在另一变型中，有源区域和终端区域中的第一导电类型的导柱和过渡区域中的第一导电类型的至少一个导柱都具有基本上相同的掺杂分布。
[0030]在另一变型中，有源区域包括在有源区域中的第二导电类型的至少一个导柱上方延伸的平面栅极结构。
[0031]在另一变型中，有源区域包括在有源区域中的第二导电类型的至少一个导柱内延伸至预定深度的沟槽栅极结构。
[0032]在另一变型中，有源区域不包括在有源区域中的第二导电类型的任何导柱上方延伸的栅极结构。
[0033]在另一变型中，有源区域中的第一导电类型的多个导柱和过渡区域中的第一导电类型的至少一个导柱是条形的，并且，终端区域中的第一导电类型的多个导柱以同心方式包围有源区域和过渡区域。
[0034]在另一变型中，有源区域和终端区域中的第一导电类型的多个导柱和过渡区域中的第一导电类型的至少一个导柱是同心的。
[0035]根据本发明的另一种实施方式，功率器件包括有源区域和包围有源区域的终端区域、以及在有源区域和终端区域的每一个中交替布置的第一和第二导电类型的多个导柱，有源区域和终端区域中的第一导电类型的导柱具有基本上相同的宽度并彼此隔开基本上相同的距离，并且，第一导电类型的表面讲区域(表面势讲区域，surface well region)穿过终端区域中的第一导电类型的两个或多个导柱的顶部区域延伸，每一个表面阱区域以其相应的第一导电类型的导柱为中心，并且至少两个表面阱区域具有不同的宽度。
[0036]在一个变型中，两个或多个表面阱区域的宽度在远离有源区域的方向上减小。
[0037]在另一变型中，两个或多个表面阱区域具有相同的宽度。
[0038]在另一变型中，一个或多个表面阱区域的宽度大于第一导电类型的导柱的宽度。
[0039]在另一变型中，一个或多个表面阱区域的宽度小于第一导电类型的导柱的宽度。
[0040]在另一变型中，有源区域包括第一导电类型的本体区域、和阱区域中的第二导电类型的源极区域，其中本体区域比表面阱区域延伸更深。
[0041]在另一变型中，有源区域包括第一导电类型的本体区域、和阱区域中的第二导电类型的源极区域，其中本体区域具有比表面阱区域更高的掺杂浓度。
[0042]在另一变型中，具有表面阱区域的第一导电类型的两个或多个导柱穿过其顶部区域浮动。
[0043]在另一变型中，第一导电类型是P型，而第二导电类型是N型。
[0044]在另一变型中，第一导电类型是N型，而第二导电类型是P型。
[0045]在另一变型中，第一导电类型的每一个导柱包括用P型硅基本上填充的沟槽，该沟槽通过形成第二导电类型的导柱的N型区域而彼此隔开。
[0046]在另一变型中，有源区域和终端区域中的第一导电类型的导柱都具有基本上相同的掺杂分布。
[0047]在另一变型中，有源区域包括在有源区域中的第二导电类型的至少一个导柱上方延伸的平面栅极结构。
[0048]在另一变型中，有源区域包括在有源区域中的第二导电类型的至少一个导柱内延伸至预定深度的沟槽栅极结构。
[0049]在另一变型中，有源区域不包括在有源区域中的第二导电类型的任何导柱上方延伸的栅极结构。
[0050]在另一变型中，有源区域中的第一导电类型的多个导柱是条形的，并且，终端区域中的第一导电类型的多个导柱以同心方式包围有源区域。
[0051]在另一变型中，有源区域和终端区域中的第一导电类型的多个导柱是同心的。
[0052]在另一变型中，第一导电类型的多个导柱具有是有源导柱的延伸部的终端导柱，并且，另外多个终端导柱平行于有源区域中的第一和第二导电类型的多个导柱延伸。
[0053]根据本发明的另一种实施方式，功率器件包括有源区域和包围有源区域的终端区域、在有源区域和终端区域的每一个中交替布置的第一和第二导电类型的多个导柱，有源区域和终端区域中的第一导电类型的导柱具有基本上相同的宽度并且彼此隔开基本上相同的距离，并且，第一导电类型的表面阱区域穿过终端区域中的第一导电类型的两个或多个导柱的顶部区域延伸，一个或多个表面阱区域相对于其相应的第一导电类型的导柱偏移，并且至少两个表面阱区域具有不同的宽度。
[0054]在一个变型中，两个或多个表面阱区域合并在一起。
[0055]在另一变型中，两个或多个表面阱区域的宽度在远离有源区域的方向上减小。
[0056]在另一变型中，一个或多个表面阱区域的宽度大于第一导电类型的导柱的宽度。
[0057]在另一变型中，一个或多个表面阱区域的宽度小于第一导电类型的导柱的宽度。
[0058]根据本发明的另一种实施方式，功率器件包括有源区域和包围有源区域的终端区域、以及在有源区域和终端区域的每一个中交替布置的第一和第二导电类型的多个导柱，有源区域中的第一导电类型的导柱是条形的，而终端区域中的第一导电类型的导柱是同心的，第一导电类型的条形导柱的端部与第一导电的第一个同心导柱隔开，以在其之间形成第二导电类型的间隙区域(禁带区域，gap region)，其中没有第一导电类型的扩散区域穿过间隙区域延伸，从而允许间隙区域浮动。
[0059]在一个变型中，在终端和间隙区域之间插入至少一个全浮动的台面(台式晶体管，台地,mesa),以提供额外的隔离。
[0060]在另一变型中，在终端和间隙区域之间插入至少一个部分浮动的台面，以提供额外的隔尚。
[0061]根据本发明的另一种实施方式，功率器件包括有源区域和包围有源区域的终端区域、以及在有源区域和终端区域的每一个中交替布置的第一和第二导电类型的多个导柱，有源区域中的第一导电类型的导柱是条形的，而终端区域中的第一导电类型的导柱被布置为同心围绕有源区域但不连续，第一导电类型的条形导柱的端部与第一导电的第一个同心导柱隔开，以在其之间形成第二导电类型的间隙区域，其中没有第一导电类型的扩散区域穿过间隙区域延伸，从而允许间隙区域浮动。
[0062]在一个变型中，至少一个同心布置的终端导柱是连续的。
[0063]在另一变型中，在终端和间隙区域之间插入至少一个全浮动的台面，以提供额外的隔尚。
[0064]在另一变型中，在终端和间隙区域之间插入至少一个部分浮动的台面，以提供额外的隔尚。
[0065]根据本发明的另一种实施方式，功率器件包括有源区域和包围有源区域的终端区域、在有源区域中电接触多晶娃栅极的栅极互连(gate interconnect)、在有源区域中电接触源极区域的源极互连、在有源区域和终端区域的每一个中交替布置的第一和第二导电类型的多个导柱、以及在最靠近有源区域的终端区域中的第一和第二导电类型的多个导柱中的一个或多个上方延伸但是与其绝缘的多晶娃场板(field plate),其中多晶娃场板连接至源极互连。
[0066]在一个变型中，栅极互连的部分延伸入终端区域中，构造多晶硅场板使得在栅极互连和终端区域中的第二导电类型的导柱之间延伸。
[0067]在另一变型中，第一导电类型的扩散区域在沿着有源区域的边缘区域延伸的栅极互连部分的下方延伸。
[0068]根据本发明的另一种实施方式，功率器件包括有源区域和包围有源区域的终端区域、在有源区域中电接触多晶硅栅极的栅极互连、在有源区域中电接触源极区域的源极互连、在有源区域和终端区域的每一个中交替布置的第一和第二导电类型的多个导柱、以及在终端区域和设置于终端和有源区域之间的隔离区域(绝缘区域，isolation region)中的第一和第二导电类型的多个导柱中的一个或多个上方延伸但是与其绝缘的多晶硅场板，其中多晶硅场板连接至源极互连。
[0069]在一个变型中，栅极互连的部分延伸入隔离区域中，构造多晶硅场板使得在栅极互连和隔离区域中的第二导电类型的导柱之间延伸。
[0070]在另一变型中，栅极互连的部分延伸入终端区域中，构造多晶硅场板使得在栅极互连和终端区域中的第二导电类型的导柱之间延伸。
[0071]在另一变型中，第一导电类型的扩散区域在沿着有源区域的边缘区域延伸的栅极互连部分的下方延伸。
[0072]根据本发明的另一种实施方式，功率器件包括有源区域和包围有源区域的终端区域、在有源区域和终端区域的每一个中交替布置的第一和第二导电类型的多个导柱，有源区域中的第一导电类型的导柱是条形的，第一导电类型的本体区域穿过有源区域中的第一导电类型的条形导柱延伸，但是在有源区域中的第一导电类型的条形导柱的端部之前终止，第一导电类型的一个或多个扩散区域至少在其中本体区域不延伸的有源区域中的第一导电类型的条形导柱的部分中延伸。
[0073]在一个变型中，至少一个扩散的第一导电类型区域桥接有源本体区域。[0074]在另一变型中，没有第一导电类型的扩散区域桥接有源本体区域。
[0075]在另一变型中，第一导电的至少一个扩散区域延伸得超出条形有源导柱的端部。
[0076]在另一变型中，第一导电的至少一个扩散区域与条形有源导柱的端部重合。
[0077]在另一变型中，第一导电的至少一个扩散区域包含在条形有源导柱的端部的边界内。
[0078]根据本发明的另一种实施方式，功率器件包括有源区域和包围有源区域的终端区域、在有源区域和终端区域的每一个中交替布置的第一和第二导电类型的多个导柱、以及终端区域中的多个导电浮动场板，每一个浮动场板在终端区域中的第一导电类型的至少一个导柱上方延伸但是与其绝缘。
[0079]根据本发明的另一种实施方式，功率器件包括有源区域和包围有源区域的终端区域；在有源区域中交替布置的第一和第二导电类型的多个有源导柱，第一和第二导电类型的多个有源导柱延伸入终端区域中；在终端区域中交替布置的第一和第二导电类型的多个终端导柱，第一和第二导电类型的所有多个有源和终端导柱彼此平行；以及以同心方式在终端区域中延伸的具有基本上直角的拐角的第一导电类型的多个表面P-阱环，多个表面P-阱环与从有源区域延伸出的有源区域中的第一和第二导电类型的有源导柱的部分相交，每一个环进一步穿过不延伸入有源区域中的多个第一导电类型导柱中的相应一个的上表面区域延伸。
[0080]在一个变型中，将第一和第二导电类型的多个有源和终端导柱构造为具有富N电荷平衡状态。
[0081]在另一变型中，第一导电类型的多个有源和终端导柱具有基本上相同的宽度，并且彼此隔开基本上相同的距离。
[0082]在另一变型中，第一导电类型的多个有源和终端导柱的宽度小于第一导电类型的多个有源和终端导柱之间的间隔，使得在有源区域和终端区域中产生富N电荷平衡状态。
[0083]在另一变型中，将延伸入终端区域中的第一和第二导电类型的多个有源导柱的部分构造为具有富N电荷平衡状态。
[0084]在另一变型中，在终端区域中延伸的第一导电类型的多个有源导柱中的每一个的一部分在远离有源区域的方向上具有逐渐变窄的宽度。
[0085]在另一变型中，在终端区域中延伸的第一导电类型的多个有源导柱中的每一个的一部分具有比在有源区域中延伸的部分更窄的宽度。
[0086]根据本发明的另一种实施方式，形成功率器件的方法包括:在第一导电类型的娃区域中形成深沟槽、在每一个沟槽的底部上注入第二导电类型的掺杂剂、用第二导电类型的硅材料基本上填充每一个沟槽,从而有效地增加包括注入区域和基本上填充每一个沟槽的硅材料的第二导电类型的导柱的深度。
[0087]在一个变型中，应用一个或多个温度循环，以扩散开所注入的掺杂剂。
[0088]在另一变型中，第二导电类型的注入物掺杂充分足够高以在导柱底部产生富P不平衡状态。
[0089]在另一变型中，将相同宽度的导柱彼此隔开相同的距离。
[0090]在另一变型中，导柱的宽度小于导柱之间的间隔。
[0091]在另一变型中，导柱的宽度大于导柱之间的间隔。[0092]根据本发明的另一种实施方式，功率器件包括在硅层中交替布置的第一和第二导电类型的多个导柱、第一导电类型的多个富集区域，每一个富集区域形成在第一导电类型的多个导柱中的一个的底部，以由此在第一导电类型的多个导柱的底部形成电荷不平衡状态，使得在第一导电类型的多个导柱的底部出现雪崩击穿的发生。
[0093]根据本发明的另一种实施方式，形成功率器件的方法包括:在基板(衬底)上方形成第一导电类型的第一硅层、注入掺杂剂以在第一硅层的上部中形成第二导电类型的富集区域、在第一硅层上方形成第一导电类型的第二硅层、形成穿过第二硅层延伸的沟槽、以及用第二导电类型的硅材料基本上填充每一个沟槽，使得每一个沟槽中的第二导电的硅材料中的掺杂剂与至少一个富集区域合并，从而形成第二导电类型的导柱，每一个导柱在其底部具有比导柱的剩下部分更大的掺杂浓度。
[0094]在一个变型中，第二导电类型的注入物掺杂充分足够高以在导柱底部产生富P不平衡状态。
[0095]在另一变型中，将相同宽度的导柱彼此隔开相同的距离。
[0096]在另一变型中，导柱的宽度小于导柱之间的间隔。
[0097]在另一变型中，导柱的宽度大于导柱之间的间隔。
[0098]在另一变型中，P-导柱穿过P富集区域延伸。
[0099]根据本发明的另一种实施方式，功率器件包括有源区域和包围有源区域的终端区域、在有源区域中交替布置的第一和第二导电类型的多个有源导柱、以及在终端区域中交替布置的第一和第二导电类型的多个终端导柱，第一导电类型的富集区域形成在第一导电类型的多个有源导柱的全部或其子集(亚组，subset)中，但是终端导柱均不是第一导电类型的。
[0100]在一个变型中，富集区域不沿着第一导电类型的多个有源导柱的全长延伸。
[0101]在另一变型中，富集区域沿着第一导电类型的多个有源导柱的长度不连续。
[0102]在另一变型中，富集区域不平行于第一导电类型的多个有源导柱。
[0103]在另一变型中，富集区域比第一导电类型的多个有源导柱更宽。
[0104]在另一变型中，富集区域比第一导电类型的多个有源导柱更窄。
[0105]在另一变型中，P-导柱穿过P富集延伸。
[0106]根据本发明的另一种实施方式，功率器件包括有源区域和包围有源区域的终端区域、在有源区域中交替布置的第一和第二导电类型的多个有源导柱、以及在终端区域中交替布置的第一和第二导电类型的多个终端导柱，第一导电类型的补偿区域穿过第一和第二导电类型的多个有源导柱的一部分延伸。
[0107]在一个变型中，补偿区域进一步穿过第一和第二导电类型的多个终端导柱的底部延伸。
[0108]在另一变型中，补偿区域由与第一导电类型的多个有源导柱中的至少两个相交的一个或多个条带(stripe)形成。
[0109]在另一变型中，补偿区域由与第二导电类型的多个有源导柱中的至少两个相交的一个或多个条带形成。
[0110]在另一变型中，补偿区域由不平行于第一导电类型的多个有源导柱的一个或多个条带形成。[0111]在另一变型中，P-导柱穿过补偿区域延伸。
[0112]根据本发明的另一种实施方式，功率器件包括有源区域和包围有源区域的终端区域、在有源区域中交替布置的第一和第二导电类型的多个有源导柱、以及在终端区域中交替布置的第一和第二导电类型的多个终端导柱，第二导电类型的富集区域形成在第一导电类型的多个有源导柱的全部或其子集中。
[0113]在一个变型中，N富集区域不沿着第一导电类型的多个有源导柱的全长延伸。
[0114]在另一变型中，N富集区域沿着第一导电类型的多个有源导柱的长度不连续。
[0115]在另一变型中，N富集区域不平行于第一导电类型的多个有源导柱。
[0116]在另一变型中，富集区域也形成在第一导电类型的多个终端导柱的全部或其子集的底部。
[0117]在另一变型中，富集区域比第一导电类型的多个有源导柱更宽。
[0118]在另一变型中，富集区域比第一导电类型的多个有源导柱更窄。
[0119]在另一变型中，N富集区域不平行于第一导电类型的多个有源导柱。
[0120]根据本发明的另一种实施方式，功率器件包括有源区域和包围有源区域的终端区域、在有源区域中交替布置的第一和第二导电类型的多个有源导柱、以及在终端区域中交替布置的第一和第二导电类型的多个终端导柱，第二导电类型的富集区域形成在第二导电类型的多个有源导柱的全部或其子集中。
[0121]在一个变型中，N富集区域不沿着第二导电类型的多个有源导柱的全长延伸。
[0122]在另一变型中，N富集区域沿着第二导电类型的多个有源导柱的长度不连续。
[0123]在另一变型中，N富集区域不平行于第二导电类型的多个有源导柱。
[0124]在另一变型中，富集区域也形成在第二导电类型的多个终端导柱的全部或其子集的底部。
[0125]在另一变型中，富集区域比第二导电类型的多个有源导柱更宽。
[0126]在另一变型中，富集区域比第二导电类型的多个有源导柱更窄。
[0127]在另一变型中，N富集区域不平行于第二导电类型的多个有源导柱。
[0128]根据本发明的另一种实施方式，功率器件包括有源区域和包围有源区域的终端区域、在有源区域中交替布置的第一和第二导电类型的多个有源导柱、以及在终端区域中交替布置的第一和第二导电类型的多个终端导柱，第二导电类型的富集区域穿过所有第一和第二导电类型的多个有源导柱的全部或其一部分。
[0129]在一个变型中，富集区域进一步穿过第一和第二导电类型的多个终端导柱的底部部分延伸。
[0130]在另一变型中，N富集区域由与第一导电类型的多个有源导柱中的至少两个相交的一个或多个条带形成。
[0131]在另一变型中，N富集区域由与第二导电类型的多个有源导柱的至少两个相交的一个或多个条带形成。
[0132]在另一变型中，N富集区域由不平行于第一导电类型的多个有源导柱的一个或多个条带形成。
[0133]在另一变型中，P-导柱穿过N富集区域延伸。
[0134]根据本发明的另一种实施方式，功率器件包括有源区域和包围有源区域的终端区域、在有源区域中交替布置的第一和第二导电类型的多个有源导柱、栅极垫区域(栅极衬垫区域，gate pad area)、以及在有源区域中延伸的多个多晶硅栅极，其中，预定数量的多个多晶硅栅极也延伸入栅极垫区域中。
[0135]在一个变型中，功率器件包括在多个多晶硅栅极之间延伸并与其重叠的阱区域，阱区域进一步在栅极垫区域中延伸。
[0136]在另一变型中，功率器件包括用于电连接相邻多晶硅栅极的多晶硅桥。
[0137]在另一变型中，多晶硅桥位于栅极垫区域中。
[0138]在另一变型中，多晶硅桥位于沿着栅极垫区域的外围处。
[0139]在另一变型中，阱区域在多个多晶硅栅极中的相邻栅极之间延伸，其中，选择每一个多晶硅桥的宽度，使得每一个多晶硅桥的相对侧上的阱区域合并。
[0140]在另一变型中，栅极垫区域包括栅极垫金属，功率器件进一步包括在远离栅极垫区域并与多个多晶娃栅极延伸的方向垂直的方向上从栅极垫金属的一侧延伸出的栅极烧口金属(gate runner metal)。
[0141]在另一变型中，功率器件包括多个触点(接触部，contact)，将每一个触点构造为使栅极烧口金属与多个多晶娃栅极中的一个接触。
[0142]在另一变型中，功率器件包括多个触点，将每一个触点构造为使栅极垫金属与延伸入栅极垫区域中的多个多晶硅栅极中的一个接触。
[0143]在另一变型中，多个触点位于沿着栅极垫区域的外围处。
[0144]在另一变型中，多个触点位于沿着穿过栅极垫区域的中间部分延伸的行处。
[0145]根据本发明的另一种实施方式，功率器件包括半导体区域中的沟槽；每一个沟槽中的硅材料，使得硅材料和在相邻沟槽之间延伸的半导体区域的部分形成交替导电类型的导柱；以及通过栅极介电层与半导体区域绝缘的栅电极，其中，构造沟槽和栅极介电层，使得栅极介电层在横向不与沟槽重叠。
[0146]根据本发明的另一种实施方式，形成功率器件的方法包括:在半导体区域中形成沟槽；在每一个沟槽中形成硅材料，使得硅材料和在相邻沟槽之间延伸的半导体区域的部分形成交替导电类型的导柱；以及形成通过栅极介电层与半导体区域绝缘的栅电极，其中，构造沟槽和栅极介电层，使得栅极介电层在横向不与沟槽重叠。
[0147]根据本发明的另一种实施方式，容纳功率器件的芯片包括有源区域、包围有源区域的终端区域、沿着芯片外围的位置线区域(划线区域，划片线区域，scribe line area)、在有源区域中交替布置的第一和第二导电类型的多个有源导柱、在终端区域中布置的第一和第二导电类型的多个同心终端导柱、以及在位置线区域中交替布置的第一和第二导电类型的多个同心位置线导柱。
[0148]根据本发明的另一种实施方式，容纳功率器件的芯片包括有源区域、包围有源区域的终端区域、沿着芯片外围的位置线区域、在有源区域中交替布置的第一和第二导电类型的多个有源导柱、在终端区域中交替布置的第一和第二导电类型的多个终端导柱、以及在位置线区域中交替布置的第一和第二导电类型的多个位置线导柱，其中，第一和第二导电类型的多个位置线导柱在与位置线区域延伸的方向垂直的方向上延伸。
[0149]在一个变型中，芯片包括被构造为接触第一导电类型的多个位置线导柱使得在操作过程中将第一导电类型的多个位置线导柱加偏压至预定电势的互连层。[0150]在另一变型中，第一和第二导电类型的多个位置线导柱与第一和第二导电类型的多个终端导柱隔开预定的台面间隔。
[0151]在另一变型中，第一和第二导电类型的多个有源导柱是条形的，第一和第二导电类型的多个终端导柱是同心的。
[0152]在另一变型中，第一和第二导电类型的多个有源导柱和第一和第二导电类型的多个终端导柱是条形的。
[0153]根据本发明的另一种实施方式，功率器件包括有源区域和包围有源区域的终端区域、以及在有源区域和终端区域的每一个中交替布置的第一和第二导电类型的多个导柱，有源区域中的第一导电类型的导柱是条形的，而终端区域中的第一导电类型的导柱是同心的，第一导电类型的条形导柱的端部与第一导电的第一个同心导柱隔开，以在其之间形成第二导电类型的间隙区域，其中，间隙区域具有预定宽度，将该预定宽度选择为使得相对于有源区域中的电荷平衡状态沿着间隙区域获得电荷平衡状态，这导致有源区域具有比沿着间隙区域的击穿电压更低的击穿电压。
[0154]在一个变型中，有源区域和终端区域两者中的第一导电类型的导柱形成在沟槽中，沟槽具有锥形侧壁，其中，间隙区域的预定宽度部分取决于沟槽侧壁逐渐变细的程度以及有源区域中的第一导电类型的导柱之间的间隔。
[0155]根据本发明的另一种实施方式，功率器件包括在基板上方的下外延层；在下外延层上方并与下外延层接触的上外延层；穿过上外延层延伸并在下外延层内终端的多个沟槽，每一个沟槽具有锥形侧壁；以及硅材料，硅材料形成在每一个沟槽中，使得硅材料与在相邻沟槽之间延伸的上下外延层的部分一起形成交替的导电类型的导柱，其中，上外延层具有比下外延层更高的掺杂浓度。
[0156]在一个变型中，上外延层包括靠近上外延层的顶表面的在相邻沟槽之间的JFET注入物区域，JFET注入物区域具有与上外延层相同的导电类型，但是具有比上外延层更高的掺杂浓度。
[0157]在另一变型中，每一个沟槽的垂直深度在上外延层中延伸的部分比其在下外延层中延伸的部分更大。
[0158]在另一变型中，每一个沟槽中的硅材料具有在从沟槽底部朝着沟槽顶部的方向上增加的掺杂浓度。
[0159]在另一变型中，下外延层具有在从下外延层的底部朝着顶部的方向上增加的掺杂浓度。
[0160]在另一变型中，上外延层具有在从上外延层的底部朝着顶部的方向上增加的掺杂浓度。
[0161]根据本发明的另一种实施方式，用于将对准标记从基板后部向基板顶部转移的方法包括:沿着基板的后部形成对准标记，在形成对准标记之后沿着基板的顶部形成外延层，在外延层中形成沟槽，以及在形成沟槽之后将对准标记转移至基板的顶部。
[0162]在一个变型中，在将对准标记转移至基板的顶部之前，使基板的顶部表面平面化。
[0163]在另一变型中，在平面化之前，用硅材料填充沟槽。
[0164]在另一变型中，在使基板的顶部表面平面化之后，保留在沟槽中的硅材料与在相邻沟槽之间延伸的外延层的部分一起形成交替的导电类型的导柱。[0165]在另一变型中，使用化学机械抛光进行平面化。
[0166]在另一变型中，在沿着基板的后部延伸的多晶硅层中形成对准标记。
[0167]在另一变型中，在形成外延层之前，在多晶硅层上方的基板后部上形成介电层，以防止在形成外延层的步骤的过程中在多晶硅层上方形成外延层。
[0168]根据本发明的另一种实施方式，形成功率器件的方法包括:在半导体区域中形成沟槽、用硅材料填充沟槽、以及在填充沟槽之后执行后烘烤工艺。
[0169]在一个变型中，后烘烤工艺导致硅材料中的硅迁移，从而将由于硅缺陷引起的泄漏减到最小。
[0170]在另一变型中，在1150_1250°C的范围内的温度下在惰性环境中执行后烘烤工艺至少30分钟的时间。
[0171]在另一变型中，半导体区域包括在基板上方的外延层，并且沟槽延伸入外延层中，该方法包括:在执行后烘烤工艺之后，在外延层中形成本体区域，并且在本体区域中形成重本体区域(heavy body region)。
[0172]在另一变型中，半导体区域包括在基板上方的外延层，并且沟槽延伸入外延层中，娃材料与在相邻沟槽之间延伸的外延层的部分一起形成交替的导电类型的导柱。
[0173]根据本发明的另一种实施方式，功率器件包括在半导体区域中延伸的多个沟槽，其中，沿着每一个沟槽侧壁、沟槽底部的半导体区域的晶体取向与沿着靠近沟槽的台面表面的晶体取向彼此匹配；以及沟槽中的硅材料，使得硅材料和在相邻沟槽之间延伸的半导体区域的部分形成交替的导电类型的导柱。
[0174]根据本发明的另一种实施方式，功率器件包括在半导体区域中延伸的多个沟槽，其中，沿着多个沟槽的内部和外部的所有水平延伸和垂直延伸的表面的晶体取向彼此匹配；以及沟槽中的硅材料，使得硅材料和在相邻沟槽之间延伸的半导体区域的部分形成交替的导电类型的导柱。
[0175]根据本发明的另一种实施方式，形成功率器件的方法包括:在半导体区域中形成沟槽、形成为沟槽侧壁和底部加衬的第一外延层、去除第一外延层的一部分、以及在去除第二外延层的一部分之后形成基本上填充沟槽的最终外延层。
[0176]在一个变型中，在去除第一外延层的一部分之后和在形成最终外延层之前，在第一外延层的剩余部分上方形成第二外延层，并且去除第二外延层的一部分。
[0177]在另一变型中，沟槽中的第一、第二和最终外延层与在相邻沟槽之间延伸的半导体区域的部分一起形成交替的导电类型的导柱。
[0178]在另一变型中，用HCl执行去除步骤。
[0179]在另一变型中，在去除第二外延层的一部分之后和在形成最终外延层之前，在第二外延层的剩余部分上方形成第三外延层，并且去除第三外延层的一部分。
[0180]在另一变型中，在去除第一外延层的一部分之前，第一外延层具有不均匀的厚度，但是第一外延层的剩余部分具有基本上均匀的厚度。
[0181]在另一变型中，在去除第二外延层的一部分之前，第二外延层具有不均匀的厚度，但是第二外延层的剩余部分具有基本上均匀的厚度。
[0182]根据本发明的另一种实施方式，形成功率器件的方法包括:在半导体区域中形成沟槽、在氢气环境中执行第一退火以从沿着沟槽侧壁去除点阵损坏和倒圆沟槽的拐角(corner)、以及在第一退火之后形成为沟槽侧壁和底部加衬的第一外延层。
[0183]在一个变型中，去除第一外延层的一部分，在去除第一外延层的一部分之后，在氢气环境中执行第二退火以从沿着第一外延层的剩余部分的暴露的侧壁和底部去除点阵损坏，并且在第二退火之后在第一外延层的剩余部分的上方形成第二外延层。
[0184]在另一变型中，去除第二外延层的一部分，在去除第二外延层的一部分之后，在氢气环境中执行第三退火以从沿着第二外延层的剩余部分的暴露的侧壁和底部去除点阵损坏，并且在第三退火之后形成基本上填充沟槽的最终外延层。
[0185]在另一变型中，沟槽中的第一、第二和最终外延层与在相邻沟槽之间延伸的半导体区域的部分一起形成交替的导电类型的导柱。
[0186]在本发明的另一种实施方式中，形成功率器件的方法包括:在半导体区域中形成沟槽、以及用倾斜的HCl流在沟槽中形成外延层。
[0187]在一个变型中，倾斜的HCl流导致形成具有基本上均匀的厚度的外延层。
[0188]在另一变型中，将HCl气体从初始沟槽填充过程中的小流倾斜至沟槽最终封闭处的高流。
[0189]在另一变型中，沟槽中的外延层与在相邻沟槽之间延伸的半导体区域的部分一起形成交替的导电类型的导柱。
【专利附图】

【附图说明】
[0190]图1A-图1C示出了用于根据本发明的实施方式的超结FET的三个不同的布置结构；
[0191]图2示出了根据本发明一种实施方式的被构造为使得在有源区域中首次出现击穿的超结FET的简化横截面图；
[0192]图3示出了根据本发明一种实施方式的超结FET的简化横截面图，其中，通过扩散区域将过渡区域中的过渡导柱桥接至有源区域中的第一接触导柱；
[0193]图4A和图4B示出了具有五个终端P-导柱环的传统终端设计的模拟结果；
[0194]图5示出了根据本发明一种实施方式的超结FET的简化横截面图，其中，用以P-导柱为中心的表面P-阱区域来获得期望的表面电场分布；
[0195]图6A示出了根据本发明一种实施方式的超结FET的简化横截面图，其中，在远离有源区域的方向上，导柱的宽度保持恒定，同时表面阱的宽度逐渐减小；
[0196]图6B示出了图6A中的结构的表面电场分布；
[0197]图7示出了根据本发明一种实施方式的超结FET的简化横截面图，其中，通过用围绕P-导柱不对称的和在一些情况中被连接在一起的表面P-阱来获得期望的表面电场；
[0198]图8A是根据本发明一种实施方式的芯片的拐角的简化顶布局图，示出了有源P-导柱条带的端部和同心P-导柱之间的间隙区域；
[0199]图SB是具有与图8A所示的拐角设计相似的拐角设计的芯片的快照，其中，芯片处于偏压下，并且，靠近芯片的四个拐角的更轻的区域表示首次出现击穿的位置；
[0200]图9A示出了根据本发明一种示意性实施方式的顶布局图，其中，电荷不平衡区域例如，有源区域间隙和同心终端导柱的拐角与有源区域分离，允许它们浮动至比源极更高的电势；[0201]图9B是根据本发明的另一种示意性实施方式的顶布局图，其中，插入第二全浮动的台面，以在间隙和拐角区域与终端之间提供额外的隔离；
[0202]图9C是具有与图9A所示的拐角设计相似的拐角设计的芯片的快照，其中，芯片处于偏压下，并且，靠近芯片的四个拐角的更轻的区域表示首次出现击穿的位置；
[0203]图10是根据本发明一种实施方式的示出了拐角区域中的间隙区域的简化横截面图；
[0204]图11是另一种示意性实施方式的简化横截面图，其中，与图3的实施方式一起讨论的桥接PIso扩散在栅极金属下方延伸，使得没有栅极金属的部分在漏极区域上方延伸；
[0205]图12是根据又一种示意性实施方式的简化横截面图，其中，与图5至图7的实施方式一起讨论的表面阱区域在栅极金属下方延伸，使得没有栅极金属的部分在漏极区域上方延伸；
[0206]图13是根据另一种示意性实施方式的简化横截面图，其中，更浅的、更少掺杂的表面P-阱区域沿着条形有源P-导柱的端部延伸，P本体区域终止于所述P-导柱处；
[0207]图14A-图14G是根据本发明实施方式的示出了 PIso和表面P-阱区域的各种实施(实例)的简化布局图；
[0208]图15是根据本发明一种示意性实施方式的示出了终端区域中的浮动场板的实施的简化横截面图；
[0209]图16A和图16B示出了具有场板的结构(图16A)和没有场板的结构(图16B)的电场分布；
[0210]图17是根据本发明一种示意性实施方式的芯片的拐角的简化顶布局图，其中，表面P-阱环用来固定导柱的电势，所述导柱与有源区域不相交并且将另外是浮动的；
[0211]图18A和图18B是根据本发明一种示意性实施方式的以两个工艺步骤形成P-导柱的简化横截面图；
[0212]图19是根据本发明一种示意性实施方式的简化横截面图，其中，P富集区域形成在所有P-导柱的底部以产生局部电荷不平衡，从而导致在导柱底部出现雪崩击穿；
[0213]图20A-图20H是根据本发明一种示意性实施方式的描述形成图19中的结构的工艺流程的简化横截面图；
[0214]图21A-图21F是根据本发明实施方式的示出了处于或靠近有源和/或终端区域中的所有或所选组的P-导柱的底部的P富集区域的各种实施的简化横截面图；
[0215]图22k-图22N是根据本发明实施方式的示出了处于或靠近有源和/或终端区域中的所有或所选组的P-导柱的底部的N富集区域的各种实施的简化横截面图；
[0216]图23是根据本发明实施方式的栅极垫区域及其周围区域的简化顶布局图，其中，有源多晶娃条带(有源多个条带，active poly stripes)在栅极垫下方延伸；
[0217]图24是根据本发明另一种实施方式的示出了图23设计的变型的简化顶布局图，其中，类似于图23，多晶硅条带穿过栅极垫区域延伸，但是不使用多晶硅桥；
[0218]图25是根据本发明一种可替换实施方式的示出了类似于图23实施方式的简化顶布局图，不同之处在于，沿着栅极垫区域的中心制造到多晶硅条带的栅极金属触点；
[0219]图26是根据本发明另一种实施方式的示出了的图25设计的变型的简化顶布局图，其中，类似于图23，多晶硅条带穿过栅极垫区域延伸，但是不使用多晶硅桥；[0220]图27A-图27C是根据本发明实施方式的示出了用于确保在其中蚀刻并填充导柱沟槽的区域上方不形成有源通道的各种技术的简化横截面图；
[0221]图28是根据本发明一种实施方式的示出了在其中通常不形成沟槽的位置线区域中形成沟槽的技术的横截面图；
[0222]图29是示出了没有沟槽在位置线区域中延伸的传统的布局图；
[0223]图30是根据本发明一种实施方式的简化顶布局图，其中，图案与终端沟槽类似的附加沟槽形成在位置线区域中；
[0224]图31和图32是根据本发明其它实施方式的示出了在位置线区域中延伸沟槽的概念的两个变型的简化顶布局图；
[0225]图33是根据本发明一种实施方式的拐角区域的简化顶布局图，其中，仔细地设计拐角区域中的各种间隙，以获得期望的电荷平衡特性；
[0226]图34A-图34G是根据本发明一种示意性实施方式的以各种工艺步骤形成图2所示的结构的简化横截面图；
[0227]图35A是根据本发明一种示意性实施方式的高度简化的横截面图，其中，考虑沟槽的轮廓，仔细地选择两个外延层的掺杂浓度；
[0228]图35B是将单外延层设计与图35A所示的双外延层设计的击穿电压特性相比的图；
[0229]图36示出了超结FET的掺杂分布，其中，J-FET注入物用来降低超结FET的颈部区域中的电阻；
[0230]图37示出了根据本发明一种实施方式的以各种步骤工艺示出一种技术的简化横截面图，由此，在形成沟槽之前，在晶片的后部上形成对准标记，然后，在完成顶表面的平面化之后，将对准标记转移至顶部；
[0231]图38示出了根据本发明一种实施方式的在图37的工艺中使用的用于将对准标记从晶片的后部转移至前部的设备的简化图；
[0232]图39A和图39B是根据本发明一种实施方式的示出了一种工艺的简化横截面图，由此，在用外延层填充沟槽之后执行后烘烤工艺，以通过硅迁移提供更坚固的填充状态和P-导柱的结晶化；
[0233]图40是晶片的顶视图，示出了晶片相对于其平面的45度旋转；
[0234]图41A和图41B示出了其中不使用晶片旋转(图41A)和其中使用晶片旋转(图41B)的情况的硅结果；
[0235]图42A和图42B分别示出了轴上和离轴晶片情况的晶体取向；
[0236]图43示出了根据本发明一种实施方式的一系列SEM图像，其示出了示意性的多外延层工艺；
[0237]图44A-图44F是根据本发明一种实施方式的更清楚地示出了图43所示的多外延层工艺的简化横截面图；
[0238]图45A-图45C是根据本发明一种实施方式的示出了用于消除点阵损坏和倒圆沟槽拐角的技术的SEM图像；
[0239]图46A-图46C是根据本发明一种实施方式的示出了用于避免在沟槽中心形成空隙并用于防止顶沟槽拐角处过早的外延层封闭的技术的SEM图像；[0240]图47是示出了在各种HCl流速以及在外延层沉积的过程中不使用HCl的情况下硅生长速度与沟槽位置的关系的图。
【具体实施方式】
[0241]可通过功率MOSFET、IGBT、各种类型的半导体闸流管等中的任何一种来实现功率开关。为了示例性目的，这里提出的许多新技术在功率MOSFET的上下文中进行了描述。然而，应当理解，这里描述的本发明的各种实施方式不限于功率M0SFET，而是可应用于许多其它类型的功率开关技术，包括，例如，IGBT和其它类型的双极开关和各种类型的半导体闸流管、以及二极管。此外，为了示例性目的，将本发明的各种实施方式示出为包括特定的P和N型区域(例如，对于n通道MOSFET)。本领域的技术人员应当理解，这里的教导可同等地应用于其中各个区域的导电性相反的器件。
[0242]在超结技术中，可以许多不同的布局构造布置有源区域108和终端区域106中交替的P/N导柱102和104。图1A-图1C示出了三个这种布局构造。在图1A中，以同心构造布置有源区域108和终端区域106中的P/N导柱102和104 (在下文中称为“全同心”构造);在图1B中，以平行(或条形)构造布置有源区域118和终端区域116中的P/N导柱112和114 (在下文中称为“全平行”设计);在图1C中，以平行(或条形)构造布置有源区域128中的P/N导柱122和124，并以同心构造布置终端区域126中的P/N导柱122和124 (在下文中称为“平行-同心”构造)。这些布局构造中的每一个具有其自身的优点和缺点。本公开内容中描述的一些发明和实施方式解决了这些布局构造中的每一个的各种缺点。
[0243]图1A所示的全同心构造在有源区域108和终端区域106中享有均匀的电荷平衡，但是可以减少有源通道区域，因为栅极供给(栅极馈电，gate feed)必须延伸入有源区域108的内部中，以供给同心的有源的多晶硅栅极。可能需要在所有拐角处去除通道，以防止下阈值电压和寄生NPN接通的区域。因此，当减小芯片尺寸时，归因于有源区域中的这些拐角的导通电阻(Rdson)的不利结果可能变得更大。
[0244]图1B所示的全平行构造也在有源区域118和终端区域116中享有均匀的电荷平衡，但是没有全同心构造的Rdson不利结果。然而，可以将以全平行构造的P/N导柱设计限制于富N平衡状态，以确保从有源区域118延伸出进入终端区域116的导柱沿着其长度在某处变得完全耗尽。通过对终端使用同心导柱，如图1C所示，可穿过终端分布电场，而没有完全导柱耗尽。
[0245]在其中用沟槽蚀刻和填充工艺来形成导柱(例如，P-导柱)的设计中，可能难以蚀刻并填充同心导柱的拐角，导致在产生电荷不平衡的外延层填充中出现空隙。因此，这些拐角可能变成高电场应力的区域。如果将其缩短至源极电势，则图1A和图1C的布局构造中的任一个可能在这些拐角处具有较低的击穿电压。在图1C所示的平行同心构造中，可将这些拐角移到有源区域128的外部，其中它们可浮动并由此在源极电势处不固定，从而将它们作为局部较低的击穿电压的源极而最小化或消除。而且，可最大化有源通道区域，并且使用其的栅极供给更传统，仅需要周长栅极浇口，以与有源多晶硅栅极连接。
[0246]为了获得良好的非钳位感应开关(UIS)特性，期望设计器件使得在与包括终端区域的器件的任何其它区域相对的有源区域中首次出现击穿。一种实现此效果的方式是，通过局部地修改这些区域中的电荷平衡来确保器件的所有区域具有比有源区域更足够高的击穿电压。图2示出了本发明的一种示意性实施方式，在该实施方式中实现此效果。在图2中，有源区域204和终端区域202中的P-导柱230、236具有相同的宽度W3。此外，有源区域204和终端区域202中的P-导柱230、236可以是沟槽被填充的导柱，用相同的掺杂材料对其进行填充。也用相同的一个外延层或多个外延层生长有源区域204和终端区域202中的台面区域232、234 (在本公开内容中，可替换地被称为N导柱)。
[0247]用已知技术，将台面宽度Wl和P-导柱宽度W3以及P-导柱230、236和N型台面232,234中的掺杂分布设计为实现导柱终端区域202具有高击穿电压的电荷平衡状态。相反，可调节有源区域204中的台面宽度W2，以获得导致比包括终端区域202的区域的器件的其它区域更低的击穿电压的不同电荷平衡状态。在一种实施方式中，可将有源区域204中的台面宽度W2制造得比终端区域202中的台面宽度Wl更窄，使得有源区域204更富P。在另一种实施方式中，可将有源区域204中的台面宽度W2制造得比终端区域202中的台面宽度Wl更大，使得有源区域204更富N。因此，有源区域204中的初始击穿首先导致更稳定的击穿特性和在UIS作用的过程中更均匀分布的电流。因此，改善器件的击穿和UIS特性。注意，富N有源区域可能以UIS性能为代价而导致更低的Rdson，而富P有源区域可能以Rdson为代价而提供更好的UIS性能。根据设计目标，一种方法可能比另一种方法更优选。
[0248]在一种实施方式中，有源导柱是条形的，其中终端导柱以类似于图1C所示的同心方式包围有源区域。在另一种实施方式中，有源和终端导柱类似于图1A所示均是同心的。在又一种设计中，终端导柱是有源导柱的延伸部，并类似于图1B所示，包括平行于有源区域的导柱。
[0249]在一些实施方式中，平行于终端导柱延伸的有源导柱必须过渡入终端导柱中，不会导致电荷不平衡，以确保有源区域保留其中首次开始击穿的区域。然而，由于金属接触设计规则的限制，有源区域和终端区域之间的过渡区域中的导柱不能与源极电势物理地接触和连接。不用适当地对过渡导柱加偏压，过渡区域可能变成限制击穿电压的区域。
[0250]图3示出了本发明的一种示意性实施方式，其中，通过在图3中被标记为PIso的扩散区域342将过渡区域304中的过渡导柱329与有源区域301中的第一接触导柱330桥接。此桥接扩散可以在过渡导柱329之间的N型台面区域333上方延伸。当N型台面区域333具有与有源N型导柱332相同或比有源N型导柱332更小的宽度时，在过渡区域304中出现P电荷的增力口。此P电荷的增加会减小有源区域301的剩余部分下方的击穿电压。为了补偿此P电荷的增加，可将N型台面区域333的宽度制造得比N型导柱332的宽度更大。这可确保过渡区域304的击穿比有源区域301保持得更高。在图3所示的实施方式中，通过桥接扩散342的跨度限定过渡区域304。
[0251]与图2的实施方式一样，所有区域(终端区域、过渡区域和有源区域)中的P型导柱的宽度可以基本上相同，并且，终端台面区域可以比有源台面区域的宽度更大。然而，终端台面区域的宽度可以大于、等于或小于过渡台面区域的宽度。
[0252]在一种实施方式中，桥接扩散PIso可以具有与有源区域中的P-阱的掺杂浓度相似的掺杂浓度，并且可以在栅极氧化和多晶硅沉积之前形成。在另一种实施方式中，有源和过渡导柱可以是条形的，其中终端导柱以类似于图1C所示的布局构造的同心方式包围有源和过渡区域。在又一种实施方式中，类似于图1A所示的布局构造，有源、过渡和终端导柱可以是同心的。
[0253]在未示出的另一种实施方式中，代替PIso扩散，可用类似于图3中标记为“环”的P扩散区域的更浅的P扩散，来将过渡导柱与有源区域中的第一接触导柱桥接。更浅的P扩散比有源区域中的P-阱掺杂更少，因此，在过渡台面宽度方面需要更少的补偿。
[0254]图4A和图4B示出了具有终端P-导柱404的传统终端设计的模拟结果。可用传统的多外延层方法形成P-导柱404。例如，在适当的基板402上方生长第一 N型外延层，然后，将对准的硼注入其中待形成P-导柱的外延层区域中。重复生长N-外延层和对准的硼注入的步骤，直到获得期望的导柱高度为止。在此工艺中，可在硼注入过程中通过掩模图案化容易地调节导柱间隔，以获得期望的表面电场分布。图4A中示出了在相邻导柱之间的间隔的示意性组，其在远离有源的方向上逐渐增加。图4B中示出了相应的表面电场分布。
[0255]在图4A中，其中通过蚀刻深沟槽并用硅填充其来形成导柱的改变台面宽度的工艺技术是不受欢迎的，因为其导致不均匀的沟槽蚀刻和填充。因此，需要将中心对中心的导柱间隔在可能的程度上保持恒定。然而，对于恒定的导柱间隔，需要实现其它提供，以获得期望的表面电场分布。图5示出了根据本发明的一种示意性实施方式，其中，用以P-导柱504为中心的表面P-阱区域508 (这里，也称作“P环”或“P-导柱表面的P富集”)来获得期望的表面电场分布。如图5所示，有源P本体区域510 (其中形成有源极区域524)可以延伸得比表面阱区域508更深，并可以具有比表面阱区域508更高的掺杂浓度。可设计表面阱区域508的掺杂和深度，以获得电荷平衡状态，导致具有低峰值电场和穿过终端区域的基本上均匀分布的电场的高击穿电压。
[0256]已经发现，如果将表面阱宽度制造得太宽，则穿过最后的导柱和芯片间隔(street)的大部分电势可以下降，从而，最后的导柱处的电场高，导致低击穿电压。当将阱宽度制造得太小时，穿过靠近有源区域的一个导柱或仅少量导柱的大部分电势可以下降，使得靠近有源区域的终端导柱处的峰值电场变高，导致低击穿电压。此外，虽然图5示出了具有相等宽度的表面P-阱508，但是本发明并不限于后面所示的内容。
[0257]图6A示出了本发明的一个变型，其中，导柱604的宽度可以保持恒定，同时表面阱608的宽度在远离有源区域的方向上逐渐减小。注意，将表面阱608保持在以P-导柱604为中心。如可从图6B所示的表面电场分布看到的，沿着顶表面保持相对低且均匀的电场峰值。图6B中的模拟结果对应于本发明的一种实施方式,在该实施方式中,将中心对中心的P-导柱604的间隔保持在7.8 ii m，其中表面阱宽度在远离有源区域的方向上从11.4 y m逐渐减小至8 u m。虽然此【具体实施方式】产生了良好的结果，但是本发明不限于图6A中所示的特定尺寸组。
[0258]在一种实施方式中，在场氧化之前形成表面阱区域。而且，可以图1A-图1C中所示的所有三个布局构造来实施这里讨论的图5和图6A中所示的具体设计及其变型。
[0259]注意，虽然图5中的示意性实施方式示出了有源区域中的沟槽栅极522，但是，可在具有平面栅极结构或其它类型的有源结构的器件中简单地实施本发明。此外，虽然将表面阱区域508示出为比P-导柱504更宽，但是，其宽度可以可替换地与P-导柱504的宽度相同或者比P-导柱504的宽度更窄。此外，如图5所示，有源区域中的P本体区域510可比表面P-阱区域508延伸得更深。
[0260]图7示出了本发明的又一种示意性实施方式，其中，用围绕P-导柱704不对称的和在一些情况中被连接在一起的表面P-阱来获得期望的表面电场。在所有其它方面中，图7类似于图5。如图7所不,将一些表面P-讲相对于P-导柱704偏移至右侧,将一些偏移至左侧，并将一些连接在一起。将表面P-阱相对于其P-导柱偏移的能力提供了设计在有源区域和终端区域之间的过渡区域的灵活性，下面进一步描述其实例。
[0261]在超结电荷平衡设计中，期望没有电荷平衡破坏的区域。这些区域会变成局部击穿的位置，这会导致期望Rdson的较差的击穿电压、较差的动态开关性能、以及甚至动态状态下的失效。图8A和图SB示出了芯片的这种区域。图8A示出了具有由同心终端P-导柱包围的条形有源P-导柱804的芯片的拐角。间隙区域808可形成在有源P-导柱804的端部和终端区域810中的第一同心P-导柱之间。P扩散区域806可用来将终端区域中的多个同心P-导柱与有源P-导柱804桥接，以便将这些同心P-导柱保持为接近源极电势。P扩散桥806穿过间隙区域808延伸，并延伸入有源区域802中，从而将间隙区域808保持为接近源极电势。当未精确地将间隙区域808和拐角区域保持为与有源区域802相同的电荷平衡状态时，此设计会产生在间隙区域808和同心P-导柱的拐角中具有不期望的局部较低的击穿电压区域的电势。图SB是加偏压下的芯片的快照，并且如可由更轻区域看到的，可以在有源区域的四个拐角处首先出现击穿。
[0262]图9A示出了根据本发明一种示意性实施方式的顶布局图，其中，电荷不平衡区域，例如，有源区域间隙908和同心终端导柱的拐角可与有源区域分离，从而允许其浮动至比源极更高的电势。另外，可在间隙908或拐角区域与终端区域910之间插入单个全浮动的N台面912。作为终端区域910的部分，其可浮动至比源极更高的电势，使得并非必须精确地将电荷平衡状态保持得与有源区域相同，从而将这些区域作为局部低击穿电压的源极而消除。
[0263]图9B是根据本发明另一种示意性实施方式的顶布局图，其中，可插入第二导电类型的第二全浮动的台面914，以在间隙908和拐角区域与终端910之间提供额外的隔离。如被图9C中在偏压下的芯片的快照所示的均匀有源区域击穿电压所证明的，可通过图9A和图9B所示的设计获得良好的UIS性能。
[0264]图10是更清楚地示出了间隙区域的横截面图。此横截面图穿过其中条形有源P-导柱与同心终端P-导柱相交的芯片的区域。间隙区域1054 (标为“间隙隔离”)可设置在条形有源P-导柱1030的端部和第一同心终端P-导柱1036之间。而且，图10所示的是全浮动的台面1056 (标为“隔离台面”)，其可被插在间隙区域和终端台面1034之间。如可看到的，在有源导柱1030和终端导柱1036之间不存在桥接扩散，从而允许间隙区域1054、隔离台面区域1056、和终端导柱1036浮动。
[0265]当基于外延层填充的沟槽的电荷平衡器件的单元节距减小时，台面和导柱可以在较低的电压下耗尽。从而产生大于lX10nV/SeC的dv/dt。由于栅极供给和/或终端场板所产生的杂散栅极对漏极的电容(Cgd)会导致较大的电流流入栅极。这些电流可以流过器件的栅极中的寄生电阻中，导致器件的局部区域被接通，导致器件失效。因此，通常希望消除寄生Cgd或将其减到最小。
[0266]根据本发明，仔细地设计有源区域之外和之内的结构，例如栅极浇口(例如，将栅极垫与有源栅极连接的金属和多晶硅线)和终端场板，以便消除Cgd或将其基本上减到最小。在一种实施方式中，在通常连接至栅极金属的漏极区域上延伸的终端区域中的场板可替代地连接至源极金属。图3示出了 一种示意性实施方式的横截面图，其中，有源多晶硅场板315穿过过渡或隔离区域335延伸，并延伸入终端区域302中。可将多晶硅场板315连接至源极金属310，而不是栅极金属308，从而由有源区域场板基本上减小Cgd作用，并将Cgd作用转化成更期望的Cds。此连接可进一步将由栅极金属308的Cgd作用转化成如图3所示的更期望的Cgs，因为系于源极电势的场板在栅极金属和其下方的漏极区域之间延伸。
[0267]图11示出了另一种示意性实施方式的横截面图，其中，(与图3—起讨论的)桥接PIso扩散1142可在栅极金属1108的下方延伸，使得没有栅极金属1108的部分在漏极区域上方延伸。图12示出了又一种示意性实施方式的横截面图，其中，(与图5-图7 —起讨论的)表面阱区域可在栅极金属1208的下方延伸，使得没有栅极金属1208的部分在漏极区域上方延伸。
[0268]在有源区域中，P型本体区域可以不在P-导柱的全长上延伸，但是可以在到达条形P-导柱的端部之前终止。为了保持击穿电压等于或高于其中P型本体区域并不延伸的有源P-导柱的端部处的有源区域的击穿电压，可利用各种P富集技术来补偿本体区域的缺失。P富集使其中将硼掺杂剂浸出到氧化物中的P-导柱的表面富集。表面浸出指的是这样一种现象，在氧化层的生长过程中，沿着P-导柱的表面的硼掺杂剂偏析到氧化物中。在其中P-导柱被少量掺杂的实施方式中，浸出作用会导致P-导柱的表面变成N型。因此，其中本体区域并不延伸的有源P-导柱的那些表面部分的P富集可以降低那些表面区域由于表面浸出而变成N型的可能性。
[0269]图10示出了本发明的一种示意性实施方式，其中，P型扩散区域PIsol042沿着P本体区域1038终止的条形有源P-导柱1030的端部延伸。图13示出了另一种示意性实施方式，其中，更浅的、更少量掺杂的表面P-阱区域沿着其中P本体区域1338终止的条形有源P-导柱1330的端部延伸。注意，根据需要可使用PIso和表面P-阱的组合。例如，在图10中，在其中由于工艺限制PIso不能延伸的有源P-导柱的完全端部处使用表面P-阱区域。
[0270]PIso区域和表面P-阱区域的许多布局实施是可能的，其中一些在图14A-图14G中示出。例如，PIso区域1406、1418可作为连续区域沿着有源P-导柱1404的端部延伸，如图14A和图14E所示。在此实施中，PIso区域可延伸入相邻有源P-导柱1404之间的N型台面区域中。这可以导致在条形有源P-导柱1404的两端出现一些电荷不平衡。然而，PIso区域的岛可沿着有源P-导柱1404的端部而形成，代替连续的PIso区域，使得PIso岛不桥接相邻的台面，或者包含在P-导柱1404的边界内，如图14C和图14D所示。类似地，可沿着有源P-导柱1404的端部使用连续的表面P-阱区域1408、1410、1414、1420(图14A、图14B、以及图14D-图14F)、或者表面P-阱区域1413、1422的岛(图14C和图14G)。可替换地，可沿着有源P-导柱1404的端部使用连续的表面P-阱1408和PIso区域1416的岛(图14D)，或者反之亦然。
[0271]在终端区域中使用导电场板，以在终端区域中更均匀地分布电场。场板典型地电连接至下面的导柱，使得场板可采用其相应导柱的电势。然而，当单元节距减小时，在场板和其下面的导柱之间形成触点(接触部)变得更困难。已经发现，在终端区域中分布电场时，使用并不电连接至下面的硅的场板(即，使用浮动场板)仍是有效的。图15示出了根据本发明一种示意性实施方式的终端区域中的浮动场板1530的集成。[0272]图15与图6A类似。图15中包括横截面图的一部分的展开图，以更清楚地示出一些相关细节。包括可在每一个P-导柱及其相邻台面区域上方延伸的导电场板1530(例如，包括多晶硅或金属)。通过绝缘层1532将场板1530与下面的硅区域绝缘。可优化绝缘层1532的厚度，以确保足够的电容耦合，使得浮动场板1530可采用下面的一个或多个导柱的电势。在一种实施方式中，用大约I Pm厚的氧化层作为绝缘层1532，以使得能够进行必需的电容耦合。
[0273]在图15所示的实例中，每一个场板1530的宽度可等于导柱1504的中心与台面1506的中心之间的距离，因此，相邻场板1530之间的间隔将与场板1530的宽度相同。这些具体尺寸仅是示意性的，并且旨在不是限制性的。例如，场板宽度可大于或小于导柱1506的中心与台面区域1506的中心之间的距离。
[0274]浮动场板1530可消除在场板1530和下面的硅1503之间形成触点(接触部)的需要，并且，可通过多晶硅感光掩蔽和蚀刻工艺来限定场板宽度。这可以允许精确地控制场板览度。
[0275]图16A和图16B是示出了浮动场板的有效性的模拟结果。图16A和图16B分别示出了具有场板的结构和没有场板的结构的电场分布。如可看到的，浮动场板在较大的距离上分布电势，导致比没有场板的结构更小和更均匀的峰值电场。注意，可以图1A-图1C中所示的任何布局构造来实施图15描述的发明及其变型。
[0276]对于电荷平衡设计，重要的是，不要具有中断电荷平衡的区域。当从有源区域过渡至终端区域时，这些中断出现在存在间隙和拐角的地方。全平行导柱设计(如图1B)不具有这些不平衡区域，因为导柱仅由平行条带组成。此外，在外延层填充沟槽的导柱工艺中，没有间隙和拐角的全平行设计使得深沟槽的蚀刻和填充更容易。然而，在全平行设计中，由于不与有源区域相交的浮动终端导柱的缘故，电场在芯片的所有四个侧边上并不均匀分布。这导致电场分布不均匀和击穿电压减小。如前面所述，为了获得良好的ns性能，希望击穿在有源区域中均匀地出现。
[0277]图17是根据本发明一种示意性实施方式的有源区域的拐角处的顶布局图，其中，可用表面P-阱环1712来固定导柱1708的电势，所述导柱与有源区域1702不相交并且将另外是浮动的。如可看到的，环1712与有源P-导柱1710的那些延伸入终端区域1706的部分相交，沿着终端区域1706展开电场并分配电压。环1712也沿着并不在有源区域1702中延伸的P-导柱1708的表面区域延伸，因此，在芯片的所有四个侧边上在离有源区域1702相等的距离处固定P-导柱1708的电势。以此方式，对不与有源区域1702相交的P-导柱1708加偏压至与有源导柱1710的以离有源区域1702等距的方式在终端区域1706中延伸的那些部分相同的电势，在图17中，这由标为Dl的尺寸示出。
[0278]注意，本发明的一个特征是P环1712的直角拐角。与圆角拐角相比，具有直角的拐角可以改善拐角处的电荷平衡。
[0279]在图17所示的示意性全平行设计中，可以设计P/N导柱，使得在有源区域1702中或仅在终端区域1706中产生富N电荷平衡状态。这可确保延伸入终端区域1706中的有源P-导柱1710的截面的一些部分完全耗尽。在所示的实施方式中，P-导柱1710、1708可以彼此隔开相同的距离，具有相同的宽度，并具有相似的掺杂分布。在一种实施方式中，在其之间具有8 ii m间隔的5 ii m宽的P-导柱1710、1708在646V的有源区域1702中产生均匀的击穿电压，从而获得具有良好ns特性的高且稳定的击穿电压。当P-导柱1710离开有源区域1702并延伸入终端区域1706中时，期望仅在终端区域1706中具有富N状态的实施方式可通过使P-导柱1710的宽度逐渐变小来实现。在一种可替换的实现方式中，可以在终端区域1706中以逐步方式使P-导柱1710的宽度变窄。
[0280]在通过蚀刻深沟槽并用硅对其进行填充来形成导柱的实施方式中，工艺可靠性可以与沟槽深度和宽度的比率(即，沟槽纵横比)直接相关。当沟槽纵横比增加时，沟槽的外延层填充变得更困难，并且可能需要改善填充工艺。
[0281]图18A和图18B示出了根据本发明一种示意性实施方式的以两个工艺步骤形成P-导柱的横截面图。在图18中，可在N型硅中蚀刻深沟槽1808，并且可用传统的注入技术在沟槽1808的底部形成P-阱1806。可用P外延层1804A填充沟槽1808。图18B中的横截面图示出了完成工艺之后所产生的P-导柱1804B。如可看到的，在沟槽1808的底部注入的掺杂剂可以有效地将P-导柱1804B延伸得更深，从而消除修改外延层填充工艺的需要。而且，通过增加用来在沟槽1808的底部形成P-阱1806的注入物剂量，会导致在注入区域处产生雪崩击穿，导致更高的UIS性能。在下面进一步详细地研究此特征。
[0282]在一种实施方式中，N台面1802具有3.02 X IO15的掺杂浓度，并且，沿着沟槽1808的底部以2X IO12的剂量和200Kev的能量注入硼。用具有在5X IO15至7X IO15范围内的掺杂浓度的P外延层1804A填充沟槽1808。所产生的结构具有5 ii m的P-导柱宽度和7.5 y m的导柱间隔。
[0283]如上述所讨论的，在P-导柱的底部导致产生雪崩击穿是有利的。图19示出了根据本发明一种示意性实施方式的横截面图，其中，P富集区域1921可以形成在P-导柱1930的底部以产生局部电荷不平衡，从而导致在导柱底部出现雪崩击穿。P富集区域1921优选地具有比P-导柱1930更高的掺杂浓度，以产生电荷不平衡。
[0284]图20A-图20H是根据本发明一种示意性实施方式的描述形成图19中的结构的工艺流程的横截面图。图20A示出了 N+启动基板2024。在图20B中，可以用传统的技术生长第一 N外延层2027A。在图20C中，可以执行P富集注入以形成其中P-导柱的底部将终止的P富集区域2021。可以用传统的掩模和注入工艺来形成P富集区域。注意，可在形成后部对准掩模之后执行P富集注入。这个的重要性将在下面变得更清楚。可根据导柱底部的目标电荷不平衡状态来设置注入物掺杂浓度和能量。
[0285]在图20D中，可以用传统的技术来生长第二 N外延层2027B。可用均匀的或分级的掺杂浓度来形成第二外延层2027B。在图20E中，可以使沟槽2003图案化并将其蚀刻得足够深以到达P富集区域2021。可用后部对准技术(将在下面进一步更充分地描述)来确保沟槽2003与P富集区域2021对准。在图20F中，可使用在下面进一步描述的技术或使用其它已知技术，用P外延层2005填充沟槽2003。
[0286]在图20G中，可以使用例如传统的化学机械抛光(CMP)工艺来使P外延层2005平面化。在图20H中，可以使用已知的技术形成P本体区域2038、N+源极区域2018、P+重本体区域、以及栅极结构及其重叠的层。图20H与图19类似。
[0287]如可看到的，此工艺产生在P-导柱2030的底部具有P富集区域2021的超结器件。这会在导柱2030的底部导致雪崩击穿，并产生具有改善的UIS性能的器件。
[0288]在一种实施方式中，P-导柱2030具有相同的宽度，并彼此隔开相同的距离。然而，P-导柱2030的宽度优选地小于P-导柱2030之间的间隔，从而在有源区域中提供富N状态。
[0289]如上述所讨论的，可通过在有源区域中启动击穿并具有基本上小于其它区域(例如，终端区域、栅极浇口区域、以及其它可能是电荷不平衡的电势源极的区域)的击穿电压，来在外延层填充沟槽的电荷平衡器件中提高器件的强度。根据本发明的一种实施方式，这可通过生长两个或多个外延层来实现。类似于图20A-图20H所示的方法，生长第一外延层，并在其中沟槽将终止的第一外延层中形成P富集注入。P富集区域不需要沿着P-导柱的全长延伸，沿着P-导柱连续，或平行于P-导柱。此注入的富集区域会在有源区域中中断电荷平衡，并产生较低的击穿电压的位置，使得在此区域中启动雪崩。
[0290]图21A是本发明的示意性实施方式的横截面图，其中，P富集区域2160可以仅形成在有源区域2101中的导柱2130的底部。在此实例中，P富集区域2160可以比有源P导柱2130更宽。图21A与图3类似，不同之处在于，包括P富集区域2160。图21B示出了一个变型，其中，有源P导柱2130不延伸入P富集区域2160中如此深，从而导致更高的富P不平衡状态，以阻止出现雪崩击穿。图21C示出了另一个变型，其中，P富集区域2160可形成在每隔一个有源P导柱2130的底部。此实施方式的有利之处在于，P富集区域2160不夹断导柱2130底部的电流通路,从而改进Rdson。注意，P富集区域2160也可形成在每隔三个导柱或每隔四个导柱的底部或形成为一些其它图案，只要在有源区域中以均匀方式出现击穿即可。
[0291]图21D示出了又一个变型，其中，P富集区域2165可以比有源P导柱2130更窄。此实施方式可消除图21A实施方式中存在的电流通路的夹断。图21E示出了另一种示意性实施方式，其中，P富集区域2167可以垫层(blanket)方式形成于有源区域2101中。如可看到的，垫层P补偿区域2167沿着有源P导柱2130和N台面区域2132的底部延伸。可仔细地选择P补偿区域2167的掺杂浓度，以确保N台面区域2132保持为N型。对于MOSFET和IGBT器件，基于增加的N台面区域电阻率与增加的Rdson或Vce(sat)之间的权衡来选择P注入物。此外，在未示出的实施方式中，也可通过使用不平行于多个有源导柱的一个或多个条带来形成P富集区域。此实施方式的一个优点在于，与导柱沟槽的对准不是重要的。图21F示出了图21E的一个变型，其中，垫层P补偿区域2169分别沿着有源和终端导柱2130和2136的底部延伸。此实施可有利地消除对于掩模的需要，使得可通过垫层注入来形成P补偿区域2169。
[0292]可将本发明的各种实施方式应用于图1A-图1C所不的三个布局构造中的任何一个，并且可容易地以其中用多层外延层和注入步骤形成导柱的工艺技术实施。
[0293]根据本发明的另一种实施方式，N富集的区域形成在P-导柱的底部或形成在邻近P-导柱底部的台面区域中，以中断电荷平衡，由此产生较低击穿电压的位置，使得在此局部区域中启动雪崩。
[0294]也可使用与图21A-图21F有关的上述形成P富集区域的相同的工艺技术，稍作修改，以形成N富集区域。可在有源区域和终端区域中均实现N富集区域，从而确保击穿出现在导柱底部附近并远离硅表面。可替换地，可仅在有源区域中实现N富集区域，使得电荷平衡在有源区域中中断，以确保有源区域中的击穿。此外，N富集区域不需要沿着有源导柱的全长延伸，沿着有源导柱长度连续，或平行于有源导柱。可在N富集注入之后或在生长相同的掺杂类型的连续外延层之后，直接使用热扩散循环。图22A-图22N中示出了根据本发明的示意性实施方式的实现N富集区域的各种方式。
[0295]图22k-图22N中的横截面图与图3基本上类似，不同之处在于，包括N富集区域。在图22A中，N富集区域2260可仅形成在有源区域2201中的P-导柱2230的底部。N富集区域2260可以比P-导柱2230更宽。图22B示出了一个变型，其中，N富集区域2262可形成在P-导柱2230、2236，包括终端区域2202中的那些P-导柱(S卩，导柱2236)的底部。图22C示出了一个变型，其中，P-导柱2230、2236可以不延伸入第一外延层2227中。此实施方式有助于在P-导柱2230下分布电流，从而减小Rdson并减小P-导柱补偿。也可减小P-导柱2230的有效深度，从而降低击穿电压。此外，N富集区域2264可仅间歇地形成在有源区域2201中(在此情况中，每隔一个导柱)。
[0296]图22D示出了一个变型，其中，N富集区域2266在宽度上可以比P-导柱2230更窄。图22E示出了一个变型，其中，更窄的N富集区域2268可仅间歇地形成在有源区域2201中，而图22F的实施方式示出了更窄的N富集区域2270，该N富集区域2270可形成在P-导柱2230、2236，包括终端区域2202中的那些导柱的底部。狭窄的N富集区域2270可以更有效地阻止在P-导柱底部的BV，但是可能不有效减小Rdson。
[0297]图22G-图22L示出了可替换的实施方式，其中，N富集区域可形成在靠近P-导柱底部的N台面区域中。这里，P-导柱之间的台面区域也称作N导柱。在其中电势较高的P-导柱底部附近掺杂更多N型的N导柱，会减小横向耗尽，导致N导柱的有效宽度更宽，从而减小Rdson。图22G示出了一种实施方式，其中，N富集区域2272可以仅形成在有源区域2201中的N导柱2232的底部。如图22G所示，N富集区域2272具有比N导柱2232更宽的横向跨度。图22H示出了一种实施方式，其中，N富集区域2274可以仅间歇地形成在有源区域2201中。图221示出了一种实施方式，其中，N富集区域2276可以形成在N导柱2232、2234,2235的底部。图22J示出了仅在有源区域2201中的N导柱2232的底部的N富集区域2278，该N富集区域2278具有比N导柱2232更窄的横向跨度。图22K示出了一种实施方式，其中，较窄的N富集区域2280间歇地形成在有源区域2201中。图22L示出了在N导柱2232、2234、2235的底部附近的较窄的N富集区域2282。可能的变型不限于那些示出的实施方式。本领域的技术人员会想到许多其它的变型。
[0298]图22M和图22N与图21E和图21F相似，不同之处在于，在图22M和图22N中仅在有源区域2201中(图22M)和在有源区域2201与终端区域2202中(图22N)使用垫层N增强区域2284。
[0299]可仔细地选择垫层N富集区域的掺杂浓度，以确保N富集区域穿过其延伸的P-导柱保持为P型。对于MOSFET和IGBT器件，基于减小的N台面电阻率与减小的Rdson或Vce (sat)之间的权衡来选择N注入物。此外,在一个未示出的实施方式中，也可通过使用不平行于多个有源导柱的一个或多个条带来形成N富集区域。这些实施方式的一个优点在于，与导柱沟槽的对准不是重要的。
[0300]当从栅极垫和栅极浇口下面屏蔽掺杂剂，例如，P-阱和P+重本体时，其变成电荷不平衡的源极。通常，非电荷平衡器件中的这些区域可被优化为具有更高的BV。然而，在电荷平衡器件中，如果未对有源区域相似地掺杂，则其会变成静态和动态的BV位置。
[0301]图23示出了根据本发明一种示意性实施方式的顶布局图，其中，有源多晶硅条带2302A (也称作多晶硅栅极)可在栅极垫2328下方延伸，使得栅极垫区域中的掺杂分布与有源区域中的掺杂分布相同，从而在栅极垫区域中保持与有源区域中相同的电荷平衡状态。换句话说，通过将栅极条带2302A延伸入栅极垫区域中，栅极垫下方的硅区域接收与有源区域中相同的注入物(例如，阱注入物和P+重本体注入物)，这有利地帮助在栅极垫区域中保持与在有源区域中相同的电荷平衡状态。图23的右侧示出了左图的一部分的展开图，在左图中，栅极浇口金属2304从栅极垫2328中延伸出。展开图更清楚地示出了本发明的另一特征。可在多晶硅栅极条带2302B之间形成小的优化的多晶硅桥2308，以在条带2302B之间保持互连。在没有多晶硅桥2308的情况下，可对每一个条带2302B制造单独的触点，但是，如果在制造过程中不形成一个触点，则该未接触的条带会导致栅极供给不平衡。仔细地选择这些多晶硅桥2308 (在平行于多晶硅条带2302B的方向上)的宽度，以确保注入的P-本体在多晶硅桥2308下方合并，从而防止多晶硅桥区域中的电荷不平衡。
[0302]在左图中，沿着栅极垫2328的两个相对侧在栅极垫区域中制造与多晶硅条带2302B的触点。通过远离中心接合区域设置触点，在接合工艺过程中保持触点与多晶硅条带的整体性。这在用薄栅极氧化物的工艺技术中具有特别的重要性。
[0303]图24示出了图23设计的变型，其中，类似于图23，多晶硅条带2402穿过栅极垫区域延伸，但是不使用多晶硅桥。如所示出的，通过栅极金属-到-多晶硅的触点(gatemetal-to-poly contact) 2410来接触多晶娃条带2402中的每一个。
[0304]图25是顶布局图，并与图23的实施方式类似，不同之处在于，沿着栅极垫区域的中心截面(部分)制造到多晶硅条带2502B的栅极金属触点。在图25所示的实施方式中，多晶硅条带2502可穿过栅极垫区域延伸，与图23设计一样。然而，图25设计消除了图23设计中存在的由于栅极垫两端处的两行触点所导致的不均匀的栅极供给长度。对于对直的栅极垫区域内部和外部的金属栅极触点，可通过多晶硅栅极获得更均匀的RC延迟，导致芯片中更均匀的dv/dt。然而，在图25的实施方式中，可能需要将栅极氧化物的厚度制造得足够厚，以确保在引线接合(丝焊)过程中保持穿过栅极垫区域的中心延伸的栅极触点的整体性。
[0305]图26示出了图25设计的变型，其中，类似于图23，多晶硅条带2602可穿过栅极垫区域2628延伸，但是不使用多晶硅桥。如所示出的，通过栅极金属-到-多晶硅的触点2610来接触多晶硅条带2602中的每一个。
[0306]在其中蚀刻并填充导柱沟槽的区域上方产生有源栅极结构，会导致栅极氧化物整体性较低和栅极可靠性减小。这是因为，由沟槽蚀刻产生的表面状态、应力导致的位错、由于沟槽蚀刻和填充导致的损坏、以及由不完全的导柱外延层填充产生的空隙，会导致栅极氧化物的整体性减小和栅极可靠性减小。
[0307]根据本发明的一种实施方式，构造平面栅极或沟槽栅极，使得在其中蚀刻并填充导柱沟槽2730的区域上不形成有源通道。在平面栅极结构的上下文中，图27A-图27C将用来示出此情况，但是该概念也可在沟槽栅极结构中实现。在图27A-图27C中，竖直虚线双头箭头表示在用外延层填充沟槽之前的沟槽边界。如图27A所示，有源多晶硅栅极条带2714与蚀刻的沟槽重叠，因此，与栅极氧化物的整体性折衷。然而，在图27B和图27C中，相对于蚀刻的沟槽设计有源多晶硅栅极的宽度和间隔，使得多晶硅栅极2714下面的栅极氧化物不在蚀刻的沟槽上方延伸。注意，在图27C中，P-导柱2730的宽度比沟槽边界更窄，因为图27C代表富N状态。
[0308]在外延层填充沟槽的电荷平衡技术中，由于深沟槽蚀刻和填充工艺所产生的图案化效果导致穿过晶片(或甚至穿过相同的芯片)的不均匀的沟槽蚀刻和填充。在芯片的外部区域中通常更观察到此不均匀性。根据本发明的一种实施方式，沟槽可穿过位置线区域延伸，使得更均匀地蚀刻并填充穿过整个晶片的沟槽，因此，可减小图案化效果。
[0309]如图28所示，沟槽2804可形成在其中通常不形成沟槽的位置线区域中。这可从图29和图30中的顶布局图的对比中更清楚地看到。图29是示出了没有在位置线区域2906中延伸的沟槽的传统布局图。然而，在图30中，终端沟槽2904形成在位置线区域中。以此方式，可沿着晶片的整个表面形成沟槽，从而消除图案化效果。
[0310]图31和图32是示出了在位置线区域中延伸沟槽的概念的两个变型的顶布局图。在图31中，有源沟槽3110彼此平行，并且，终端区域3104中的沟槽可以以同心方式延伸。在位置线区域中，可以形成沟槽3110(8卩“位置线沟槽”)，该沟槽3110垂直于位置线延伸的方向延伸。也就是说，在垂直延伸的位置线区域中的位置线沟槽3110水平延伸，而在水平延伸的位置线区域中的位置线沟槽3110垂直延伸，如所示出的。这确保了，可用金属或扩散来一起缩短位置线P-导柱和N-导柱，因此其将不会浮动。
[0311]此外，沟槽3110不形成在整个位置线区域中，使得台面间隙3208可形成在位置线沟槽3110和最后的终止沟槽之间。台面间隙3208确保了耗尽的边缘在到达通道截断环之前停止，并且确保电场在台面间隙区域中终止。图32示出了与平行-平行构造结合的与图31相同的位置线沟槽设计。
[0312]如前所述，对于电荷平衡设计，期望不具有电荷平衡被中断的区域。导柱和导柱拐角之间的间隙会变成局部的低BV位置。通过将这些区域设计为具有比有源区域更高的BV，可将BV位置中的平行导柱钉在有源区域上，从而导致加强的UIS性能。
[0313]对于基于沟槽的电荷平衡器件，可形成在有源区域平行导柱和同心导柱之间的间隙，使得当将间隙和导柱保持在相同的电势时，在最终导柱深度的中点处实现电荷平衡。如果间隙和导柱处于不同的电势，则具有富N状态的间隙可增强BV。为了在平行-同心设计中获得有源区域BV，可将公共电势和不同电势中的这些间隙设计为相对于平行有源区域导柱平衡状态更多富N或更少富P。可将有源平行导柱设计为稍微富P，以在有源平行导柱中有意地迫使BV。因此，可优化间隙区域的电荷平衡状态，以具有比有源区域的击穿电压更高的或至少相同的击穿电压。
[0314]可设计间隙(图33中标记的条带间隙和拐角间隙)，以便满足以下上述条件。
[0315]某本尺寸
[0316]导柱宽度(掩模PTN宽度):Wp [ U m]
[0317]台面宽度(掩模PTN宽度):Wn[iim]
[0318]单兀节距:Wp+Wn=Cp
[0319]沟槽深度:Td[iim]
[0320]沟槽角度:a [弧度]
[0321]CMP Si 去除:Rcmp [ U m]
[0322]最终导柱深度:Td-Rcmp=Tp[ U m]
[0323]条带间隙:间隙，条带[ii m][0324]拐角间隙:间隙，拐角[Pm]
[0325]对于这些尺寸，可计算每一个区域的电荷平衡状态，并可比较这些状态。可调节间隙、条带以及间隙、拐角，以实现在条带间隙和拐角间隙区域中具有比在平行有源区域中更高的击穿的电荷平衡状态。一种方法是，在间隙、条带以及间隙、拐角中获得更平衡的电荷状态，并在平行有源区域中获得富P的电荷状态。
[0326]长度和面积计算
[0327]LO=Tp/tan a
[0328]LI =Wp-Rcmp/tan a
[0329]L2=Cp-Ll
[0330]L3=间隙，条带 +2*Rcmp/tan a
[0331]L4=Tp/tan a
[0332]L5=ffp-Rcmp/tan a
[0333]L6=Cp-L5
[0334]L7=间隙，拐角 +2*Rcmp/tana
[0335]H=L5*tan a
[0336]S1=L5*L5
[0337]S2=S1*{ (H-Tp)/H} 2
[0338]S3= (Tp/tan a ) 2
[0339]V2=(l/3)(1/3)*S2*(H-Tp)
[0340](由SI和S2包围的八面体的体积)
[0341]V3=(l/3)*S3*Tp
[0342](四边形棱锥-底面面积S3的体积)
[0343]V4=V5={(L5)2*Tp- (V2+V3)}/2
[0344](四边形棱锥-底面面积S4或S5的体积)
[0345]实际的有源区域面积-Ap和An
[0346]Ap=0.5*(LI+(Ll-LO))*Tp
[0347]An=0.5* (L2+ (L2+L0)) *Tp
[0348]条带间隙:区域体积-Vds矛口 Vns
[0349]Vps=Vp1+Vp2=[Cp*0.5*{LI+ (Ll-Tp/tana )}*Tp] + [(1/4)*(1/3)*{(2*L0)*(2*L1)}*Tp]
[0350]Vns=Vnl+Vn2=[0.5*{L3+(L3+2*L0)}*Tp*Cp] + [(0.5*L0*Tp*Cp)-Vp2]
[0351]柺角间隙区域体积-Vdc和Vnc
[0352]Vpc=Vp3+Vp4+Vp
[0353]=[(3*L6+2*L5)*0.5*{L5+(L5_Tp/tana )}*Tp+V4] + [V2] + [(L7+L4)*0.5*{L5+(L5-Tp/tan a )}*Tp+V5]
[0354]Vns=V 总-Vpc
[0355]=(L5+L4+L7)*(3*L6+3*L5)*Tp_Vpc
[0356]用上述公式,可计算六个面积或体积(Ap、An、Vps、Vns、Vpc和Vnc)。也可计算每一个区域中的P/N的比值(Ap/An、Vps/Vns、Vpc/Vnc 一条带有源区域中的面积比Ap/An与体积比相同)。
[0357]条带间隙区域和拐角间隙区域的电荷量比值分别是(Na* Vps)/(Nd* Vns)和(Na ? Vpc)/(Nd ? Vnc)。
[0358]这些数值优选地比条带有源区域，(Na ? Ap) / (Nd ? An)，更接近于1。换句话说，
[0359]1≥ (Na ? Vps) / (Nd ? Vns)且(Na ? Vpc) / (Nd ? Vnc) ≥(Na ? Ap)/ (Nd ? An)
[0360]或(Na? Ap)/ (Nd ? An)≤(Na ? Vps) / (Nd ? Vns)且(Na ? Vpc) / (Nd ? Vnc) ≤ 1。
[0361]必须将有间隙的条带和有间隙的拐角确定为满足上述关系。如果条带有源区域电荷平衡状态是已知的，那么可确定仅具有体积比比较的间隙数量。
[0362]Ex)富 P 条带有源，Ap/An ≥ Vps/Vns 和 Vpc/Vnc,富 N 条带有源，Ap/An≤ Vps/Vns和 Vpc/Vnc。
[0363]图34A-图34G是根据本发明一种示意性实施方式的以多个工艺步骤形成图2所示的结构的横截面图。在图34A中，用已知技术将N外延层3422形成在N+基板3424上方，接着进行传统的后部硅CMP。在图34B中，缓冲氧化物层3445形成在外延层3422上，并且，用已知方法形成多晶硅层3443。后部对准标记形成在如所示出的多晶硅层3443中，接着在图34C中去除多晶硅3443和氧化物3445。然后，用传统的方法实施前部硅CMP。
[0364]在图34D中，用传统的掩模和硅蚀刻技术形成深沟槽3437。在图34E中，根据已知方法用外延硅3439填充沟槽3437，接着进行后烘烤。在图34F中，实施硅CMP以平面化硅表面。在图34G中，执行传统注入以形成P环3420，接着进行场氧化。接下来，用已知技术形成栅极氧化物和栅极多晶硅，限定并蚀刻多晶硅，并且注入和驱动有源P-本体区域3438。执行传统的源极注入以形成N+源极区域3418，接着进行氮化物沉积。执行传统的重本体注入，以在本体区域3438中形成P+区域3406。用已知方法沉积并回流BPSG3417，通过穿过BPSG、氮化物和堆叠在接触窗口中的栅极氧化物蚀刻来形成接触窗口。形成源极金属层3410以接触源极区域3418和重本体区域3406。可执行进一步的加工以形成后部漏极金属3428。虽然由图34A-图34C描述的工艺涉及平面栅极FET，但是，根据本公开内容，修改此工艺以获得沟槽栅极FET对于本领域技术人员来说将是显而易见的。
[0365]当N掺杂沿着硅的深度是均匀的时，由于由沟槽蚀刻的结果产生的沟槽锥度引起沟槽宽度随着离硅表面的距离而减小。因此，P电荷的量沿着沟槽减小，使得由于沟槽下部中的电荷不平衡增加(较少P和较多N)而导致击穿减小。根据本发明的实施方式，用双外延层技术来弥补沟槽下部中的电荷不平衡。
[0366]图35A中示出了考虑沟槽轮廓的上外延层3504和下外延层3502分别具有不同掺杂浓度的电荷平衡结构。对于图中列出的尺寸和掺杂浓度的示意性组，并对给定的沟槽侧壁的指示角，通过在上外延层3504中使用比下外延层3502的掺杂浓度更大的掺杂浓度，在上外延层3504和下外延层3502中分别获得改进的电荷平衡状态。在一种实施方式中，在高度掺杂的基板(未示出)上方形成两个外延层。该结构剩下的结构特征可与这里描述的其它平面栅极FET相似。
[0367]图35B将单外延层设计的击穿电压特性与图35A所示的双外延层设计进行比较。如可看到的，通过使用具有不同掺杂浓度的两个外延层来获得基本上更高的击穿电压。
[0368]可以使用多于两个的外延层来更精确地将电荷平衡设置为期望的状态。如果将上外延层制造成为具有更高的电阻率以引起富P状态，则可实施JFET注入(N掺杂剂)或外延层JFET以减小在相邻阱区域之间的MOSFET颈部区域的电阻。图36示出了这种器件的掺杂分布。利用此技术，可获得具有有利的Rdson的顶部的较窄的N导柱和底部的较宽的N导柱。
[0369]注意，具有小于90度的侧壁的P外延层填充的沟槽在导柱顶部提供Qp > Qn的电荷平衡状态，并且在底部提供Qp < Qn的电荷平衡状态，这对ns目的是有利的。此条件对于Rdson也是有利的，并对本体二极管由于底部不完全或较少耗尽而引起的较软的反向恢复性能也是有利的。在一种实施方式中，通过在底部形成具有较低掺杂的分级的(或步进的)N外延层轮廓来获得此状态。在另一种实施方式中，使用随着P掺杂分布增加而生长的分级的SEG外延层来填充沟槽。
[0370]在沟槽超结工艺中，对准标记是必需的，以确保深沟槽适当地对准于在沟槽蚀刻之后形成的各个层和区域。然而，在用外延层填充沟槽之后，平面化步骤是必需的，以形成光滑的和平坦的顶平面。如果在晶片的前侧上形成对准标记，则将在平面化工艺过程中将其去除。根据本发明的一种示意性实施方式，可以使用一种技术，从而在形成沟槽之前在晶片的后侧上形成对准标记，并且，在完成顶表面的平面化之后，将对准标记转移至顶侧。图37中提供的工艺顺序示出了此技术的一种实施方式。
[0371]在图37中，提供了具有多晶硅后密封3704的硅基板3702。用已知技术将对准标记3716形成在后部多晶硅3704中。用已知方法将氧化物3708形成在多晶硅3704上的后部上，并且，用传统的外延层沉积工艺来在顶部上形成外延层3706。可用已知技术在外延层3706上形成氧化物，并且，可用传统的光刻和蚀刻工艺在外延层3706中形成深沟槽3710。然后，使用已知技术用外延层材料3714填充沟槽3710。执行前部的传统的CMP，以沿着顶部使表面平面化。接下来，将后部对准标记3710转移至前部,如由顶部对准标记3712所示。与图34A-图34C结合描述的那些类似的工艺步骤可用来形成器件的剩余层和区域。
[0372]图38示出了用于将对准标记从晶片的后部转移至前部的设备的简化图。如所示出的，左镜3802通过透镜3810将后部对准标记3808的图像投射到右镜3818上，而右镜3818又使得后部对准标记3808的图像3814沿着晶片3804的顶部可获得。已知后部对准标记3808的相对位置及其投射图像3814，可在与后部标记对准的顶部上形成对准标记。
[0373]在深沟槽蚀刻和填充工艺中，P-导柱中的晶体缺陷可以变成泄漏源。根据本发明的一种实施方式，可在用外延层填充沟槽之后执行后烘烤工艺，以通过硅迁移提供P-导柱的更坚固的填充和结晶化。图39A和图39B是这些工艺步骤的横截面图。在图39A中，使用已知技术用P型外延层材料3908填充沟槽。然而，如所示出的，外延层填充3908的中心部分具有晶体缺陷，如果不处理该晶体缺陷，则会导致泄漏电流。在图39B中，执行后烘烤步骤，导致硅迁移，从而获得更坚固的外延层填充3910。
[0374]在一种实施方式中，可在1150至1250°C范围内的温度下执行后烘烤步骤，在诸如N2、AR、或H2的惰性环境中执行在大约30至150分钟范围内的时间周期。在一种【具体实施方式】中，当在N2气体中在1200°C的温度下执行后烘烤60分钟时，获得良好的结果。在另一种实施方式中，可在形成本体和源极区域之前执行后烘烤工艺，使得后烘烤的高温和持续时间不会不利地影响源极和本体区域。
[0375]填充具有高纵横比的沟槽的挑战是，避免在沟槽中形成空隙或防止由于沿着沟槽的顶部拐角的局部生长而引起的沿着沟槽顶部过早的外延层封闭。P-导柱中的空隙和缝隙可以导致泄漏。根据本发明的一种实施方式，可通过旋转晶片来获得缝隙少和空隙少的外延层填充，使得在用感光步骤来限定沟槽的过程中其是离轴的，而不是在轴上的。在一种实施方式中，使用45度的晶片旋转。在一种可替换的实施方式中，使用旋转的初始晶片。除了消除缝隙和空隙以外，晶片旋转有助于增加外延层生长速度。在一种实施方式中，使用旋转的基板。图40示出了晶片4002相对于其平面4004的45度旋转。图41A示出了其中不使用晶片旋转的情况的硅结果。可观察到导柱中心处的空隙4102。图41B示出了其中使用晶片旋转的情况的硅结果。在沟槽中看不到空隙或缝隙。
[0376]图42A和图42B示出了在轴上和离轴晶片情况的晶体取向。在轴上情况(即，非旋转晶片)中，沿着沟槽侧壁的晶体取向与沿着沟槽底表面和台面表面的晶体取向不同。晶体取向中的失配会导致沟槽中的硅4204的非均匀生长。相反，在离轴情况(即，旋转晶片)中，沿着垂直和水平表面的晶体取向相匹配。这导致所有方向上均匀的外延层生长速度，并由此导致比在轴上晶片的情况中好得多的P-导柱4204的填充分布。
[0377]在其中沟槽具有高纵横比的传统的沟槽外延层填充工艺中，在外延层生长过程中，由于在填充高纵横比沟槽中的气体传输现象，沿着上沟槽侧壁和上拐角的外延层以比沿着下沟槽侧壁的外延层更快的速度生长。根据本发明的一种实施方式，多步外延层填充和蚀刻工艺可用于以均匀方式用外延层材料均匀地填充深沟槽。
[0378]图43示出了根据本发明一种实施方式的使用多外延层沉积和蚀刻步骤的示意性沟槽填充工艺。在图43中，最左侧的SEM图像示出了正在沟槽蚀刻之后的沟槽。向右侧的下一个SEM图像示出了在执行第一传统外延层沉积工艺之后的沟槽。如可看到的，外延层沿着上沟槽侧壁和上沟槽拐角生长得更厚。然而，在下一个步骤中，执行外延层蚀刻工艺，从而，沿着上沟槽侧壁和拐角沉积的外延层所去除的量比其它沉积外延层的区域沉积的外延层所去除的量更大。在第一蚀刻之后，执行第二外延层生长步骤，接着进行第二蚀刻步骤。执行第三外延层沉积，并且，如最右边上的SEM图像所示，用外延层完全填充沟槽，没有在其中形成空隙或缝隙。SEM图像上方的时间线示出了沉积和蚀刻顺序以及相应的温度。
[0379]在图44A-图44F中更清楚地示出了此工艺顺序。图44A示出了在开始多步外延层工艺之前的沟槽4404。在图44B中，执行第一外延层沉积，从而以非均匀方式生长外延层4406A。在步骤44C中执行的外延层蚀刻去除了沉积的外延层的部分，使得剩余的外延层4406B具有相对均匀的厚度。在图44D和图44E中，执行第二外延层沉积和第二外延层蚀亥IJ，使得在第二外延层蚀刻之后，外延层4406D的剩余的层具有相对均匀的厚度。在图44F中，执行最终的外延层沉积，以完全填充沟槽4404。取决于沟槽纵横比和其它工艺考虑因素，可使用多于2个或3个沉积-蚀刻顺序。
[0380]注意，可用HCl执行蚀刻步骤，其可以以比去除外延层的其它部分更快的速度去除沟槽拐角处的外延层的较厚部分。因此，可在沟槽外延层填充中获得缺陷少、空隙少、以及高度可控的掺杂浓度。
[0381]在沉积-蚀刻-沉积沟槽填充工艺过程中将沟槽侧壁反复暴露于原位的HCl蚀亥IJ，会导致硅晶体损坏。如果在沉积步骤之前不“修复”或“复原”晶体，则可以在界面处和生长的外延层中形成缺陷。根据本发明的一种实施方式，在HCl蚀刻循环结束时(在下一个沉积步骤之前)在氢气环境中的高温退火将减少或消除这些缺陷的出现，从而减小泄漏电流。[0382]图45A示出了正在沟槽蚀刻之后的沟槽的TEM图像。会看到沿着沟槽侧壁的点阵损坏。图45B示出了在氢气环境中执行高温退火之后的沟槽侧壁表面。如可看到的，点阵损坏被复原，并且沟槽拐角被倒圆。图45C是在沿着沟槽侧壁和底部生长外延层4504之后的TEM图像。虚线示出了在沟槽侧壁和外延层4504之间的界面。再一次，在沟槽侧壁和新生长的外延层4504之间的界面处观察不到缺陷。可用中间退火步骤重复沉积和蚀刻循环，以便在蚀刻外延层之后从沿着每一个外延层的表面去除缺陷。可用任何一种这里描述的技术形成功率FET的所有其它区域和层。
[0383]根据本发明一种实施方式的一种高度有效地避免在沟槽中心产生空隙或者防止在顶部沟槽拐角处过早的外延层封闭的技术是，在沉积步骤中倾斜HCl流。HCl流的倾斜可抑制沟槽顶部处的过度的硅生长，并允许从沟槽的顶部至底部的均匀生长。这可减少均匀地填充沟槽所必需的外延层沉积和蚀刻步骤的数量。
[0384]利用可得的工具的功率，可将HCl气体从期望高生长速度时在初始沟槽填充过程中的小流(例如，IOcc)倾斜至抑制顶部沟槽拐角处的外延层生长时在沟槽的最终封闭处的大流(900cc )，以便避免在沟槽中心中出现夹断和空隙。
[0385]图46A是正在蚀刻50 ii m沟槽4602之后的SEM图像。图46B示出了在执行非HCl外延层沉积步骤之后的沟槽4604的SEM。如可看到的，外延层填充在沟槽4604的顶部附近封闭，从而在每一个沟槽中形成空隙。相反，如图46C所示，当用倾斜的HCl流执行沉积工艺时,外延层均匀地为沟槽侧壁加衬,没有在沟槽4604的顶部处封闭。
[0386]图47是示出了对于各种HCl流速以及在外延层沉积过程中不使用HCl的情况下硅生长速度与沟槽位置的关系的图。虚曲线对应于其中不使用HCl的情况。所有其它曲线对应于如图中所示的各种HCl流速和其它工艺参数。如可从虚曲线看到的，没有HC1，在沟槽顶部和底部之间的外延层生长速度会存在较宽的变化。相反，在其中使用倾斜的HCl的所有其它情况中，沿着沟槽深度的外延层生长速度不会变得和其中不使用HCl的情况中一样宽。在图的左侧，对外延层沉积工艺中的不同参数提供数值，已发现其沿着沟槽深度产生基本上均匀的外延层生长。本发明不限于这些数值；不同的工艺技术可以需要与紧接于图47列出的那些值不同的值，以便实现均匀的外延层沉积。
[0387]虽然上面提供了本发明的【具体实施方式】的完整描述，但是各种修改、替换和等价物是可能的。例如，虽然在平面栅极MOSFET的上下文中示出了本发明的一些实施方式，但是，仅通过将基板的极性从图中所示的那些极性反向，便可将相同的技术容易地应用于其它平面栅极结构，例如，平面栅极IGBT。类似地，在N通道FET的上下文中描述了一些结构和工艺顺序，然而，对于本领域技术人员来说，根据本公开内容，修改这些结构和工艺顺序以形成P通道FET将是显而易见的。此外，这里披露的各种技术不限于平面栅极结构，并且可以以沟槽栅极M0SFET、沟槽栅极IGBT (其具有沟槽栅极)、屏蔽栅极MOSFET或IGBT (其具有带有下面的屏蔽电极的沟槽栅极)、以及整流器(包括肖特基整流管、TMBS整流管等)来实现。
[0388]另外，虽然未对每一种实施方式具体说明，但是，可以以在图1A-图1C中所示的三个布局构造中的任何一个实现包括许多终端设计和电荷平衡技术的各种实施方式。类似地，这里披露的包括许多终端设计和电荷平衡技术的许多实施方式不限于实现到沟槽外延层填充电荷平衡工艺技术中，并且也可以以多外延层导柱工艺技术来实现。因此，出于这个 和其它原因，上述描述不应被视为限制由所附权利要求限定的本发明的范围。
【权利要求】
1.一种功率器件，包括: 有源区域和包围所述有源区域的终端区域；以及 在所述有源区域和所述终端区域的每一个中交替布置的第一和第二导电类型的多个导柱，其中，所述有源区域和所述终端区域中的第一导电类型的所述导柱具有基本上相同的宽度，而所述有源区域中的第二导电类型的所述导柱具有比所述终端区域中的第二导电类型的所述导柱更小的宽度，使得所述有源区域和所述终端区域的每一个中的电荷平衡状态导致所述终端区域中的击穿电压比所述有源区域中的击穿电压更高。
2.根据权利要求1所述的功率器件，其中，所述第一导电类型是P型，而所述第二导电类型是N型。
3.根据权利要求1所述的功率器件，其中，所述第一导电类型是N型，而所述第二导电类型是P型。
4.根据权利要求1所述的功率器件，其中，第一导电类型的每一个导柱包括用P型硅基本上填充的沟槽，所述沟槽通过形成第二导电类型的所述导柱的N型区域而彼此隔开。
5.根据权利要求1所述的功率器件，其中，所述有源区域中的第一导电类型的所述导柱具有与所述终端区域中的第一导电类型的所述导柱基本上相同的掺杂分布。
6.根据权利要求1所述的功率器件，其中，所述有源区域包括在所述有源区域中的第二导电类型的至少一个所述导柱上方延伸的平面栅极结构。
7.根据权利要求1所述的功率器件，其中，所述有源区域包括在所述有源区域中的第二导电类型的至少一个所述导柱内延伸至预定深度的沟槽栅极结构。
8.根据权利要求1所述的功率器件`，其中，所述有源区域不包括在所述有源区域中的第二导电类型的任何所述导柱上方延伸的栅极结构。
9.根据权利要求1所述的功率器件，其中，所述有源区域中的第一导电类型的所述导柱是条形的，而所述终端区域中的第一导电类型的多个导柱以同心方式包围所述有源区域。
10.根据权利要求1所述的功率器件，其中，所述有源区域和所述终端区域中的第一导电类型的多个导柱是同心的。
11.根据权利要求1所述的功率器件，其中，第一导电类型的多个导柱具有是有源导柱的延伸部的终端导柱，而另外多个终端导柱平行于所述有源区域。
12.—种功率器件，包括: 有源区域、过渡区域、和包围所述有源区域与所述过渡区域的终端区域；以及 在所述有源区域和所述终端区域的每一个中交替布置的第一和第二导电类型的多个导柱，所述过渡区域在所述有源区域和所述终端区域之间具有第一导电类型的至少一个导柱和第二导电类型的至少一个导柱，所述有源区域中的第一导电类型的多个导柱连接至源极端子，所述终端区域中的第一导电类型的多个导柱浮动，并且，所述过渡区域中的第一导电类型的至少一个导柱通过第一导电的桥接扩散连接至所述源极端子，所述第一导电的桥接扩散将所述过渡区域中的第一导电类型的至少一个导柱连接至所述有源区域中的第一导电类型的多个导柱中的一个，其中: 所述桥接扩散穿过第二导电类型的至少一个导柱的宽度延伸， 所述有源区域和所述终端区域中的第一导电类型的所述导柱以及所述过渡区域中的第一导电类型的至少一个导柱都具有基本上相同的宽度，并且， 所述有源区域中的第二导电类型的所述导柱具有比所述过渡区域中的第二导电类型的至少一个导柱的宽度更小的宽度，使得所述有源区域和所述过渡区域的每一个中的电荷平衡状态导致所述过渡区域中的击穿电压比所述有源区域中的击穿电压更高。
13.根据权利要求12所述的功率器件，其中，所述有源区域中的第二导电类型的所述导柱具有比所述终端区域中的第二导电类型的多个导柱的宽度更小的宽度，使得所述有源区域和所述终端区域的每一个中的电荷平衡状态导致所述终端区域中的击穿电压比所述有源区域中的击穿电压更高。
14.根据权利要求12所述的功率器件，其中，所述有源区域包括第一导电类型的本体区域、和在所述本体区域中的第二导电类型的源极区域，其中，所述桥接扩散比所述本体区域延伸更深。
15.根据权利要求14所述的功率器件，其中，所述桥接扩散和所述本体区域具有基本上相似的掺杂浓度。
16.根据权利要求12所述的功率器件，其中，所述有源区域包括第一导电类型的本体区域、和在所述本体区域中的第二导电类型的源极区域，其中，所述桥接扩散比所述本体区域延伸至更浅的深度。
17.根据权利要求16所述的功率器件，其中，所述桥接扩散具有比所述本体区域更低的掺杂浓度。
18.根据权利要求12所述的功率器件，其中，所述第一导电类型是P型，而所述第二导电类型是N型。
19.根据权利要求12所述的功率器件，其中，所述第一导电类型是N型，而所述第二导电类型是P型。
20.根据权利要求12所述的功率器件，其中，第一导电类型的每一个导柱包括用P型硅基本上填充的沟槽，所述沟槽通过形成第二导电类型的所述导柱的N型区域而彼此隔开。
21.根据权利要求12所述的功率器件，其中，所述有源区域和所述终端区域中的第一导电类型的所述导柱和所述过渡区域中的第一导电类型的至少一个导柱都具有基本上相同的掺杂分布。
22.根据权利要求12所述的功率器件，其中，所述有源区域包括在所述有源区域中的第二导电类型的至少一个所述导柱上方延伸的平面栅极结构。
23.根据权利要求12所述的功率器件，其中，所述有源区域包括在所述有源区域中的第二导电类型的至少一个导柱内延伸至预定深度的沟槽栅极结构。
24.根据权利要求12所述的功率器件，其中，所述有源区域不包括在所述有源区域中的第二导电类型的任何所述导柱上方延伸的栅极结构。
25.根据权利要求12所述的功率器件，其中，所述有源区域中的第一导电类型的多个导柱和所述过渡区域中的第一导电类型的至少一个导柱是条形的，并且，所述终端区域中的第一导电类型的多个导柱以同心方式包围所述有源区域和所述过渡区域。
26.根据权利要求12所述的功率器件，其中，所述有源区域和所述终端区域中的第一导电类型的多个导柱和所述过渡区域中的第一导电类型的至少一个导柱是同心的。
【文档编号】H01L29/78GK103762243SQ201410043494
【公开日】2014年4月30日 申请日期:2008年9月19日 优先权日:2007年9月21日
【发明者】约瑟夫·A·叶季纳科, 李在吉, 张浩铁, 尹钟晩, 普拉韦恩·穆拉利德哈伦·谢诺, 克里斯托夫·L·雷克塞尔, 金昌郁, 李宗宪, 詹森·M·希格斯, 德韦恩·S·赖希尔, 乔尔勒·夏普, 王 琦, 金龙燮, 李廷吉, 马克·L·赖尼希默, 郑镇营 申请人:飞兆半导体公司