有源esd保护电路的制作方法
【专利摘要】一种用于驱动高端功率开关和低端功率开关的高压栅极驱动电路，包含一个有源dv/dt触发ESD保护电路，耦合在受保护的节点和电源轨道节点之间。有源dv/dt触发ESD保护电路包含一个dv/dt电路，控制连接在受保护的节点和电源轨道节点之间的ESD保护晶体管。当受保护的节点处发生ESD事件时，ESD保护晶体管接通，将ESD电流从受保护的节点传导至电源轨道节点。时间常数之后，dv/dt电路充满电，使ESD保护晶体管停止工作。
【专利说明】有源ESD保护电路
【技术领域】
[0001]本发明涉及半导体领域，尤其涉及一种有源ESD保护电路。
【背景技术】
[0002]栅极驱动电路，包含高端和低端驱动器，用于驱动功率MOSFET或通常用于高压应用(例如电动机)的IGBT输出晶体管。在一些应用中，高端驱动器用于驱动在工作电压高达600V的高端结构中的N-通道功率M0SFET。传统的高压栅极驱动电路在同一个集成电路上集成了高端栅极驱动器和低端栅极驱动器。图1表示传统的高压栅极驱动电路的示意图。在图1所示的示例中，高压栅极驱动电路10包含栅极驱动集成电路11 (用虚线表示)，带有高端栅极驱动电路和低端栅极驱动电路。配置高压栅极驱动电路10，用于驱动串联在高输入电压Vin (节点40)和地电压(节点42)之间的一对功率开关上。在本说明中，功率开关为N-通道功率MOSFET Ml和M2。而且，在本说明中，高输入电压Vin为600V或600V以上。N-通道MOSFET Ml必须在高达600V的电压下工作。一对N-通道功率MOSFET Ml和M2，在高端驱动信号HO (节点52)和低端驱动信号LO (节点32)的控制下，可以选择接通或断开，以产生输出电压信号Vs (节点LX)驱动负载。功率MOSFET Ml和M2可以集成在栅极驱动集成电路11上。更经常的是，功率MOSFET Ml和M2为分立器件，在某些情况下，分立器件和栅极驱动集成电路11 (用点划线表示)一起共同封装。
[0003]高压栅极驱动电路10接收高端输入信号HIN (节点14)和低端输入信号LIN (节点16)。低端输入信号LIN耦合到低端驱动电路26上，低端驱动电路26驱动栅极驱动器30，产生低端驱动信号LO驱动功率开关M2。同时，高端输入信号HIN耦合到高端控制电路上，高端控制电路包含脉冲发生器18、电平位移和高端驱动电路20、前置驱动器22和栅极驱动器24。栅极驱动器24产生高端驱动信号HO，驱动功率开关Ml。
[0004]高压栅极驱动电路10接收逻辑电源电压Vdd (节点12)。逻辑电源电压Vdd为低端控制电路(例如低端驱动电路26和栅极驱动器30)供电。由于耦合高端控制电路，驱动高端功率开关Ml在高输入电源电压Vin下工作，因此某些高端控制电路形成在高压浮动槽中，并通过升压节点BST上的升压电源电压Vb供电。浮动槽偏置到输出电压Vs(节点LX)，输出电压Ns也称为浮动电源电压。更确切地说，脉冲发生器18在逻辑电源电压Vdd下工作，然后信号电平移位向上，使得电平位移器和高端驱动电路20、前置驱动器22以及栅极驱动器24形成在高压浮动槽中，并且通过升压电源电压Vb供电。
[0005]升压电源电压Vb由逻辑电源电压Vdd和升压电容器Cb产生。更确切地说，电容器Cb连接在升压节点BST和输出电压Vs (节点LX)之间。二极管Dl置于逻辑电源电压Vdd(节点12)和电容器Cb (节点BST)的顶板之间。更确切地说，二极管Dl的阳极连接到逻辑电源电压(节点12)，二极管Dl的阴极连接到电容器Cb的顶板(节点BST)。二极管Dl的作用是，当MOSFET M2接通时，为升压电容器Cb充电，当MOSFET Ml接通时，提供反向闭锁。也就是说，当MOSFET M2接通时，二极管Dl使电流从逻辑电源电压Vdd开始，沿正向偏置的方向，为电容器Cb充电。然而，当MOSFET Ml接通时，二极管Dl防止电流从电容器Cb流回逻辑电源电压节点。在这种方式下，产生升压电源电压VB，并用于为某些高压控制电路供电。
[0006]栅极驱动集成电路11无论是否带有功率开关Ml和M2共同封装，都需要保护它们不受静电放电(ESD)事件的影响。ESD事件最常发生在输入/输出焊盘或集成电路的电源引脚处。ESD尖峰可以高达上千伏，会对集成电路中的电路造成损坏。因此，集成电路通常含有多种保护电路，防止输入/输出/电源焊盘的高压ESD尖峰触及集成电路，造成永久性损坏。
[0007]确切地说，对于高压栅极驱动电路10来说，与高端栅极驱动电路有关的输入/输出焊盘和电源电压焊盘必须使用ESD保护电路。一般来说，ESD保护电路用于升压节点BST、浮动电源电压节点LX以及高输入电源电压Vin节点40。当没有共同封装功率开关时，高端驱动信号HO输出节点25也需要ESD保护。但是即使是当共同封装了功率开关时，功率开关Ml的源极和栅极之间的耦合电容会使ESD电流到达高端驱动信号输出节点25，损坏栅极驱动器24的晶体管。因此，ESD保护也常用于HO节点25。
[0008]常用的ESD保护电路依靠一个或多个p-n结二极管触发连接到输入/输出焊盘的相关双极晶体管，将ESD尖峰分流至电源电压节点或接地节点。例如，常用的ESD保护电路包含Zener触发的NPN双极晶体管或接地栅NMOS晶体管，或RC-栅极的NMOS晶体管。常用的ESD保护电路为被动电路，依靠保护晶体管的击穿使电流分流。图2表示将ESD保护电路引入图1所示的高压栅极驱动电路的高端控制电路。在图2中，为了便于讨论，仅表示出了一个高压栅极驱动电路10的高端控制电路，省略了驱动电路10中的其他电路元件。参见图2，ESD保护电路50位于升压节点BST和浮动电压节点LX之间，保护相当于浮动槽的升压节点。在本说明中，提供ESD保护电路58从Vin电压节点(40)到接地端，提供ESD保护电路55从浮动电源电压节点LX到接地端。在本说明中，配置ESD保护电路50、55、58作为Zener触发NPN双极晶体管。在其他示例中，ESD保护电路可以作为接地端-栅极NMOS晶体管60。带或不带电阻器，NMOS晶体管60的栅极都可以接地。
[0009]当驱动集成电路没有通电时，制备、测试或操作时经常会发生ESD事件。在这种情况下，由于高电流偏离而晶体管却没有接通，导致NMOS晶体管出故障并迅速跳回，因此栅极驱动电路24的NMOS晶体管M4或前置驱动电路22的NMOS晶体管M3最容易出故障。由于PMOS晶体管没有迅速跳回，因此PMOS晶体管M5和M6不会受到影响。同样地，驱动集成电路的ESD事件通常导致NMOS晶体管M3或M4故障。因此，集成电路设计规则规定NMOS晶体管M3和M4的ESD兼容布局，在NMOS晶体管M3和M4处，漏极和源极压载用于减小当NMOS晶体管断开时，ESD事件引起的高电流和高功率耗散。由于从漏极接头到多晶硅栅极之间的间距很大，因此漏极压载增大了 NMOS晶体管器件的尺寸。ESD兼容布局会使用于前置驱动器的NMOS晶体管和用于高端功率开关的栅极驱动电路通常尺寸都很大，而且消耗大量的硅片空间。
【发明内容】
[0010]本发明提供的有源ESD保护电路，可以用于高压栅极驱动电路，保护高压节点，还可以利用标准的晶体管布局，用于栅极驱动下拉器件，不必再使用ESD兼容布局，还可以利用标准的电路模拟器，预测ESD响应动作。
[0011]为了达到上述目的，本发明提供一种高压栅极驱动电路，用于驱动串联在输入电压节点和地电压之间的高端功率开关和低端功率开关，该栅极驱动电路包含:一个形成在浮动槽中的高端控制电路，其由相对于浮动电源电压节点处的浮动电源电压的升压节点处的升压电压供电，该栅极驱动电路包含:
一个有源dv/dt触发ESD保护电路，耦合在受保护节点和电源轨道节点之间，该有源dv/dt触发ESD保护电路包含一个dv/dt电路，该电路控制一个连接在受保护节点和电源轨道节点之间的ESD保护晶体管，当受保护节点处发生ESD事件时，ESD保护晶体管接通，将ESD电流从受保护节点传导至电源轨道节点，在一时间常数之后，使dv/dt电路充满电。
[0012]ESD保护晶体管包含一个MOS可控硅整流器，当所传导的ESD电流仍然在指定阈值以上时，dv/dt电路充满电之后，ESD保护晶体管仍然保持接通，当dv/dt电路充满电,而且ESD电流降至指定阈值以下之后，ESD保护晶体管停止工作。
[0013]dv/dt触发ESD保护电路包含:
一个RC网络，其包含串联在受保护的节点和电源轨道节点之间的电阻器和电容器，，该RC网络提供dv/dt电路的时间常数；以及
一个反相器，其包含串联在受保护的节点和电源轨道节点之间的PMOS晶体管和NMOS晶体管，，PMOS和NMOS晶体管的栅极端连接到RC网络的公共节点，耦合它们的漏极端，控制ESD保护晶体管。
[0014]dv/dt触发ESD保护电路还包含:
一个开关，其连接RC网络中电阻器的两端，由一个启用信号控制，当正常工作模式下栅极驱动电路通电时，根据启用信号，开关闭合，当栅极驱动电路未通电时，开关打开。
[0015]有源dv/dt触发ESD保护电路耦合在作为受保护节点的升压节点和作为电源轨道节点的浮动电源电压节点之间。
[0016]当升压节点处相对于浮动电源电压节点发生ESD事件时，有源dv/dt触发ESD保护电路产生控制信号，控制信号耦合到高端控制电路上，使高端控制电路接通栅极驱动器的下拉晶体管，驱动高端功率开关，发生ESD事件期间，栅极晶体管的下拉晶体管接通。
[0017]高端控制电路包含一个高端驱动电路，用于驱动栅极驱动器，栅极驱动器转而驱动高端功率开关，栅极驱动器包含上拉晶体管和下拉晶体管，下拉晶体管的制备无需源极/漏极压载。
[0018]有源dv/dt触发ESD保护电路耦合在作为受保护节点的升压节点和作为电源轨道节点的地电压之间。
[0019]轨道控制电路在高端驱动信号输出节点处，产生高端驱动信号，有源dv/dt触发ESD保护电路耦合在作为受保护节点的高端驱动信号输出节点和作为电源轨道节点的浮动电源电压节点之间。
[0020]有源dv/dt触发ESD保护电路耦合在作为受保护节点的浮动电源电压节点和作为电源轨道节点的地电压之间。
[0021]有源dv/dt触发ESD保护电路耦合在作为受保护节点的输入电压节点和作为电源轨道节点的地电压之间。
[0022]高端控制电路包含一个高端驱动电路，用于驱动前置驱动器，前置驱动器驱动栅极驱动器，栅极驱动器再转而驱动高端功率开关，前置驱动器包含上拉晶体管和下拉晶体管，一个电阻器耦合到下拉晶体管的源极端。
[0023]有源dv/dt触发ESD保护电路还包含一个耦合到ESD保护晶体管的控制端的被动下拉器件。
[0024]被动下拉器件包含一个电阻器。
[0025]有源dv/dt触发ESD保护电路包含一个第一 dv/dt电路，控制连接在第一受保护的节点和第一电源轨道节点之间的第一 ESD保护晶体管；栅极驱动电路还包含:
一个连接在第二受保护的节点和第二电源轨道节点之间的第二 ESD保护晶体管，第二ESD保护晶体管由第一 dv/dt电路控制。
[0026]第一受保护的节点与第二受保护的节点相同或不同；第一电源轨道节点与第二电源轨道节点相同或不同。
[0027]第一电源轨道节点与第二电源轨道节点相同或不同。
[0028]本发明所述的有源dv/dt触发ESD保护电路具有许多优于传统ESD保护体系的优势。首先，有源dv/dt触发ESD保护电路可以用于高压栅极驱动电路，保护高压节点，例如升压节点，关于浮动电压节点。当集成了高端功率开关或者当高端功率开关形成在一个单独的集成电路上，而没有共同封装时，可以使用ESD保护电路。
[0029]第二，ESD保护电路利用标准的晶体管布局，用于栅极驱动下拉器件，不必再使用ESD兼容布局。由于漏极/源极加载，ESD兼容布局会使器件尺寸变得更大。当使用本发明所述的ESD保护电路时，可以利用最小的间距晶体管尺寸，设计栅极驱动下拉器件，无需漏极/源极加载。在这种情况下，可以减小栅极驱动集成电路的尺寸。
[0030]第三，本发明所述的ESD保护电路可以利用标准的电路模拟器，预测ESD响应动作。也就是说，由于ESD保护电路依靠有源模式中的ESD晶体管操作，因此器件的模拟可以用于预测电路动作。本发明所述的ESD保护电路确保整个功率集成电路技术的设计可移植性，而不会影响性能与ESD抗扰性的关系。
【专利附图】
【附图说明】
[0031]图1是传统的高压栅极驱动电路的示意图。
[0032]图2是图1所示的高压栅极驱动电路的高端控制电路中引入了 ESD保护电路。
[0033]图3是在本发明的实施例中，高压栅极驱动电路引入一个或多个有源dv/dt触发ESD保护电路的示意图。
[0034]图4是在本发明的一个可选实施例中，高压栅极驱动电路引入一个或多个有源dv/dt触发ESD保护电路的示意图。
[0035]图5是在本发明的实施例中，dv/dt ESD电路的示意图。
[0036]图6是在本发明的实施例中，升压节点和浮动电源电压节点之间配置dv/dt ESD电路的不意图。
【具体实施方式】
[0037]本发明可以以各种方式实现，包含作为一个工艺；一种装置；一个系统；和/或一种物质合成物。在本说明书中，这些实现方式或本发明可能采用的任意一种其他方式，都可以称为技术。一般来说，可以在本发明的范围内变换所述工艺步骤的顺序。
[0038]本发明的一个或多个实施例的详细说明以及附图解释了本发明的原理。虽然，本发明与这些实施例一起提出，但是本发明的范围并不局限于任何实施例。本发明的范围仅由权利要求书限定，本发明包含多种可选方案、修正以及等效方案。在以下说明中，所提出的各种具体细节用于全面理解本发明。这些细节用于解释说明，无需这些详细细节中的部分细节或全部细节，依据权利要求书，就可以实现本发明。为了简便，本发明相关【技术领域】中众所周知的技术材料并没有详细说明，以免对本发明产生不必要的混淆。
[0039]依据本发明的实施例，形成在集成电路上的高压栅极驱动电路，引入了一个连接到集成电路的输入/输出/电源焊盘上的有源dv/dt触发ESD保护电路。有源dv/dt触发ESD保护电路包含一个ESD保护晶体管，在发生ESD事件时，接通ESD保护晶体管，将ESD保护电流分流至电源轨道，电源轨道可以是模拟节点，或电源接地节点，或浮动电源电压节点。有源dv/dt触发ESD保护电路并不像传统的被动ESD保护体系那样，依靠断开中断或失效的保护晶体管传导电流。而是本发明所述的ESD保护电路在主动模式下工作，在发生ESD事件时，ESD保护晶体管接通，传导ESD电流。
[0040]在本发明所述的实施例中，高压栅极驱动电路引入一个有源dv/dt触发ESD保护电路，耦合在升压节点和浮动电源电压节点之间。在发生ESD事件时，有源ESD保护电路接通ESD保护晶体管，在升压节点处，使ESD电流从升压节点传导至浮动电源电压节点。另外，在某些实施例中，有源dv/dt触发ESD保护电路产生耦合到高端驱动电路的控制信号，使高端驱动电路接通栅极驱动器的下拉晶体管，驱动功率开关。在这种方式下，高端驱动电流中的栅极驱动器的下拉晶体管接通(有源)，在发生ESD事件时，使ESD电流传导至浮动电源电压节点LX。由于栅极驱动器下拉晶体管在发生高电流ESD事件时，不再处于被动击穿模式中，因此可以排除ESD造成的栅极驱动器下拉晶体管处的器件损坏。更重要的是，由于发生ESD事件时，栅极驱动器下拉晶体管接通(有源)，因此下拉晶体管不再需要ESD兼容布局规贝U。根据设计规则，可以利用漏极接头与多晶硅栅极之间的最小间距或源极接头与多晶硅栅极之间的最小间距，制备栅极驱动器下拉晶体管，以减小栅极驱动器所需的硅片空间。也就是说，不再需要栅极驱动器下拉晶体管处的漏极压载，而且高压栅极驱动电路可以形成在更小的硅片区域中。
[0041]图3表示在本发明的实施例中，高压栅极驱动电路引入一个或多个有源dv/dt触发ESD保护电路的意图。图3仅表与闻端控制电路和闻端功率开关Ml有关的闻压棚极驱动电路100的一部分电路。要理解的是，高压栅极驱动电路100还要包含图3中没有表示出来的其他电路元件，才能完成电路操作。在本发明的实施例中，按照图1所示的栅极驱动电路10类似的方式，配置高压栅极驱动电路100，特此引入图1所示的栅极驱动电路10的讨论内容，并不再重复。在图3中，忽略低端控制电路和脉冲发生器电路，以便着重讨论实现ESD保护。确切地说，图3主要说明了需要耐用的ESD保护的高端控制电路。
[0042]参见图3，高压栅极驱动电路100包含一个栅极驱动器集成电路115和一个功率开关集成电路117。栅极驱动器集成电路115承载了高端栅极驱动电路和低端栅极驱动电路。在本说明中，仅表示出了高端栅极驱动电路，包含耦合高端驱动电路102，驱动前置驱动器104，然后前置驱动器104驱动栅极驱动器106。高端驱动电路102、前置驱动器104和栅极驱动器106形成在高压浮动槽中，并且耦合到升压电源电压Vb (节点BST)和浮动输出电压％ (节点LX)上作为电源轨道。高端驱动电路102接收高端输入信号HIN (参见图1)产生的控制信号(图中没有表示出)，高端输入信号HIN的电平移位到高端驱动电路102的工作电压范围。前置驱动器104和栅极驱动器106都分别配置成含有上拉晶体管(例如PMOS晶体管M5、M6)和下拉晶体管(例如NMOS晶体管M3、M4)的反相器电路。
[0043]在本示例中，高端控制电路包含前置驱动器104和栅极驱动器106，构成一个二阶栅极驱动电路。在其他实施例中，栅极驱动电路可以包含一阶或多阶。例如，可以省略前置驱动器，仅利用栅极驱动器106驱动功率开关。还可选择，在其他实施例中，栅极驱动电路包含前置驱动器和最终的栅极驱动器的两阶或多阶，提供所需的缓冲和放大，用于驱动功率开关。
[0044]配置高压栅极驱动电路100，驱动一对功率开关Ml和M2，可以交替接通和断开Ml和M2，在节点LX处产生输出电压信号Vs，驱动负载。功率开关Ml和M2以与图1所示相同的方式，串联在高输入电源电压Vin (节点110)和接地电势之间。在本实施例中，功率开关为N-通道功率M0SFET，高端驱动信号HO (节点108)和低端驱动信号LO (参见图1)控制功率开关Ml和M2，交替接通和断开。在图3所示的高端控制电路中，栅极驱动器106产生高端输出信号HO (节点108)，耦合高端输出信号HO，用于驱动高端功率开关I的栅极端。高端功率开关Ml连接在高输入电源电压Vin (节点110)和浮动电源电压节点LX之间。
[0045]在本发明的实施例中，高端功率开关Ml和低端功率开关M2集成在栅极驱动集成电路115上。在这种情况下，功率开关集成电路117是与栅极驱动集成电路115相同的集成电路。在其他实施例中，高端功率开关Ml和低端功率开关M2是作为独立的器件。在这种情况下，功率集成电路117是与栅极驱动集成电路115分离的集成电路。在其他实施例中，功率开关集成电路117与栅极驱动集成电路115共同封装，从而使集成电路都形成在一个单独的封装中，可以作为一个单独的封装器件。
[0046]如上所述，参见图1，通过升压电容器(；(参见图1)，逻辑电源电压Vdd产生升压电源电压Vb (节点BST)。当低端功率开关M2接通时，升压电容器Cb充电，当高端功率开关Ml接通时，升压电源电压Vb升高到高电压值。更确切地说，当接通低端功率开关M2时，驱动输出电压Vs (节点LX)接地，通过逻辑电源电压Vdd (二极管I正向偏置)给电容器Cb充电,在整个电容器Cb上建立电容器电压V。，电容器电压Vc与逻辑电源电压vdd近似，例如当Vdd=25V时，Vc约为25V左右。当低端功率开关M2断开时，高端功率开关Ml接通，输出电压Vs趋于高输入电源电压VIN，升压电源电压Vb升高到Vs+Vc的电压值，例如当Vin=600V时，Vb约为600V+25V=625V。当高端功率开关Ml接通时，高端驱动信号HO趋于升高后的电压Vb(例如625V)。因此，可以驱动浮动输出电压节点LX处的输出电压Vs达到高输入电源电压Vin (例如600V)的幅值。
[0047]因此，配置高压栅极驱动电路100后，集成电路115和/或117的输入/输出焊盘和电源电压焊盘通常需要ESD保护。确切地说，与形成在栅极驱动电路100的高压浮动槽中的节点有关的电源焊盘和输入/输出焊盘，需要耐用的ESD保护。在本发明的实施例中，高压栅极驱动电路100引入了有源dv/dt触发ESD保护电路120，耦合在升压节点BST和浮动电源电压节点LX之间，为与浮动电源电压节点LX有关的升压节点提供ESD保护。在某些实施例中，有源dv/dt触发ESD保护电路120 (也称为“dv/dt ESD电路”或“ESD保护电路”)，包含dv/dt电路122和ESD保护晶体管Ml2。在本实施例中，ESD保护晶体管Ml2为NMOS晶体管。
[0048]在本说明中，“ dv/dt触发”是指触发一个电路响应，或者根据输入信号的变化速度确定输出信号。在本说明中，dv/dt电路仅对于dv/dt电路的时间常数之内发生的电压瞬变，产生响应或确定输出信号。当输入信号的变化超出预定义的时间常数时，dv/dt电路就不会响应或确定其输出。在某些实施例中，由于大多数的ESD事件都可以在I微秒的时间内发生，因此本发明所述的dv/dt ESD电路中引入的dv/dt电路的时间常数为I微秒。当有快速电压瞬变的ESD脉冲加载到dv/dt电路时，dv/dt电路在I微秒的时间常数内确定其输出信号。超出I微秒时间常数时，dv/dt电路会取消确定其输出信号。利用dv/dt电路，驱动ESD保护晶体管的栅极端。因此，发生ESD事件时，ESD保护晶体管会接通长达dv/dt电路的时间常数(例如I微秒)，将ESD电流从易受ESD脉冲影响的电源轨道分流。I微秒的时间常数之后，dv/dt电路就不再确定其输出信号，ESD保护晶体管的栅极被拉低，ESD保护晶体管断开。
[0049]在某些实施例中，利用回跳器件配置ESD保护晶体管，dv/dt电路可以具有更短的时间常数，仅仅足够将ESD保护晶体管触发至回跳或锁定状态。在一个实施例中，利用硅控制整流器(SCR)器件，配置ESD保护晶体管，利用dv/dt触发，将SCR器件触发至接通状态。
[0050]在dv/dt电路120中，当升压节点BST处发生ESD事件时，升压节点BST上快速增大的ESD脉冲电压，触发dv/dt电路122响应。因此升压节点处的ESD脉冲，使dv/dt电路122根据指定的时间常数充电。同时，接通ESD保护晶体管Ml2，将ESD电流从升压节点BST传导至浮动电源电压节点LX。当dv/dt电路充满电时，也就是说dv/dt电路122的时间常数结束后，ESD保护晶体管M12断开。当高压栅极驱动电路100未开机时，在发生ESD事件时，激活dv/dt ESD电路120。也就是说，不提供逻辑电源电压Vdd和高输入电源电压VIN，电路100处于断电或不可用的状态。在器件正常工作时，也就是说当提供逻辑电源电压Vdd和高输入电源电压Vin时，电路100接通，正常工作，dv/dt ESD电路120停止工作，ESD保护晶体管M12处于闭锁模式，ESD保护电路不会干扰电路100的正常工作。
[0051]本发明所述的有源dv/dt触发ESD保护电路的显著特点是，当位于集成电路上的保护电路没有接通时，ESD保护晶体管接通，传导ESD电流。在传统的ESD保护体系中，保护晶体管断开或停止工作，ESD保护依靠击穿模式下工作的晶体管传导多余的ESD电流。与之相反，本发明所述的ESD保护电路通过在发生ESD事件时，接通ESD保护晶体管，传导多余的电流。在有源模式下，ESD保护晶体管工作具有许多优势，包含可以模拟ESD保护电路的ESD响应，从而精确地预测ESD保护电路的动作。
[0052]另外，在本发明的实施例中，dv/dt ESD电路120还产生控制信号(节点125)，用于高端驱动电路102，使高端驱动电路接通栅极驱动器106的下拉晶体管。更确切地说，为高端驱动电路102提供的控制信号(节点125)，产生输出信号，驱动前置驱动器104，反过来又驱动驱动器106，接通下拉晶体管(NM0S晶体管104)。在这种方式下，高端栅极驱动器电路中栅极驱动器106的下拉晶体管M4接通(有源)，在发生ESD事件时，将ESD电流传导至浮动电源电压节点LX。由于发生高电流ESD事件时，下拉晶体管M4不再处于被动击穿模式，因此排除了 ESD造成的栅极驱动下拉晶体管M4处的器件故障。当下拉晶体管M4接通时，晶体管就不会被ESD事件损坏。更重要的是，由于发生ESD事件时，接通了下拉晶体管M4(有源)，因此下拉晶体管不再需要ESD兼容布局规则。而是可以利用最小的空间设计规则，制备下拉晶体管M4，减小栅极驱动晶体管所需的硅片空间。也就是说，不再需要栅极驱动下拉晶体管M4处的漏极/源极压载，可以利用更小的硅片区域制备高压栅极驱动电路。
[0053]当高压栅极驱动电路100包含一个或多个前置驱动级时，在发生ESD事件时，某些前置驱动级的下拉晶体管可能不会接通。在某些实施例中，通过在漏极端提供电阻器，可以制成带有额外ESD保护的前置驱动器下拉晶体管，例如电阻器135在前置驱动器104中晶体管M3的漏极端。电阻器135可以是一个镇流电阻器或块状电阻，例如多晶硅电阻。在这种情况下，发生ESD事件时，通过接通保护栅极驱动器下拉晶体管M4，同时漏极电阻保护前置驱动器下拉晶体管M3。
[0054]在图3所示的实施例中，包含额外的有源dv/dt触发ESD保护电路，保护其他的电源焊盘接至地电位。例如，dv/dt ESD电路130形成在栅极驱动集成电路115上，并且耦合在浮动电源电压节点LX和地电位之间。dv/dt ESD电路130为与接地有关的浮动电源电压节点LX提供ESD保护。在另一个示例中，dv/dt ESD电路140形成在功率开关集成电路117上，并且耦合在高输入电源电压节点110和地电位之间。dv/dt ESD电路140为与接地有关的高输入电源电压(Vin)节点110提供ESD保护。额外的ESD保护电路130、140是可选的，也可以省略或使用其他的ESD保护体系。文中仅提到为LX节点和Vin节点，使用有源dv/dt触发ESD保护电路。
[0055]另外，在其他的实施例中，可以包含额外的有源dv/dt触发ESD保护电路，保护栅极驱动电路100的其他输入/输出焊盘和其他电源焊盘。图4表示在一个可选实施例中，引入一个或多个有源dv/dt触发ESD保护电路的高压栅极驱动电路的示意图。在图4所示的实施例中，假设高压栅极驱动电路200包含栅极驱动集成电路215和功率开关集成电路217，它们虽然是单独的集成电路，但是共同封装的。配置高压栅极驱动电路200包含有源dv/dt触发ESD保护电路120、130和140，在升压节点BST到浮动电源电压节点LX、浮动电源电压节点LX到接地端以及高输入电源电压Vin节点到接地端之间，提供ESD保护。
[0056]当栅极驱动集成电路是独立于功率开关集成电路的一个单独的集成电路时，必须保护升压节点接地，不受ESD电击的影响。另外，高端驱动信号HO输出节点108经常需要ESD保护不受ESD电击到浮动电源电压节点。在本发明的实施例中，栅极驱动集成电路215包含dv/dt ESD电路150，耦合在升压节点BST和地电压之间。栅极驱动集成电路215还包含dv/dt ESD电路160，耦合在高端驱动信号HO输出节点108和浮动电源电压节点LX之间。额外的ESD保护电路150、160是可选的，也可以省略，或使用其他的ESD保护体系。文中仅提到为升压节点到接地端和到HO节点以及到LX节点，使用有源dv/dt触发ESD保护电路。
[0057]在上述实施例中，利用dv/dt触发ESD保护电路120，在升压节点BST和浮动电源电压节点LX之间提供ESD保护。在某些实施例中，dv/dt ESD保护电路120包含一个很小的被动下拉器件，例如电阻器R5，耦合到ESD保护晶体管M12的栅极和浮动电源电压节点LX上。下拉电阻器R5用于将ESD保护晶体管M12的栅极下拉至电压Vs，当晶体管M12不用于分流ESD电流时，保持晶体管M12断开。在升压节点BST充电时，保持ESD保护晶体管M12断开很重要。参见图1，升压电容器Cb耦合在升压节点BST和浮动电源电压节点LX之间。当低端功率开关M2接通时，升压电容器Cb充电，产生升压电源电压Vb，为高压控制电路供电。当ESD保护晶体管M12耦合在整个升压节点BST和浮动电源电压节点LX时，如果ESD保护晶体管M12的栅极仍然浮动，那么ESD保护晶体管M12会在升压节点BST和浮动电源电压节点LX之间产生漏电，阻止升压电压Vb充电。因此，被动下拉器件，例如图3和图4中所示的下拉电阻器R5，可以耦合到ESD保护晶体管的栅极，当它不用于分流ESD电流时，保持ESD保护晶体管断开。
[0058]在某些实施例中，利用dv/dt触发ESD保护电路150，在升压节点BST和地电压(图4)之间提供ESD保护。在这种情况下，下拉器件，例如电阻器R6，可以耦合到ESD保护晶体管M15的栅极，将晶体管M15的栅极拉低，当晶体管不用于分流ESD电流时，保持断开。下文还将详细介绍,可以配置栅极驱动电路200中的各种dv/dt ESD电路，共享一个公共dv/dt电路。因此，一个单独的dv/dt电路产生多个ESD保护晶体管的控制信号。当共享的dv/dt电路驱动ESD保护晶体管Ml5时，可以省略电阻器R6。
[0059]图5表示在本发明的实施例中，dv/dt ESD电路的示意图。参见图5，dv/dt ESD电路300耦合到节点310上，为与电源轨道(节点320)有关的受保护的节点310提供ESD保护。受保护的节点310可以是任意输入端、输出端或栅极驱动电路的电源焊盘。在本说明中，当栅极驱动电路通电并激活时，受保护的节点310的电压值为VPAD。dv/dt ESD电路耦合到电源轨道(节点320)，作为ESD电流的放电轨道。在本说明中，电源轨道320的电压值为Vsupply。电压Vsupply可以是地电压或图3和图4中栅极驱动电路的浮动电源电压Vs。
[0060]dv/dt ESD电路300包含一个RC网络，RC网络包含电阻器Rl和电容器Cl串联在受保护的节点310和电源轨道节点320之间。电阻器Rl的电阻值和电容器Cl的电容值确定了 RC时间常数值或计时器的值。RC网络驱动由PMOS晶体管Mpi和NMOS晶体管Mni构成的反相器。更确切地说，耦合电阻器Rl和电容器Cl之间的公共节点312，用于驱动的PMOS晶体管Mpi和NMOS晶体管Mni栅极端。然后，利用反相器的输出节点314驱动ESD保护晶体管Mesd。启用信号EN使dv/dt ESD电路300可用或停止工作。在本实施例中，耦合启用信号EN,以控制电阻器Rl上I禹合的开关SI。
[0061 ] 在本发明的实施例中，ESD保护晶体管Mesd为NMOS晶体管。在其他实施例中，ESD保护晶体管Mesd为N-型MOS可控硅整流器(SCR)，漏极中含有P-型扩散物。
[0062]dv/dt ESD电路300的工作情况如下:当栅极驱动电路未通电或栅极驱动电路停止工作时，开关SI打开，dv/dt ESD电路300用于保护受保护的节点，不受ESD事件的影响。当受保护的节点310上加载ESD脉冲时，ESD脉冲带来的快速增大的高压加载到电阻器Rl和电容器Cl的RC电路上。RC电路具有特定的时间常数，以确定为公共节点312充满电所需的时间。也就是说，RC时间常数起计时器的作用。例如，RC时间常数可能是I μ S，也就是说加载ESD脉冲后，公共节点312将充电I μ S。同时，电容器Cl将公共节点312保持在接地端附近。在这种情况下，发生ESD事件时或RC网络的时间常数之前，PMOS晶体管Mpi接通，而NMOS晶体管Mni断开。PMOS晶体管Mpi拉起输出节点314，然后输出节点314接通ESD保护晶体管Mesd。一旦ESD保护晶体管Mesd接通，受保护节点310处的ESD电流就会穿过ESD保护晶体管，传导至Vsupply节点320。按照这种方式，ESD电流通过有源ESD保护晶体管耗散，不再依靠被动晶体管器件的击穿。
[0063]指定的时间常数(例如I μ s )之后，公共节点312充满电，NMOS晶体管Mni接通，拉低ESD保护晶体管Mesd的栅极。然后，断开ESD保护晶体管Mesd。在本发明的实施例中，当利用MOS可控硅整流器(SCR)配置ESD保护晶体管Mesd时，只要ESD电流高于给定的保持电流水平，即使栅极端停止工作，ESD保护晶体管Mesd也将保持接通，继续传导ESD电流。当ESD电流耗散，通过SCR ESD保护晶体管的电流降至给定的保持电流水平以下时，SCR ESD保护晶体管将断开。
[0064]当高压栅极驱动电路在正常的器件运行中通电时，发出启用信号EN，关闭开关SI，使电阻器Rl短路。在这种情况下，受保护节点310处的电压Vpad将为电容器Cl充电。接通NMOS晶体管丽1，驱动ESD保护晶体管Mesd的栅极接地，从而断开ESD保护晶体管。因此，在高压栅极驱动电路正常工作时，ESD保护晶体管Mesd停止工作或断开。
[0065]当dv/dt ESD电路300用于保护关于浮动电源电压节点LX的升压节点时，dv/dtESD电路发出控制信号给高端栅极驱动电路102 (图3)。图6表示在本发明的实施例中，dv/dt ESD电路用于升压节点和浮动电源电压节点之间的示意图。参见图6，dv/dt ESD电路350耦合在升压节点BST和浮动电源电压节点LX之间。也就是说，受保护的节点是升压电压电源轨道为浮动输出电压Vs。dv/dt ESD电路350的配置方式与图5所示的dv/dtESD电路300的配置方式相同，类似的元件具有相似的参考序号，在此不再介绍。在dv/dtESD电路350的情况下，反相器发出的输出信号(节点314)也耦合驱动高端驱动电路，接通栅极驱动器中的下拉晶体管，驱动功率开关。
[0066]在本发明的实施例中，dv/dt ESD电路300 (图5)包含一个可选的被动下拉器件(例如电阻器R10)，用于拉低ESD保护晶体管Mesd的栅极。更确切地说，电阻器RlO连接在晶体管Mesd的栅极(接地314)和底部电源轨道(节点320)之间。电阻器RlO是可选件，当ESD保护晶体管Mesd不用于分流ESD电流时，必须保持晶体管断开，此时可使用电阻器R10。在图6所示的dv/dt ESD电路350的情况下，耦合ESD保护晶体管MESD，使ESD电流从升压节点分流至浮动电源电压节点LX。在这种情况下，含有电阻器R10，当ESD保护晶体管Mesd不用于分流ESD电流时，可以确保晶体管Mesd断开。
[0067]如上所述，高压栅极驱动电路可以含有多个dv/dt ESD电路，保护电路的不同节点。在本发明的实施例中，电阻器Rl和电容器Cl的RC网络，可以作为共享的电路元件，在多个保护电路之间共享。由于RC网络可以很大，因此在多个dv/dt ESD电路之间共享一个RC网络可以更加有效地利用硅片面积。
[0068]本发明所述的有源dv/dt触发ESD保护电路具有许多优于传统ESD保护体系的优势。首先，有源dv/dt触发ESD保护电路可以用于高压栅极驱动电路，保护高压节点，例如升压节点，关于浮动电压节点。当集成了高端功率开关或者当高端功率开关形成在一个单独的集成电路上，而没有共同封装时，可以使用ESD保护电路。
[0069]第二，ESD保护电路利用标准的晶体管布局，用于栅极驱动下拉器件，不必再使用ESD兼容布局。由于漏极/源极加载，ESD兼容布局会使器件尺寸变得更大。当使用本发明所述的ESD保护电路时，可以利用最小的间距晶体管尺寸，设计栅极驱动下拉器件，无需漏极/源极加载。在这种情况下，可以减小栅极驱动集成电路的尺寸。
[0070]第三，本发明所述的ESD保护电路可以利用标准的电路模拟器，预测ESD响应动作。也就是说，由于ESD保护电路依靠有源模式中的ESD晶体管操作，因此器件的模拟可以用于预测电路动作。本发明所述的ESD保护电路确保整个功率集成电路技术的设计可移植性，而不会影响性能与ESD抗扰性的关系。
[0071]尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。
【权利要求】
1.一种高压栅极驱动电路，用于驱动串联在输入电压节点和地电压之间的高端功率开关和低端功率开关，其特征在于，该栅极驱动电路包含:一个形成在浮动槽中的高端控制电路，其由相对于浮动电源电压节点处的浮动电源电压的升压节点处的升压电压供电，该栅极驱动电路包含: 一个有源dv/dt触发ESD保护电路，耦合在受保护节点和电源轨道节点之间，该有源dv/dt触发ESD保护电路包含一个dv/dt电路，该电路控制一个连接在受保护节点和电源轨道节点之间的ESD保护晶体管，当受保护节点处发生ESD事件时，ESD保护晶体管接通，将ESD电流从受保护节点传导至电源轨道节点，在一时间常数之后，使dv/dt电路充满电。
2.如权利要求1所述的高压栅极驱动电路，其特征在于，ESD保护晶体管包含一个MOS可控硅整流器，当所传导的ESD电流仍然在指定阈值以上时，dv/dt电路充满电之后，ESD保护晶体管仍然保持接通，当dv/dt电路充满电，而且ESD电流降至指定阈值以下之后，ESD保护晶体管停止工作。
3.如权利要求1所述的高压栅极驱动电路，其特征在于，dv/dt触发ESD保护电路包含: 一个RC网络，其包含串联在受保护的节点和电源轨道节点之间的电阻器和电容器，，该RC网络提供dv/dt电路的时间常数；以及 一个反相器，其包含串联在受保护的节点和电源轨道节点之间的PMOS晶体管和NMOS晶体管，，PMOS和NMOS晶体管的栅极端连接到RC网络的公共节点，耦合它们的漏极端，控制ESD保护晶体管。
4.如权利要求3所述的高压栅极驱动电路，其特征在于，dv/dt触发ESD保护电路还包含: 一个开关，其连接RC网络中电阻器的两端，由一个启用信号控制，当正常工作模式下栅极驱动电路通电时，根据启用信号，开关闭合，当栅极驱动电路未通电时，开关打开。
5.如权利要求1所述的高压栅极驱动电路，其特征在于，有源dv/dt触发ESD保护电路耦合在作为受保护节点的升压节点和作为电源轨道节点的浮动电源电压节点之间。
6.如权利要求5所述的高压栅极驱动电路，其特征在于，当升压节点处相对于浮动电源电压节点发生ESD事件时，有源dv/dt触发ESD保护电路产生控制信号，控制信号耦合到高端控制电路上，使高端控制电路接通栅极驱动器的下拉晶体管，驱动高端功率开关，发生ESD事件期间，栅极晶体管的下拉晶体管接通。
7.如权利要求6所述的高压栅极驱动电路，其特征在于，高端控制电路包含一个高端驱动电路，用于驱动栅极驱动器，栅极驱动器转而驱动高端功率开关，栅极驱动器包含上拉晶体管和下拉晶体管，下拉晶体管的制备无需源极/漏极压载。
8.如权利要求1所述的高压栅极驱动电路，其特征在于，有源dv/dt触发ESD保护电路耦合在作为受保护节点的升压节点和作为电源轨道节点的地电压之间。
9.如权利要求1所述的高压栅极驱动电路，其特征在于，轨道控制电路在高端驱动信号输出节点处，产生高端驱动信号，有源dv/dt触发ESD保护电路耦合在作为受保护节点的高端驱动信号输出节点和作为电源轨道节点的浮动电源电压节点之间。
10.如权利要求1所述的高压栅极驱动电路，其特征在于，有源dv/dt触发ESD保护电路耦合在作为受保护节点的浮动电源电压节点和作为电源轨道节点的地电压之间。
11.如权利要求1所述的高压栅极驱动电路，其特征在于，有源dv/dt触发ESD保护电路耦合在作为受保护节点的输入电压节点和作为电源轨道节点的地电压之间。
12.如权利要求1所述的高压栅极驱动电路，其特征在于，高端控制电路包含一个高端驱动电路，用于驱动前置驱动器，前置驱动器驱动栅极驱动器，栅极驱动器再转而驱动高端功率开关，前置驱动器包含上拉晶体管和下拉晶体管，一个电阻器耦合到下拉晶体管的源极端。
13.如权利要求1所述的高压栅极驱动电路，其特征在于，有源dv/dt触发ESD保护电路还包含一个耦合到ESD保护晶体管的控制端的被动下拉器件。
14.如权利要求13所述的高压栅极驱动电路，其特征在于，被动下拉器件包含一个电阻器。
15.如权利要求1所述的高压栅极驱动电路，其特征在于，有源dv/dt触发ESD保护电路包含一个第一 dv/dt电路，控制连接在第一受保护的节点和第一电源轨道节点之间的第一 ESD保护晶体管；栅极驱动电路还包含: 一个连接在第二受保护的节点和第二电源轨道节点之间的第二 ESD保护晶体管，第二ESD保护晶体管由第一 dv/dt电路控制。
16.如权利要求15所述的高压栅极驱动电路，其特征在于，第一受保护的节点与第二受保护的节点相同或不同；第一电源轨道节点与第二电源轨道节点相同或不同。
17.如权利要求15所述的高压栅极驱动电路，其特征在于，第一电源轨道节点与第二电源轨道节点相同或不同。
【文档编号】H01L27/02GK104051453SQ201410074430
【公开日】2014年9月17日 申请日期:2014年2月28日 优先权日:2013年3月13日
【发明者】雪克·玛力卡勒强斯瓦密 申请人:万国半导体股份有限公司