电池充电电路的制作方法

电池充电电路的制作方法
【专利摘要】本发明提出了带有集成的MOSFET和等效增强型JFET的半导体芯片。MOSFET-JFET芯片包括类型-1导电类型的公共半导体衬底区。MOSFET器件和等效增强型JFET器件位于公共半导体衬底区上方。等效二极管增强型JFET器件具有公共半导体衬底区，作为等效二极管增强型JFET漏极。至少两个类型-2导电类型的等效二极管增强型JFET栅极区位于等效二极管增强型JFET漏极上方，并且在水平方向上相互分离，带有等效二极管增强型JFET栅极间距。至少一个类型-1导电类型的等效二极管增强型JFET源极位于公共半导体衬底区上方，以及等效二极管增强型JFET栅极之间。顶部等效二极管增强型JFET电极位于等效二极管增强型JFET栅极区和等效二极管增强型JFET源极区上方，并与它们相接触。如果配置得合适，等效二极管增强型JFET会同时具有大幅低于PN结二极管的正向电压Vf，以及可以与PN结二极管相比拟的反向漏电流。
【专利说明】电池充电电路【技术领域】
[0001]本发明主要涉及半导体器件结构领域。更确切的说，本发明是关于制备用于电池充电电路的集成功率半导体器件的器件结构和制备方法，详细而言，涉及带有集成的MOSFET和低正向电压的等效二极管增强型JFET的半导体器件芯片及其制备方法。
【背景技术】
[0002]图1A表不一种原有技术的电池充 电电路I,作为不例可用于移动电话的电池充电。所提供的电池充电源极V电荷Ib的负极端连接到电池Ia的负极端。电池充电源极V电荷Ib的正极端桥接到电池Ia的正极端，并且串联一个肖特基二极管DsIf以及一个功率金属-氧化物-半导体场效应管(MOSFET) Ic,对于P-通道MOSFET的情况，串联一个嵌入式体二极管Ie以及栅极控制信号V控制Id。然而，在一些情况下，嵌入式体二极管Ie是非常有利的，对于特定的应用，例如电池充电器件，体二极管Ie就会成为一个问题，下文将详细介绍。在正常的充电模式下，降低栅极控制信号V控制ld，打开功率MOSFETlc，所产生的充电电流IF_?穿过肖特基二极管DsIf和功率MOSFETlc，给电池Ia充电。通过提高栅极控制信号V控制Id (例如将栅极控制信号Id连接到MOSFETlc源极电压上)，直到切断功率MSOFETlc为止，可以中断充电过程。然而，如果没有肖特基二极管Dslf，并且电池充电源极V电荷Ib意外短路，那么即使在功率MOSFETlc关闭时，电池Ia仍然可以通过流经嵌入式体二极管Ie的反向电流Ikevekse而短路。因此，肖特基二极管DsIf也可以作为反向闭锁二极管，防止电池Ia意外短路。尽管肖特基二极管的优势在于具有极短的开关恢复时间，但对于电池充电应用而言，这并不是一个非常重要的性能参数。对于本领域的技术人员，也可以使用其他类型的二极管代替肖特基二极管。然而，由于肖特基二极管If的低正向电压降使电池Ia在正常充电过程中消耗的耗散功率相对较低，因此它对于能量效率非常有利。
[0003]对应图1A的电路I中肖特基二极管DsIe和MOSFETlc的串联，图1B表示一种原有技术的MOSFET-肖特基二极管共同封装2。MOSFET-肖特基二极管共同封装2带有引脚群2f和引脚群2e，用于外部连接。共同封装2必须带有用于安装MOSFET芯片2c的芯片垫一2a，以及用于安装肖特基二极管芯片2d的芯片垫二 2b。此外，共同封装2必须带有接合引线群2g以及接合引线群2h，以便将肖特基二极管芯片2d和MOSFET芯片2c连接到引脚群2f上。引脚群2e从芯片垫一 2a和芯片垫二 2b开始延伸。通过两个芯片垫(2a和2b)以及两个芯片(2c和2d)，MOSFET-肖特基二极管共同封装2会导致很大的整体封装尺寸，并带来相关的高组装成本以及高制造成本。因此，有必要将图1A中肖特基二极管队1€以及功率MOSFETlc的串联集成在一个半导体芯片上，从而利用一个单独的引线框缩小封装尺寸，降低组装成本和制造成本。
[0004]图1C为美国专利6476442 (此后称为美国6476442)中的图12A的副本。在美国6476442中，肖特基二极管被伪肖特基二极管所替代。所制备的N-通道MOSFET的源极、本体和栅极连接在一起，在正向电压下关于其漏极偏置。所制备的二端器件(称为“伪肖特基模式”)作为一个二极管，但其开启电压低于传统的PN 二极管。尤其是图1C表示在一个横向结构中形成的伪肖特基二极管1200的一个实施例结构的剖面图。利用传统的技术，在P+衬底1202上生长一个P-外延层1204。P+本体接头1206和N+源极1208通过金属源极/本体接头1218短接。栅极1216也连接到在标记为S/B/G(A)的节点内的源极/本体接头1218上，从而将源极/本体接头1218制成伪肖特基二极管1200的阳极。连接到N+漏极1212上的金属漏极接头1214是伪肖特基二极管1200的阴极，其接触节点标记为D (K)，从而将漏极接头1214制成伪肖特基二极管1200的阴极。N-漂流区1210位于N+漏极1212附近。
[0005]因此，图1D-1和图1D-2分别是美国6476442中图4A和图4B的副本，MOSFET的特点是在象限I的运算中将其栅极短接至漏极，将MOSFET与象限III的运算中伪肖特基二极管(即具有伪肖特基性能的器件)的漏极至源极电流Id与漏极至源极电压Vds相比较。标记为PS的曲线表示的是伪肖特基二极管,标记为M的曲线表示的是M0SFET。在这两种情况下，MOSFET的栅极连接到MOSFET的正极端。图4A表示由于伪肖特基二极管的开启电压降低，因此伪肖特基二极管的1-V曲线朝原点偏移。图4B与图4A相同，但是表示的是Id的对数，这是为了避免电流的比较范围过宽，尤其是在漏极至源极电压Vds的阈值以下区域中。在A部分中，只有漏电流穿过伪肖特基二极管和M0SFET，因此电流近似相等。在图中的B部分中，伪肖特基二极管已经打开；因此，伪肖特基二极管的电流远大于MOSFET电流。在C部分中，MOSFET开启，体效应消失，因此电流再次接近。值得注意的是，当Vds在0.2-0.6V之间时，伪肖特基二极管中的Id比MOSFET中的Id高许多个数量级。
[0006]在美国专利6734715 (此后称为美国6734715)中，所述的二端半导体电路可以代替传统的直流电源电路中用作整流器的半导体二极管。提出了许多在很低的直流电源电压下工作，在分立电路和集成电路中能够有效提供直流电流的半导体电路。所有的这些电路都具有一个正向或当前的传导状态以及一个反向或非当前的传导状态，类似于传统的半导体二极管，但正向导通电压VT较低，而且电流控制性能更佳。尤其是图1E-1和图1E-2分别表示美国6734715中的图4和图5的副本。图1E-1表示一种基于η-通道非对称的常闭JFET并通过在栅极420和源极430之间直接连接435形成的二端器件400。源极430和漏极410构成的二端器件可以用二极管当量450表示。二极管的阳极引线460对应JFET的源极引线430，而二极管的阴极引线470对应JFET的漏极引线410。图1Ε-2表示通过变压器505和η-通道非对称的常闭JFET525的连接构成的一个二端电路500。源极530和漏极550构成的二端电路可以用二极管当量570表示。二极管的阳极引线580对应JFET的源极引线530，而二极管的阴极引线590对应JFET的漏极引线550。变压器初级线圈510连接在JFET的源极和漏极之间。所连接的二次线圈520的一端同限流器件560串联在它和JFET的栅极540之间，二次线圈的另一端连接到JFET的源极上。限流器件会阻止ρ_型栅极结构和η-型外延区之间过量的电流。变压器上的极性点515表示变压器初级线圈和二次线圈电势差之间的180度相移。该变压器是一个逐渐递增的变压器，其中二次线圈的电压比初级线圈的电压大一个系数N，N的定义是二次线圈的匝数比上初级线圈的匝数。
[0007]鉴于这些原有技术，仍然有必要:用具有更佳的性能参数的新型二极管代替传统的肖特基二极管；并且在半导体器件芯片级，将新型二极管与功率MOSFET集成，以缩小封装尺寸并降低成本。
【发明内容】

[0008]提出了一种带有集成的金属氧化物半导体场效应管(MOSFET)和等效二极管增强型场效应管(JFET)的半导体器件芯片。该半导体器件芯片可以含有两个传导节点(或端子)端子-S、端子-D和一个控制节点(或端子)端子-栅极。M0SFET-JFET半导体器件芯片包括:
[0009]类型-1导电类型(或称之为第一导电类型)的较低的公共半导体衬底区(CSSR)。
[0010]位于公共半导体衬底区顶部的MOSFET器件区。该MOSFET器件区具有:
[0011]公共半导体衬底区作为其MOSFET漏极区。
[0012]至少一个类型-2导电类型(或称之为第二导电类型)的MOSFET本体区、类型-1导电类型的MOSFET栅极区和MOSFET源极区位于MOSFET漏极区顶部。
[0013]一个等效二极管增强型JFET (DCE-JFET)器件区位于公共半导体衬底区顶部。该等效二极管增强型JFET器件区具有:
[0014]公共半导体衬底区作为其等效二极管增强型JFET漏极区。
[0015]至少两个类型-2导电类型的等效二极管增强型JFET栅极区位于等效二极管增强型JFET漏极区顶部，并沿公共半导体衬底区主平面横向相互分开，带有等效二极管增强型JFET栅极间距。
[0016]至少类型-1导电类型的等效二极管增强型JFET源极区位于公共半导体衬底区顶部以及等效二极管增强型JFET栅极区之间，其中等效二极管增强型JFET源极区短接至等效二极管增强型JFET栅极区。
[0017]因此，公共半导体衬底区将MOSFET器件漏极区串联到等效二极管增强型JFET器件的漏极区。
[0018]在一个较典型的实施例中，MOSFET还包括:
[0019]一个连接到MOSFET源极区的顶部源极电极，作为端子-S。
[0020]等效二极管增强型JFET还可以具有:
[0021]一个顶部等效二极管增强型JFET电极，位于等效二极管增强型JFET栅极区和等效二极管增强型JFET源极区上方并与它们相接触，作为端子-D。
[0022]在一个较典型的实施例中，MOSFET还包括:
[0023]一个连接到MOSFET栅极区的顶部栅极电极，作为端子_栅极。
[0024]在一个较典型的实施例中，等效二极管增强型JFET栅极区的导电水平、等效二极管增强型JFET栅极区之间以及等效二极管增强型JFET源极区下方的等效二极管增强型JFET通道区的导电水平以及等效二极管增强型JFET栅极间距都在它们各自预设水平上配置，从而使等效二极管增强型JFET器件作为一个增强型JFET，同时具有相当低的正向电压Vf以及相当低的反向漏电流。尤其是Vf可以比PN结二极管的Vf低得多，而反向漏电流可以和PN结二极管的反向漏电流相比拟。
[0025]在一个较典型的实施例中，为了简化M0SFET-JFET半导体器件芯片的制备工艺:
[0026]选取MOSFET本体区的掺杂材料、浓度和深度，使它们与等效二极管增强型JFET栅极区的掺杂材料、浓度和深度相同。
[0027]选取MOSFET源极区的掺杂材料、浓度和深度，使它们与等效二极管增强型JFET源极区的掺杂材料、浓度和深度相同。[0028]为了进一步简化M0SFET-JFET芯片的制备，选取MOSFET顶部源极电极和顶部栅极电极的材料和厚度，使它们与顶部等效二极管增强型JFET电极相同。
[0029]在一个较典型的实施例中，将MOSFET栅极区配置成沟槽栅极，向下延伸到MOSFET本体区和公共半导体衬底区中。在另一个较典型的实施例中，将MOSFET栅极区配置成平面栅极，位于MOSFET本体区上方，将MOSFET源极区桥接至公共半导体衬底区。
[0030]在一个较典型的实施例中，公共半导体衬底区包括一个较低导电率的类型-1导电类型的上层，位于较高导电率的类型-1导电类型的下部衬底层上方。
[0031]作为一个较典型的示例，类型-1导电类型为P-型，类型-2导电类型为N-型，将M0SFET-JFET半导体器件芯片制成一个P-通道器件。作为一个可选示例，类型_1导电类型为N-型，类型-2导电类型为P-型，将M0SFET-JFET半导体器件芯片制成一个N-通道器件。
[0032]提出了一种电池充电电路，它包括:
[0033]一个电池,具有一个第一电池端和一个第二电池端。
[0034]—个电池充电源极,具有一个第一充电端和一个第二充电端，第一充电端连接到第一电池端上。
[0035]串联MOSFET和增强型JFET，以便将第二充电端桥接至第二电池端。配置增强型JFET，使它的JFET源极短接至它的JFET栅极，从而作为一个反向闭锁二极管，具有很低的正向电压降。
[0036]提出了一种用于制备带有集成的MOSFET和等效二极管增强型场效应管(DCE-JFET)的半导体器件芯片的方法。该半导体器件芯片具有两个传导节点(或端子)端子-S、端子-D和一个控制节点(或端子)端子-栅极。该半导体器件芯片也具有一个类型-1导电类型的较低的公共半导体衬底区(CSSR)以及:
[0037]MOSFET位于公共半导体衬底区顶部，并且具有:
[0038]公共半导体衬底区作为其MOSFET漏极区。
[0039]至少一个类型-2导电类型的MOSFET本体区、类型_1导电类型的MOSFET栅极区和MOSFET源极区位于漏极区顶部。
[0040]MOSFET也可以含有一个连接到MOSFET源极区的顶部源极电极，作为端子-S，以及一个连接到MOSFET栅极区的顶部栅极电极，作为端子-栅极。
[0041]位于公共半导体衬底区顶部的等效二极管增强型JFET，并且具有:
[0042]公共半导体衬底区作为其等效二极管增强型JFET漏极区。
[0043]至少两个类型-2导电类型的等效二极管增强型JFET栅极区堆栈在等效二极管增强型JFET漏极区顶部，并沿主公共半导体衬底区平面横向相互分开，带有等效二极管增强型JFET栅极间距。
[0044]至少一个类型-1导电类型的等效二极管增强型JFET源极区堆栈在公共半导体衬底区顶部以及等效二极管增强型JFET栅极区之间。
[0045]等效二极管增强型JFET也可以含有一个顶部等效二极管增强型JFET电极，位于等效二极管增强型JFET栅极区和等效二极管增强型JFET源极区上方并与它们相接触，作为端子-D。
[0046]该方法包括:[0047]制备公共半导体衬底区，将它的主平面分成一个MOSFET区和一个等效二极管增强型JFET区，然后在MOSFET区内制备一个MOSFET栅极区。其中，制备公共半导体衬底区包括:
[0048]制备较高导电率的类型-1导电类型的下部衬底层。
[0049]在下部衬底层上方，制备一个较低导电率的类型-1导电类型的上层。
[0050]在MOSFET区中，制备MOSFET本体区，并且在等效二极管增强型JFET区中，制备等效二极管增强型JFET栅极区。
[0051]在MOSFET区中，制备MOSFET源极区，并且在等效二极管增强型JFET区中，制备等效二极管增强型JFET源极区。
[0052]将等效二极管增强型JFET源极区短接至等效二极管增强型JFET栅极区。
[0053]在一个较特殊的实施例中，该方法也可以包括以下步骤:
[0054]在MOSFET区上方，制备带有接触开口的顶部钝化层并形成图案；以及/或
[0055]制备顶部金属层并形成图案。这包括:
[0056]MOSFET的顶部源极电极和顶部栅极电极；以及
[0057]顶部等效二极管增强型JFET电极，其中顶部等效二极管增强型JFET电极将等效二极管增强型JFET源极区短接至等效二极管增强型JFET栅极区。
[0058]在一个较特殊的实施例中，该方法还包括配置以下项目:
[0059]等效二极管增强型JFET栅极区的导电水平、等效二极管增强型JFET栅极区之间以及等效二极管增强型JFET源极区下方的等效二极管增强型JFET通道区的导电水平以及等效二极管增强型JFET栅极间距都在它们各自预设水平上配置，从而使所制成的等效二极管增强型JFET器件作为一个等效二极管增强型JFET，具有很低的正向电压Vf，远小于PN结二极管的正向电压Vf，并且具有很低的反向漏电流，接近于PN结二极管的反向漏电流。
[0060]在一个较典型的实施例中，将MOSFET栅极区配置成为沟槽栅极，向下延伸到MOSFET本体区和公共半导体衬底区中。与之相对，在MOSFET区中制备MOSFET栅极区包括:
[0061]在公共半导体衬底区顶部制备一个沟槽掩膜，对应MOSFET区中的MOSFET栅极区，然而沟槽掩膜盖住了等效二极管增强型JFET区中的公共半导体衬底区。
[0062]通过沟槽掩膜，各向异性地刻蚀公共半导体衬底区，形成MOSFET栅极沟槽，然后除去沟槽掩膜。
[0063]在栅极沟槽中制备栅极电介质层。
[0064]在栅极电介质层上沉积一个导电栅极层。
[0065]在一个较典型的实施例中，制备MOSFET栅极区包括各向异性地回刻导电栅极层和栅极电介质层，直到将导电栅极层分成原来的MOSFET栅极区，并完全除去平面栅极区为止。
[0066]在一个较典型的实施例中，在MOSFET本体区上方，将MOSFET栅极区配置成平面栅极。与之相对，制备MOSFET栅极区包括在公共半导体衬底区顶面上方，先后制备一个栅极电介质层和一个导电栅极层。这还包括:
[0067]在导电栅极层顶部，制备一个栅极掩膜，对应MOSFET区中的MOSFET栅极区，但是裸露出等效二极管增强型JFET区中的导电栅极层。
[0068]通过栅极掩膜，各向异性地回刻导电栅极层和栅极电介质层，直到将导电栅极材料分成MOSFET区中原来的MOSFET栅极区为止，然后除去栅极掩膜。
[0069]在一个较详细的实施例中，制备MOSFET本体区和等效二极管增强型JFET栅极区包括:
[0070]通过一个第一植入掩膜，同时植入在MOSFET区中的第一MOSFET植入区，以及在等效二极管增强型JFET区中的第一等效二极管增强型JFET植入区。
[0071]同时扩散并激活第一 MOSFET植入区和第一等效二极管增强型JFET植入区，分别形成MOSFET本体区和等效二极管增强型JFET栅极区。
[0072]在一个较详细的实施例中，制备MOSFET源极区和等效二极管增强型JFET源极区包括:
[0073]通过一个第二植入掩膜，同时植入在MOSFET区中的第二MOSFET植入区，以及在等效二极管增强型JFET区中的第二等效二极管增强型JFET植入区。
[0074]同时扩散并激活第二 MOSFET植入区和第二等效二极管增强型JFET植入区，分别形成MOSFET源极区和等效二极管增强型JFET源极区。
[0075]在一个较详细的实施例中，制备顶部金属层并形成图案包括:
[0076]在MOSFET区和等效二极管增强型JFET区上方，沉积一个顶部金属层。
[0077]通过一个顶部金属掩膜，形成所制备的顶部金属层的图案，使得:
[0078]MOSFET区中带图案的顶部金属层部分，对应所需的顶部源极电极和顶部栅极电极。
[0079]等效二极管增强型JFET区中带图案的顶部金属层部分，对应所需的顶部等效二极管增强型JFET电极。
[0080]对于本领域的技术人员，阅读本说明的以下内容后，本发明的这些方面及其多个实施例将显而易见。
[0081]本发明可用于集成电路(IC)芯片以及分立的功率芯片。电极可以是任意类型的金属连接。端子是指电路中的节点，并不局限于分立的功率器件的金属电极。端子也可以是IC芯片中的等效二极管增强型JFET电路的连接点。
【专利附图】

【附图说明】
[0082]为了更加完整地说明本发明的各种实施例，可参照附图。但是，这些附图仅用作解释说明，并不作为本发明范围的局限。
[0083]图1A表不一种原有技术的电池充电电路；
[0084]图1B表示类似于图1A的一种原有技术的肖特基二极管和MOSFET共同封装的MOSFET-肖特基二极管；
[0085]图1C为原有技术的美国专利6476442中的图12A的副本；
[0086]图1D-1为原有技术的美国专利6476442中的图4A的副本；
[0087]图1D-2为原有技术的美国专利6476442中的图4B的副本；
[0088]图1E-1为原有技术的美国专利6476442中的图4的副本；
[0089]图1E-2为原有技术的美国专利6476442中的图5的副本；
[0090]图2A至图2C表示本发明所述的等效二极管增强型结型场效应管(JFET)的剖面半导体芯片结构，及其等效电路和作为电路元件的符号表示法；[0091]图3A和图3B分别表示本发明所述的等效二极管JFET和MOSFET器件的剖面半导体芯片结构；
[0092]图4A表示作为示例，本发明所述的等效二极管JFET和MOSFET器件串联配置成电池充电电路的一部分的电路示意图；
[0093]图4B表示对应图4A的电路示意图，集成的沟槽栅极MOSFET器件和本发明所述的等效二极管JFET的剖面半导体芯片结构；
[0094]图5表示在电池充电电路中配置图4A所示的电路图；
[0095]图6A至图6C表示集成的沟槽栅极MOSFET器件和本发明所述的图4B中的等效二极管JFET，在各种偏置状态下的电路示意图结构；
[0096]图7A表示本发明所述的等效二极管JFET和MOSFET器件串联配置成电池充电电路的一部分的电路不意图；
[0097]图7B表示对应图7A的电路示意图，集成的沟槽栅极MOSFET器件和本发明所述的等效二极管JFET的剖面半导体芯片结构；
[0098]图8A表示本发明所述的等效二极管N-通道JFET和N-通道MOSFET器件串联配置成电池充电电路的一部分的电路示意图；
[0099]图8B表示对应图8A的电路示意图，集成的沟槽栅极N-通道MOSFET器件和本发明所述的等效二极管N-通道JFET的剖面半导体芯片结构；
[0100]图9A至图9V表示集成的沟槽栅极N-通道MOSFET器件和本发明所述的图4B中的等效二极管N-通道JFET的半导体芯片制备工艺；以及
[0101]图10表示集成的沟槽栅极MOSFET器件和本发明所述的图4B中的等效二极管JFET的简化后的俯视图。
【具体实施方式】
[0102]本文所含的上述及以下说明和附图仅用于说明本发明的一个或多个现有的较佳实施例，以及一些典型的可选件和/或可选实施例。说明及附图用于解释说明，就其本身而言，并不局限本发明。因此，本领域的技术人员将轻松掌握各种改动、变化和修正。这些改动、变化和修正也应认为属于本发明的范围。
[0103]图2A至图2C表示本发明所述的等效二极管P-通道增强型结型场效应管(Diode-connected p-channel enhancement mode junction field effect transistor,简称DCE-JFET) 10的剖面半导体芯片结构，及其简化后的等效电路36和作为电路表示法38。等效二极管增强型JFET器件区8位于P-型导电类型的较低的公共半导体衬底区(Commonsemiconductor substrate region,简称CSSR) 11上方。在本实施例中，公共半导体衬底区11含有一个较低的导电率的上部P-外延区11b，位于较高的导电率的下部P+衬底区Ila的上方。等效二极管增强型JFET器件区8具有:
[0104]公共半导体衬底区11作为其等效二极管增强型JFET漏极区；
[0105]多个N-型等效二极管增强型JFET14位于公共半导体衬底区11顶部。在水平方向上，相邻的等效二极管增强型JFET栅极区14沿主公共半导体衬底区11平面相互分开，带有等效二极管增强型JFET栅极间距(Gate spacing,简称GTSP) 15 ；
[0106]多个P-型(在本例中为P+)等效二极管增强型JFET源极区12，位于公共半导体衬底区11顶部，以及N-型等效二极管增强型JFET栅极区14之间；以及
[0107]一个顶部等效二极管增强型JFET电极20，位于等效二极管增强型JFET栅极区14和等效二极管增强型JFET源极区12的上方，并与其相接触，作为端子-D。
[0108]因此，多个等效的P-N结二极管元件27形成在N-型等效二极管增强型JFET栅极区14和p-外延区Ilb之间。在p-外延区Ilb的表面的p_外延区Ilb的边缘与N-型等效二极管增强型JFET栅极区14的交界处，等效的P-N结二极管元件27具有一个内置的公共半导体衬底区耗尽区25，带有公共半导体衬底区耗尽区边界26。此外，多个JFET通道元件区(Channel element zones)28也形成在邻近的N-型等效二极管增强型JFET栅极区14之间的P-外延层Ilb中，JFET通道元件区28主要作为电阻电流通路，使等效的P-N结二极管元件27分流。JFET通道元件区28的导电类型取决于它们邻近的公共半导体衬底区耗尽区25的覆盖物。在图2A所示的状态中，公共半导体衬底区耗尽区25完全耗尽JFET通道元件区28，从而关闭JFET通道。但是，如果公共半导体衬底区耗尽区25的覆盖物会变得相当小，那么JFET通道元件区28将打开并传导，这将在下文详细介绍。
[0109]正如下文将要介绍地那样，JFET通道元件区28在p+衬底区Ila和端子-D20上的等效JFET通道电阻由偏置电压VBIAS控制。尤其是，较高的VBIAS会产生较小的公共半导体衬底区耗尽区25以及较低的等效JFET通道电阻。因此，图2B所示的等效二极管增强型JFET简化的等效电路36是等效P-N结二极管27和等效的可变JFET通道电阻28的并联。通过上述说明，等效二极管增强型结型场效应管(DCE-JFET) 10可以方便地用图2C所示的P-通道等效二极管增强型JFET电路表示法38表示，P-通道等效二极管增强型JFET电路表示法38具有一个P-源极12、一个N-栅极14以及一个P-漏极11b，并且P-源极12和N-栅极14连接在一起。
[0110]图3A和图3B为剖面半导体芯片结构，分别表示本发明所述的等效二极管增强型JFETlO和基本的、已有的带有沟槽栅极的金属-氧化物-半导体场效应管(MOSFET)器件50。与等效二极管增强型JFETlO类似，金属-氧化物-半导体场效应管(MOSFET) 50的MOSFET器件区48也位于公共半导体衬底区11上方，作为MOSFET漏极区。此外，众所周知，MOSFET器件区48具有:
[0111]多个MOSFET N-型本体区52、多个MOSFET沟槽栅极区54以及多个MOSFET P-型源极区56，位于公共半导体衬底区11上方，并且沟槽栅极区54向下延伸，穿过N-型本体区52，到公共半导体衬底区11中。
[0112]一个顶部源极电极58，连接到多个MOSFET P-型源极区56上以及多个MOSFETN-型本体区52上，作为端子-S，以及一个顶部栅极电极(在本剖面图中不可见)，连接到多个MOSFET沟槽栅极区54上，作为端子-栅极45 (参见图10)。对于本领域的技术人员而言，由于端子-栅极45连接到MOSFET沟槽栅极区54上垂直于纸平面的区域中，因此它在本剖面图中是不可见的。
[0113]多个顶部钝化层57，位于MOSFET沟槽栅极区54和MOSFET源极区56上方，带有顶部源极电极58的接触开口。
[0114]将图3A和图3B做直观对比，可以看出等效二极管增强型JFETlO和M0SFET50在半导体芯片级上具有很多的结构相似性，因此可以有效地将这两种器件集成在一个单独的半导体器件芯片上。[0115]如图4A所示，表示本发明所述的等效二极管增强型JFET与MOSFET器件串联的电路图，等效二极管增强型JFET为MOSFET提供反向闭锁能力，例如可以使它作为电池充电电路的一部分。M0SFET-JFET器件电路表示法68具有一个P-通道等效二极管增强型JFET电路表示法38，在公共节点39处，串联到P-通道MOSFET电路表示法40上。MOSFET电路表示法40含有一个内置的体二极管41，体二极管41形成在N-型MOSFET本体区52和下面的P-型外延层Ilb之间。除了公共节点39之外，其他外部可用的端子为源极端的端子-S58、漏极端的端子-D20以及栅极端的端子-栅极45。
[0116]图4B表示一种集成的P-通道沟槽栅极M0SFET-JFET器件芯片66的剖面半导体器件结构，对应图4A所示的电路图。因此，M0SFET-JFET器件芯片66具有两个传导端的端子-S58、端子-D20以及一个控制端的端子-栅极45 (在本剖面中不可见)。等效二极管增强型JFETlO的源极电极20也作为整个电路68的漏极端的端子_D。要注意的是，M0SFET-JFET器件芯片66含有一个额外的第四个外部可用端，即P+衬底区11a。在水平方向上，MOSFET-JFET器件芯片66具有等效二极管增强型JFET器件区8和MOSFET器件区48。公共半导体衬底区CSSRll从下面将MOSFET器件漏极区串联到等效二极管增强型JFET器件漏极区。如上所述，M0SFET-JFET器件芯片66简单的内部垂直结构层，直接来自于等效二极管增强型JFETlO和M0SFET50 (图3A、图3B)之间的对应相似性。
[0117]M0SFET-JFET器件芯片66的其他重要内容包括:
[0118]选取MOSFET本体区52的掺杂材料、浓度和深度，使它们与等效二极管增强型JFET栅极区14相同。
[0119]选取MOSFET源极区56的掺杂材料、浓度和深度，使它们与等效二极管增强型JFET源极区12相同。
[0120]选取MOSFET顶部源极电极58的材料和厚度，使它们与顶部等效二极管增强型JFET电极20相同。
[0121]对于本领域的技术人员而言，这些方面将简化M0SFET-JFET器件芯片66相应的晶圆制备工艺。也就是说，无需任何额外的制备步骤或掩膜工艺，JFET部分就可以集成在一个 MOSFET 上。
[0122]图5表示将图4A所示的M0SFET-JFET器件电路表示法68配置在一个电池充电电路70中。此处的M0SFET-JFET器件电路表示法68将电池充电源极(即电池充电源，Batterycharging source)74的第二充电端74b桥接到电池72的第二电池端72b上。更确切地说，端子-S58连接到电池充电源极74的正极端74b，端子-D20连接到电池72的正极端72b，并且电池的负极端72a连接到电池充电源极74的负极端74a。
[0123]图6A至图6C表示图4B所示的集成M0SFET-JFET器件芯片66在各种偏置状态下的运行原理。在图6A中，端子-S58和端子-D20之间为零电压偏置。此处的η-型等效二极管增强型JFET栅极区14的导电水平、位于等效二极管增强型JFET栅极区14之间以及等效二极管增强型JFET源极区12下方的P-型JFET通道元件区28的导电水平，以及等效二极管增强型JFET栅极间距GTSP15都在它们各自预设水平上配置(也即它们可以按照实际需求值进行预先设定)，使得JFET通道元件区28的电流载流子被它的两个相邻的公共半导体衬底区耗尽区25耗尽(由于是增强型JFET，因此JFET通道元件区28在零偏压下被夹断)。因此，通过JFET通道元件区28的电流传导被它的两个相邻的和重叠的耗尽区夹断。[0124]由于等效可变JFET通道电阻28很高，并且在端子-S58和端子-D20之间接近零偏压，因此M0SFET-JFET器件芯片66的网状能力在零偏压下具有很低的电流传导。
[0125]在图6B中，端子-S和端子-D之间(端子-S的电势高于端子-D)有正向电压偏置。在这种情况下，MOSFET可以打开，使图5所示的电池72充电，并且正向电压偏置使P-型外延层Ilb和N-型等效二极管增强型JFET栅极区14之间形成在等效P-N结二极管元件27上相应的正向偏置，从而将图6A所示的公共半导体衬底区耗尽区缩小到图6B所示的公共半导体衬底区耗尽区25’中。此处的等效二极管增强型JFET栅极区14的导电水平、位于等效二极管增强型JFET栅极区14之间以及等效二极管增强型JFET源极区12下方的JFET通道元件区28’的导电水平，以及等效二极管增强型JFET栅极间距GTSP15都在它们各自预设水平上配置，使得:
[0126]由于缩小后的公共半导体衬底区耗尽区25’此时相互分开，因此图6A所示的JFET通道元件区28在JFET通道元件区28’内打开，JFET通道元件区28’带有用于导电的电流载流子。
[0127]当电压较低时，JFET通道元件区28可能仍然关闭或仅打开一部分，随着电压的升高，JFET通道元件区28’更加充分地打开，使得更多的电流通过。鉴于JFET通道元件区28’的电流分路性能，M0SFET-JFET器件芯片66的网状能力在正向配置下，参见图2B所示的等效二极管增强型JFET等效电路36，由于等效可变JFET通道电阻28在低正向偏压下可以做得很低，因此等效二极管增强型JFETlO的正向开启电压Vf比PN结二极管的正向开启电压低很多。当P-N 二极管27在较低的电压下仅传导一部分时，在较高的电压下(例如0.7V以上)，P-N结二极管27传导得更多，提高了器件的电流性能。作为示例，可以制备本发明所述的等效二极管增强型JFETlO的Vf在0.3V-0.5V的范围内，比传统的PN结二极管的0.7V-1V低得多。JFET栅极区14、JFET通道元件区28以及等效二极管增强型JFET栅极间距GTSP15的掺杂浓度决定了器件的正向电压Vf。
[0128]在图6C中，端子-S58和端子-D20 (端子-S的电势低于端子_D)之间存在反向偏压。作为示例，如果仍然连接电池72，电池充电源极74短路，那么图5所示的电池充电电路就会发生这种现象。要注意的是，在这种状态下，即使M0SFET40断开，MOSFET内置的体二极管41 (形成在η-型本体区52和P-型外延层Ilb之间)也会正向配置，使得M0SFET40上发生传导，因此必须使用等效二极管增强型JFET38提供的反向闭锁元件。反向偏压导致等效P-N结二极管元件27上产生相应的反向偏压，从而将图6Α所示的公共半导体衬底区耗尽区25延伸到图6C所示的公共半导体衬底区耗尽区25”中，进一步夹断了 JFET通道元件区28”中的JFET通道元件区，并使得任何流经的电流都很低。因此，参见图2Β所示的等效二极管增强型JFET等效电路36，由于等效可变JFET通道电阻28比图6Α的更高，MOSFET-JFET器件芯片66在反向偏压下的网状漏电流性能，与等效P-N结二极管27的类似。作为示例，可以制备本发明所述的等效二极管增强型JFETlO的反向漏电流在0.1nA -1OOnA的范围内，可以与PN结二极管的反向漏电流相比拟(二者可以几乎相同或相差不大)。
[0129]总结图6Α至图6C的上述说明，每个JFET通道元件区28的等效JFET通道电阻，都由P外延区Ila和端子-D上的偏压控制。更确切地说，较高的偏压会使等效JFET通道电阻较低。
[0130]图7Α表示本发明所述的等效二极管增强型JFET和MOSFET器件串联的电路图，作为示例，该串联结构可以作为电池充电电路的一部分。MOSFET-JFET器件电路表示法68具有一个P-通道等效二极管增强型JFET电路表示法38，在公共节点39处，串联到P-通道MOSFET电路表示法40上。电路68的外部可用端可以含有端子-S58、端子-D20以及端子-栅极45，还可选择含有公共节点39。图7B表示集成的P-通道平面栅极M0SFET-JFET器件芯片69的剖面半导体芯片结构，对应图7A的电路表示法68。各种MOSFET平面栅极区84位于N-型MOSFET本体区52上方，并且将P-型MOSFET源极区56桥接至p-外延区lib。将图7B与图4B作比较，可以看出除了用MOSFET平面栅极区84代替MOSFET沟槽栅极区54之外，M0SFET-JFET器件芯片69与M0SFET-JFET器件芯片66在结构上非常相似。[0131 ] 尽管上述示例所示的是P-通道MOSFET和P-通道JFET，但是通过转换每个半导体区域的导电类型，这些示例就可用于相反的导电类型，例如N-通道MOSFET和N-通道JFET。图8A表示本发明所述的等效二极管增强型JFET和MOSFET器件串联的电路图，作为示例，该串联结构可以作为电池充电电路的一部分。M0SFET-JFET器件电路表示法78具有一个N-通道等效二极管增强型JFET电路表示法88，在公共节点39处，串联到N-通道MOSFET电路表示法90上。电路78的外部可用端可以含有端子-S58、端子-D20以及端子-栅极45，还可选择含有公共节点39。图8B表示集成的P-通道平面栅极M0SFET-JFET器件芯片86的剖面半导体芯片结构，对应图8A的电路图。图4B和图8B的不同之处在于，除了半导体导电类型互换之外，MOSFET器件芯片86的结构拓扑与M0SFET-JFET器件芯片66相同。
[0132]图9A至图9V表示图4B所示的M0SFET-JFET器件芯片66的制备工艺。如图9A和图9B所示，公共半导体衬底区11的主平面被分成MOSFET器件区48和等效二极管增强型JFET器件区8。在这种情况下，公共半导体衬底区11含有一个较低导电率的上部外延区11b，位于较高导电率型的下部p+衬底区Ila的上方。要注意，P-外延区Ilb可以形成在P+衬底区Ila上方。然后，在公共半导体衬底区11中形成多个MOSFET栅极沟槽100，例如:
[0133]在公共半导体衬底区11上形成一个沟槽掩膜(此处没有表示出)JtSMOSFET器件区48中的MOSFET栅极区，然而沟槽掩膜盖住了等效二极管增强型JFET器件区8中的公共半导体衬底区11。
[0134]通过沟槽掩膜，各向异性地刻蚀公共半导体衬底区11，以制备MOSFET栅极沟槽100，然后除去沟槽掩膜。
[0135]图9C至图9F表示在图3B所示的MOSFET器件区48中，制备MOSFET沟槽栅极区108。在图9C和图9D中，栅极电介质层102 (例如栅极氧化物)形成在MOSFET器件区48的栅极沟槽100中，也形成在MOSFET器件区48和等效二极管增强型JFET器件区8中的其他裸露表面上。在图9E和图9F中，通过在栅极电介质层102上方，沉积导电栅极层109，形成MOSFET沟槽栅极区108。导电栅极层109可以是适宜掺杂的多晶硅。
[0136]图9G至图9H表示同时将导电栅极层109分成基本的MOSFET栅极区54，并且从公共半导体衬底区11的顶面上除去导电栅极层109。这可以通过各向异性地回刻导电栅极层109实现，直到MOSFET栅极区108分成基本的MOSFET栅极区54为止。然后可以选择用屏蔽氧化物Iio覆盖MOSFET器件区48和等效二极管增强型JFET器件区8，例如通过氧化工艺。
[0137]图91至图9L表示同时制备:[0138]在MOSFET器件区48的可选屏蔽氧化物110下方的MOSFET本体区52。
[0139]在等效二极管增强型JFET器件区8的可选屏蔽氧化物110下方的等效二极管增强型JFET栅极区14。
[0140]在图91和图9J中，通过第一植入掩膜(图中没有表示出)，在屏蔽氧化物110下方，同时制备MOSFET器件区48中的第一(N-型)MOSFET植入区120，以及等效二极管增强型JFET器件区8中的第一(N-型)等效二极管增强型JFET植入区126。在图9K和图9L中，例如通过高温扩散循环，在N-型MOSFET本体区52和N-型等效二极管增强型JFET栅极区14中，同时分别扩散并激活所有的第一 MOSFET植入区120和第一等效二极管增强型JFET植入区126。
[0141]图9M至图9P表示同时制备:
[0142]在MOSFET器件区48的可选屏蔽氧化物110下方的MOSFET源极区56。
[0143]在等效二极管增强型JFET器件区8的可选屏蔽氧化物110下方的等效二极管增强型JFET源极区12。
[0144]在图9M和图9N中，通过第二植入掩膜(图中没有表示出)，在屏蔽氧化物110下方，同时制备MOSFET器件区48中的第二(N-型)MOSFET植入区130，以及等效二极管增强型JFET器件区8中的第二(N-型)等效二极管增强型JFET植入区136。在图90和图9P中，例如通过高温扩散循环，在MOSFET源极区56和N-型等效二极管增强型JFET源极区12中，同时分别扩散并激活所有的第二 MOSFET植入区130和第二等效二极管增强型JFET植入区136。然而，制备MOSFET源极区56和等效二极管增强型JFET源极区12不必同时进行，减少所需的制备步骤和掩膜可能有风险；对于制备MOSFET本体区52和等效二极管增强型JFET栅极区14也是如此。
[0145]图9Q至图9T表示在MOSFET器件区48上，制备带有顶部接触开口 142的顶部钝化层57并形成图案。在图9Q和图9R中，在MOSFET器件区48和等效二极管增强型JFET器件区8上，形成低温氧化物/含有硼酸的硅玻璃(LT0/BPSG)双钝化层140并增稠。在图9S和图9T中，通过顶部钝化物掩膜(图中没有表示出)，形成所制备的双钝化层140的图案，使得:
[0146]除去等效二极管增强型JFET器件区8中所形成的那部分双钝化层140。
[0147]在带有顶部接触开口 142所需的顶部钝化层57中，形成所制备的那部分双钝化层140的图案，与MOSFET本体区52的顶部、MOSFET源极区56的顶部相匹配，同时覆盖MOSFET栅极区54的顶部。
[0148]图9U和图9V表示在MOSFET器件区48中制备顶部源极电极58并形成图案，在等效二极管增强型JFET器件区8中制备顶部等效二极管增强型JFET电极20。这包括:在MOSFET器件区48和等效二极管增强型JFET器件区8，沉积一个顶部金属层。通过一个顶部金属掩膜(图中没有表示出)，形成所制备的顶部金属层的图案，使得=MOSFET器件区48中的那部分带图案的顶部金属层，对应所需的顶部源极电极58和顶部栅极电极(在本剖面中不可见)。
[0149]等效二极管增强型JFET器件区8中的那部分带图案的顶部金属层，对应所需的顶部等效二极管增强型JFET电极20。
[0150]根据上述对沟槽栅极M0SFET-JFET器件芯片66的制备工艺(图9A至图9V)，以及沟槽栅极MOSFET和平面栅极MOSFET之间的细微结构差别(对边图4B和图7B)的详细说明，平面栅极M0SFET-JFET器件芯片69的制备工艺与沟槽栅极M0SFET-JFET器件芯片66非常相似，平面栅极M0SFET-JFET器件芯片69要注意以下内容:
[0151]在MOSFET区中的栅极电介质层上方以及公共半导体衬底区顶面上的等效二极管增强型JFET区中，制备导电栅极层。
[0152]在基本的MOSFET栅极区中，同时分离导电栅极层，这包括:
[0153]在导电栅极层上方，制备一个栅极掩膜，对应MOSFET区中的MOSFET栅极区，但是它暴露出等效二极管增强型JFET区中的导电栅极层。
[0154]通过栅极掩膜，回刻导电栅极层和栅极电介质层，直到将导电栅极层分成基本的MOSFET栅极区为止，在等效二极管增强型JFET区中完全除去导电栅极层后，除去栅极掩膜。
[0155]制备MOSFET平面栅极是一项成熟的技术，已为本领域的技术人员所熟知。此外，尽管上述工艺讲述的是如何将P-通道MOSFET和P-通道JFET集成，但是通过转换上述半导体区域的导电类型，该工艺也可用于将N-通道MOSFET和N-通道JFET集成。
[0156]最后，为了明确图4B所示的M0SFET-JFET器件芯片66顶部栅极电极的空间位置，图10表示M0SFET-JFET器件芯片66a的简化后的俯视图，MOSFET-JFET器件芯片66a具有类似于图4B所示的本发明所述的集成的MOSFET器件和等效JFET。MOSFET器件区48表示一个顶部源极电极58和一个顶部栅极电极45，而等效二极管增强型JFET器件区8表示一个顶部等效二极管增强型JFET电极20。
[0157]尽管上述说明包含了多个详细参数，但是这些参数仅作为对本发明现有的较佳实施例的解释说明，并不能据此局限本发明的范围。例如，本发明可用于集成电路(IC)芯片以及分立的功率芯片。“端子”是指电路中的节点。“电极”可以是任意类型的金属连接。通过说明和附图，给出了关于典型结构的各种典型实施例。对于本领域的技术人员应显而易见，本发明可以用于各种其他特殊形式，上述各种实施例经过轻松修改，就可以适合于其他具体应用。本专利文件旨在说明，本发明的范围不应局限于上述说明中的典型实施例，而应由以下的权利要求书来界定。任何和所有来自于权利要求书中内容或同等范围中的修正，都将被认为属于本发明的保护范围之内。
【权利要求】
1.一种电池充电电路，其特征在于，包括: 一个电池，具有一个第一电池端和一个第二电池端； 一个电池充电源极，具有一个第一充电端和一个第二充电端，第一充电端连接到第一电池纟而上； 一个串联MOSFET和增强型JFET，将第二充电端桥接至第二电池端，其中配置增强型JFET,使它的JFET源极短接至它的JFET栅极，从而作为一个反向闭锁二极管，具有比PN结二极管更低的正向电压降。
2.如权利要求1所述的电池充电电路，其特征在于，带有集成的金属氧化物半导体场效应管MOSFET和等效二极管增强型场效应管JFET的半导体器件芯片，包括: 第一导电类型的较低的公共半导体衬底区(CSSR)； 一个位于公共半导体衬底区顶部的MOSFET器件区，具有: 公共半导体衬底区作为其MOSFET漏极区； 至少一个第二导电类 型的MOSFET本体区、一个MOSFET栅极区和一个第一导电类型的MOSFET源极区位于MOSFET漏极区顶部；以及 一个等效二极管增强型JFET (DCE-JFET)器件区位于公共半导体衬底区顶部，具有: 公共半导体衬底区作为其等效二极管增强型JFET漏极区； 至少两个第二导电类型的等效二极管增强型JFET栅极区位于等效二极管增强型JFET漏极区顶部，并沿公共半导体衬底区的一个主平面横向相互分开一个等效二极管增强型JFET的栅极间距； 至少一个第一导电类型的等效二极管增强型JFET源极区位于公共半导体衬底区顶部以及等效二极管增强型JFET栅极区之间，其中等效二极管增强型JFET源极区短接至等效二极管增强型JFET栅极区；以及 公共半导体衬底区将MOSFET器件漏极区串联到等效二极管增强型JFET器件的漏极区。
3.权利要求2所述的电池充电电路，其特征在于，所述的半导体器件芯片还包括: 两个传导节点端子-S和端子-D ;其中: 一个连接到MOSFET源极区，作为端子-S ;以及 一个与所述的等效二极管增强型JFET栅极区和等效二极管增强型JFET源极区相接触，作为端子-D。
4.权利要求2所述的电池充电电路，其特征在于，等效二极管增强型JFET栅极区的导电水平、等效二极管增强型JFET栅极区之间以及等效二极管增强型JFET源极区下方的等效二极管增强型JFET通道区的导电水平以及等效二极管增强型JFET栅极间距都在它们各自预设水平上配置，从而使等效二极管增强型JFET器件作为一个等效二极管增强型JFET，具有相当低的正向电压Vf以及相当低的反向漏电流，其中所述的Vf比PN结二极管的Vf低得多，而所述的反向漏电流可以和PN结二极管的反向漏电流相比拟。
5.权利要求2所述的电池充电电路，其特征在于，选取MOSFET本体区的掺杂材料、浓度和深度，使它们与等效二极管增强型JFET栅极区相同；并且 选取MOSFET源极区的掺杂材料、浓度和深度，使它们与等效二极管增强型JFET源极区相同。
6.权利要求3所述的电池充电电路，其特征在于，选取MOSFET顶部源极电极和顶部栅极电极的材料和厚度，使它们与顶部等效二极管增强型JFET电极相同。
7.权利要求2所述的电池充电电路，其特征在于，所述的MOSFET栅极区配置成沟槽栅极，向下延伸到MOSFET本体区和公共半导体衬底区中。
8.权利要求2所述的电池充电电路，其特征在于，所述的MOSFET栅极区配置成平面栅极，位于MOSFET本体区上方，将MOSFET源极区桥接至公共半导体衬底区。
9.权利要求2所述的电池充电电路，其特征在于，公共半导体衬底区包括一个较低导电率的第一导电类型的上层，位于一个较高导电率的第一导电类型的下部衬底层上方。
10.权利要求2所述的电池充电电路，其特征在于，所述的第一导电类型为P-型，所述的第二导电类型为N-型，所述的半导体器件芯片制成一个P-通道器件。
11.权利要求2所述的电池充电电路，其中所述的第一导电类型为N-型，所述的第二导电类型为P-型，所述的半导体器件芯片制成一个N-通道器件。
【文档编号】H01L27/06GK104009518SQ201410084356
【公开日】2014年8月27日 申请日期:2011年9月26日 优先权日:2011年9月26日
【发明者】雷燮光, 王薇 申请人:万国半导体股份有限公司