具有超薄介电层的无焊内建层（bbul）半导体封装的制作方法
【专利摘要】说明了具有超薄介电层的无焊内建层（BBUL）半导体封装。例如，一种装置包括半导体管芯，其包括集成电路，该集成电路具有多个外部导电凸起。半导体封装容纳所述半导体管芯。半导体封装包括介电层，其布置在多个外部导电凸起之上。导电过孔布置在介电层中，并耦合到多个导电凸起中的一个。导电线路布置在介电层上，并耦合到导电过孔。
【专利说明】具有超薄介电层的无焊内建层(BBUL)半导体封装
【技术领域】
[0001]本发明的实施例属于半导体封装领域，具体地，是具有超薄介电层的无焊内建层(BBUL)半导体封装。
【背景技术】
[0002]当前的消费电子产品市场经常需要复杂的功能，其需要极为错综复杂的电路。借助不断进步的每一代，例如晶体管的越来越小的基本结构单元(building block)的尺寸缩小实现了在单一管芯上更为错综复杂的电路。另一方面，尽管通常将缩放视为尺寸的减小，但为了计算系统中的先进功能和马力，将多个封装的管芯越来越多地耦合在一起。此外，为了将多个管芯包括在单一半导体封装内，实际上可以增大特定半导体封装的尺寸。
[0003]然而，在尝试耦合多个封装管芯时会引起结构问题。例如，在将封装管芯加在一起时，在用于多个半导体封装中的部件之间的热膨胀系数(CTE)的差别的效应会导致有害的缺陷。类似地，作为为单一封装内多于一个管芯执行半导体管芯封装处理的结果，在用于单一半导体封装内的部件之间的热膨胀系数(CTE)的差别的效应会导致有害的缺陷。
[0004]半导体封装用于保护集成电路(IC)芯片或管芯，还为管芯提供到外部电路的电气接口。随着对更小的电子设备越来越多的需求，将半导体封装设计为更为紧凑，且必需支持更大的电路密度。例如，一些半导体封装现在使用无芯衬底，其不包括通常在传统衬底中见到的厚树脂芯层。而且，对更高性能设备的需求导致对改进的半导体封装的需要，其实现了混合技术管芯堆叠，或在保持与随后组装处理兼容的薄封装轮廓(profile)和低总体翘曲的同时，提供了封装堆叠能力。
[0005]无焊内建层或BBUL是一种处理器封装技术。无焊是因为它不使用通常微小的焊料凸起来将硅管芯连接到处理器封装布线。它具有内建层，是因为它在硅管芯周围生长或构建。通常的方式分别制造它们，并将它们接合在一起。一些半导体封装现在使用无芯衬底，其不包括通常在传统衬底中见到的厚树脂芯层。
【专利附图】
【附图说明】
[0006]图1示出了根据本发明实施例的嵌入式管芯封装分界面(interface)的横截面视图。
[0007]图2示出了根据本发明另一个实施例的通过内建BBUL或衬底层集成构造的结构的横截面视图。
[0008]图3示出了根据本发明另一个实施例的通过内建BBUL或衬底层集成构造的结构的横截面视图。
[0009]图4示出了根据本发明另一个实施例的通过内建BBUL或衬底层集成构造的结构的横截面视图。
[0010]图5示出了根据本发明实施例的在用于内建BBUL或衬底层集成的工艺流程中的多个操作的横截面视图，其使用双镶嵌工艺，包括使用先过孔一后沟槽方法在双衬底内建介电层上进行的激光钻孔和/或等离子体蚀刻。
[0011]图6示出了根据本发明另一个实施例的在用于内建BBUL或衬底层集成的工艺流程中的多个操作的横截面视图，其使用双镶嵌工艺，包括使用先沟槽一后过孔方法在双衬底内建介电层上进行的激光钻孔和/或等离子体蚀刻。
[0012]图7示出了根据本发明另一个实施例的在用于内建BBUL或衬底层集成的工艺流程中的多个操作的横截面视图，其使用双镶嵌工艺，包括使用先过孔一后沟槽方法在光敏衬底内建介电层和/或其他衬底内建介电层的组合上进行的光刻法和/或激光钻孔或等离子体蚀刻。
[0013]图8A和8B示出了根据本发明另一个实施例的在用于内建BBUL或衬底层集成的工艺流程中的多个操作的横截面视图，其使用双镶嵌工艺，包括使用先沟槽一后过孔方法在光敏衬底内建介电层和/或其他衬底内建介电层的组合上进行的光刻法和/或激光钻孔或等离子体蚀刻。
[0014]图9示出了根据本发明另一个实施例的在用于内建BBUL或衬底层集成的工艺流程中的多个操作的横截面视图，其使用双镶嵌工艺，包括基于双光敏衬底内建介电层的T1、W或Ta等的硬掩模和光刻法。
[0015]图1OA和1B示出了根据本发明另一个实施例的在用于内建BBUL或衬底层集成的工艺流程中的多个操作的横截面视图，其使用双镶嵌工艺，包括基于双光敏衬底内建介电层SiN、SiC或S1N等的停止层和光刻法。
[0016]图11包括根据本发明实施例的展示使用激光钻孔先过孔一后沟槽方案的双镶嵌工艺的俯视图像及相应的横截面视图。
[0017]图12包括根据本发明实施例的用于双镶嵌工艺的技术结构单元的横截面SEM图像，展示了 PECVD (借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个)SiN薄膜覆铜(Cu)互连，并且还在双衬底内建介电层之间。
[0018]图13包括根据本发明实施例的放大图像，展示了光敏衬底内建介电层的构图。
[0019]图14是根据本发明实施例的横截面SEM图像，展示了嵌入式管芯封装分界面BBUL集成的技术结构单元。
[0020]图15包括根据本发明实施例的多个曲线图，显示了借助表面粗糙度对插入损耗变化的模拟。
[0021]图16包括根据本发明实施例的多个曲线图，显示了借助表面粗糙度和介电损耗角正切对插入损耗变化的模拟。
[0022]图17是根据本发明实施例的计算机系统的示意图。
【具体实施方式】
[0023]说明了具有超薄介电层的无焊内建层(BBUL)半导体封装。在以下说明中，阐述了多个特定细节，例如封装集成方案，以便提供对本发明的实施例的透彻理解。本领域技术人员会意识到，可以无需这些特定细节来实践本发明的实施例。在其他实例中，没有详细说明公知的特征，例如布线设计布局，以便不会不必要地使本发明的实施例模糊不清。而且会理解，附图中所示的多个实施例是说明性的表示，并不一定是按照比例绘制的。
[0024]本文所述的一个或多个实施例针对用于BBUL及相关衬底中的双镶嵌工艺结构的超薄介电层。实施例可以具体相关于一个或多个粘附层、BBUL互连、覆盖层、扩散势垒、双镶嵌工艺结构、蚀刻停止层、等离子体增强化学气相沉积(PECVD (借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个))层、物理气相沉积(PVD)层、碳化硅(SiC)层、氮化硅(SiN)层、氮氧化硅(S1N)层、衬底互连和钛(借助可替换的实施例，包括W、Ta等中的一个或多个)结构。实施例可以适用于各种设备，包括移动设备和/或片上系统(SoC)
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[0025]更一般地，超薄(例如50-300纳米)介电薄膜层在BBUL-独特的封装凸起(uniquepackaging bump)-过孔O-金属层I (凸起-VO-Ll)互连(例如在管芯封装分界面处)和典型衬底互连(例如内建区域)上的集成可以实现超过5微米/5微米(5 μ m/5 μ m)精细线间距的封装互连的可缩放性，同时使用面板处理(panel processing)以减小总体封装成本。使用物理气相沉积(PVD)、等离子体增强化学气相沉积、光敏衬底内建介电膜层(或其他类似的层叠材料)，和/或精细的过孔/线激光钻孔的组合的双镶嵌工艺结构的集成可以在BBUL或衬底封装的所选局部布线和互连密度中实现显著的增大。这种创新可以提供用以嵌入不同类功能的方案，例如中央处理单元(CPU)逻辑、图形功能、高速缓存及其他系统功能，来在嵌入的封装设计上创建集成系统。这种嵌入式封装设计可以实现在消费者端的较低的产品设计复杂性和部件数量。
[0026]另外，在精细线间距(FLS)铜(Cu)线(或总体上的衬底)上面的介电覆盖层的集成可以有助于消除表面粗糙化的需要，并因此为减小在超过8 μ m/8 μ m FLS及今后的长传输线路的高操作频率的插入损耗(例如起因于集肤效应)提供了更好的裕度。在硅(Si)Cu凸起上面使用干法处理(BBUL独有的处理)的双镶嵌工艺结构的集成有助于避免对软蚀刻处理的需要(否则这就会去除部分Cu凸起，如果不是全部的话)，这样，对BBUL封装流程而言，允许了对引入的Cu凸起高度的较低的最小要求。在一个实施例中，将基于PECVD(借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个))的介电层实现为蚀刻停止层，以限定衬底和BBUL互连中的双镶嵌工艺结构。在一个实施例中，将基于PVD的T1、W、Ta等的层或类似材料实现为硬掩模层，以限定双镶嵌工艺结构，其具有双层光敏衬底内建介电堆叠。在一个实施例中，将基于PECVD (借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个))的SiN或类似材料层实现为密封停止层，以限定双镶嵌工艺结构，其具有双层光敏衬底内建介电堆叠。
[0027]为了提供进一步的背景，当前对于缩放超过8 μ m/8 μ m FLS的BBUL或衬底互连封装“制造”设计规则没有明确的路线。但会理解，超过8 μ m/8 μ mFLS转变点，由于以后的精细Cu线/间距的敏感性以及工艺变化，主要基于半加成工艺而构造的现有制造工艺就像以前一样不起作用了。这种当前的处理包括，例如为种子层使用无电镀覆，激光钻过孔，和Cu迹线的Cz粗糙化，用以提供下一个衬底内建层的机械锚定。越来越多的需要采用干法工艺，包括在这些管芯/封装过渡级的Si加工技术，例如但不限于，PVD或PECVD等。例如，由于封装衬底中的I/O密度由相应衬底和迹线及间距尺寸的最小焊盘(其受限于衬底制造工艺的性能)来确定，根据本发明的实施例，在BBUL或衬底互连结构中使用双镶嵌工艺型结构可以显著提高布线密度。
[0028]更具体地，在实施例中，为用于BBUL集成的嵌入式管芯封装分界面提供凸起-VO-Ll互连上的双镶嵌工艺。在另一个实施例中，借助先过孔-后沟槽或先沟槽-后过孔方案来实现使用双镶嵌工艺的内建BBUL或衬底层集成，其中，双镶嵌工艺在双衬底内建介电层上使用激光钻孔和/或等离子体蚀刻。在另一个实施例中，借助先过孔-后沟槽或先沟槽-后过孔方案来实现涉及双镶嵌工艺的内建BBUL或衬底层集成，其中，双镶嵌工艺在光敏衬底内建层和衬底内建介电堆叠的组合上使用光刻法和/或激光钻孔或等离子体蚀刻。在另一个实施例中，借助先过孔-后沟槽或先沟槽-后过孔方案来实现涉及双镶嵌工艺的内建BBUL或衬底层集成，其中，双镶嵌工艺在光敏衬底内建层或堆叠上使用光刻法。在另一个实施例中，使用基于T1、W、Ta等的硬掩模来实现涉及双镶嵌工艺的内建BBUL或衬底层集成，其中，双镶嵌工艺在光敏衬底内建层或堆叠上使用光刻法。在另一个实施例中，使用SiN停止层来实现涉及双镶嵌工艺的内建BBUL或衬底层集成，其中，双镶嵌工艺在光敏衬底内建层或堆叠上使用光刻法。与再另一个实施例相关地，说明了一种装置，其围绕使用薄介电膜(PECVD (借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个))来起到蚀刻停止层和/或衬底/BBUL互连覆盖层的作用。
[0029]一个或多个所述实施例的优点可以包括但不限于，在BBUL或衬底互连结构制造过程中使用提议的双镶嵌工艺型结构显著提高布线密度，因为在封装衬底中的I/o密度由衬底的最小焊盘、迹线和空间尺寸(受限于衬底制造工艺的性能)来确定。实例包括借助使用薄介电层作为蚀刻停止层，还作为互连覆盖层，在BBUL和/或到衬底界面层的包括Si管芯的衬底互连中创建双镶嵌工艺结构。对衬底内建介电层等的提及在一个实施例中可以指代Aj inomoto内建膜(ABF)层。
[0030]在第一个方案中，图1示出了根据本发明实施例的嵌入式管芯封装100分界面的横截面视图。参考图1，嵌入式管芯封装100基于借助在凸起-VO-Ll互连上实现双镶嵌工艺的BBUL集成。更具体地，硅管芯102(例如微处理器或存储器管芯等，在其上具有集成电路)在其上布置了管芯焊盘104 (例如沟槽金属I (TMl)结构)，它由绝缘层106 (例如WPR层)覆盖。上覆导电凸起108 (例如铜凸起(Si Cu凸起))由沟槽过孔结构110 (例如沟槽过孔I (TVl)耦合到管芯焊盘104。第一介电层112 (例如，第一层PECVD (借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个)SiN)布置在导电凸起108之上，衬底内建介电层或堆叠114上覆于第一介电层112之上。上覆BBUL金属层116 (例如，BBULLI)由BBUL过孔结构118 (例如，BBUL V0)耦合到导电凸起108。第二介电层120 (例如，第二层PECVD (借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个)SiN)布置在BBUL金属层116和衬底内建介电层或堆叠114的暴露部分之上。
[0031 ] 在第二个方案中，图2示出了根据本发明另一个实施例的通过内建BBUL或衬底层集成构造的结构200的横截面视图。参考图2，结构200由在双衬底内建介电层上使用激光钻孔和/或等离子体蚀刻的双镶嵌工艺方案来制造，其使用先过孔一后沟槽或先沟槽一后过孔方法。更具体地，绝缘面板202具有布置于其上的经构图的金属布线层204 (例如，铜布线层)。第一衬底介电内建层膜206 (例如L1-L2层)布置在金属布线层204之上。第一介电层208 (例如，第一 PECVD (借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个)SiN层)布置在第一衬底介电内建层膜206上,第二介电内建层膜210 (例如，L2层)布置在第一介电层208上。具有过孔部分212和线路部分214的双镶嵌工艺结构布置在第二衬底介电内建层膜210、第一介电层208和第一衬底介电内建层膜206中,用以接触一部分金属布线层204。如图2所示，双镶嵌工艺结构可以包括载体金属层和填充金属层(例如铜填充层)，如同已知的传统铜双镶嵌工艺互连结构。第二介电层216(例如第二PECVD (借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个)SiN层)布置在双镶嵌工艺结构和第二衬底介电内建层膜210的暴露部分之上。会理解，在绝缘面板202之上限定的结构可以作为封装或封装部分从绝缘面板202去除，以最终容纳半导体管芯，并将金属布线层204耦合到半导体管芯的外部电触点(例如凸起)。可替换地，尽管没有示出，但图2的结构可以包括布置在绝缘面板202与金属布线层204之间的半导体管芯。就是说，在后一情况下，内建层直接构造在半导体管芯上或之上。
[0032]在第三个方案中，图3示出了根据本发明另一个实施例的通过内建BBUL或衬底层集成构造的结构300的横截面视图。参考图3，结构300借助先过孔一后沟槽方法，由在光敏衬底介电内建层和衬底介电内建层的组合上使用光刻法和/或激光钻孔或等离子体蚀刻的双镶嵌工艺方案来制造。更具体地，绝缘面板302具有布置于其上的经构图的金属布线层304 (例如,铜布线层)。光可限定(photo-definable)衬底介电内建层膜306 (例如，PID L1-L2衬底介电内建层)布置在金属布线层304之上。第一介电层308(例如第一 PECVD(借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个)SiN层)布置在光可限定衬底介电内建层膜306上，标准衬底介电内建膜310 (例如，L2衬底介电内建层)布置在第一介电层308上。具有过孔部分312和线路部分314的双镶嵌工艺结构布置在标准衬底介电内建膜310、第一介电层308和光可限定衬底介电内建膜306中，用以接触一部分金属布线层304。如图3所示，双镶嵌工艺结构可以包括阻挡金属层和填充金属层(例如铜填充层)，如同已知的传统铜双镶嵌工艺互连结构。第二介电层316 (例如第二 PECVD (借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个)SiN层)布置在双镶嵌工艺结构和标准衬底介电内建膜310的暴露部分之上。会理解，在绝缘面板302之上限定的结构可以作为封装或封装部分从绝缘面板302去除，以最终容纳半导体管芯，并将金属布线层304耦合到半导体管芯的外部电触点(例如凸起)。可替换地，尽管没有示出，但图3的结构可以包括布置在绝缘面板302与金属布线层304之间的半导体管芯。就是说，在后一情况下，内建层直接构造在半导体管芯上或之上。
[0033]在第四个方案中，图4示出了根据本发明另一个实施例的通过内建BBUL或衬底层集成构造的结构400的横截面视图。参考图4，结构400借助先沟槽一后过孔方法，由在光敏衬底介电内建层和衬底介电内建层的组合上使用光刻法和/或激光钻孔或等离子体蚀刻的双镶嵌工艺方案来制造。更具体地，绝缘面板402具有布置于其上的经构图的金属布线层404 (例如，铜布线层)。标准衬底介电内建膜406 (例如，L1-L2衬底介电内建层)布置在金属布线层404之上。第一介电层408 (例如第一 PECVD (借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个)SiN层)布置在标准衬底介电内建膜406上，光可限定衬底介电内建膜410 (例如，PID L2衬底介电内建层)布置在第一介电层408上。具有过孔部分412和线路部分414的双镶嵌工艺结构布置在光可限定衬底介电内建膜410、第一介电层408和标准衬底介电内建膜406中，用以接触一部分金属布线层404。如图4所示，双镶嵌工艺结构可以包括载体金属层和填充金属层(例如铜填充层)，如同已知的传统铜双镶嵌工艺互连结构。第二介电层416 (例如第二 PECVD (借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个)SiN层)布置在双镶嵌工艺结构和光可限定衬底介电内建膜410的暴露部分之上。会理解，在绝缘面板402上限定的结构可以作为封装或封装部分从绝缘面板402去除，以最终容纳半导体管芯，并将金属布线层404耦合到半导体管芯的外部电触点(例如凸起)。可替换地，尽管没有示出，但图4的结构可以包括布置在绝缘面板402与金属布线层404之间的半导体管芯。就是说，在后一情况下，内建层直接构造在半导体管芯上或之上。
[0034]图5示出了根据本发明实施例的在用于内建BBUL或衬底层集成的工艺流程中的多个操作的横截面视图，其使用双镶嵌工艺，包括使用先过孔一后沟槽方法在双内建层介电层上进行的激光钻孔和/或等离子体蚀刻。参考图5，在(A)中，引入的面板502具有经构图的级LI (level patterned LI) Cu层504,其可以表示使用衬底介电内建层层叠(laminat1n)、激光钻孔和半加成光刻/电镀工艺的组合形成的层的堆叠。层504也可以表示用于BBUL管芯封装分界面双镶嵌工艺结构的Si中的Cu凸起。在(B)中，执行L1-L2填料填充的衬底介电内建层506层叠。执行薄介电层508 (例如，20 - 300nm厚的SiN、S1N等)的PECVD (借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个)沉积，以起到对于钻孔/等离子体蚀刻的蚀刻停止层的作用，如(C)中所示的。在(D)中，执行L2填料填充的衬底介电内建层510层叠。随后执行激光钻孔或经构图的等离子体蚀刻(先过孔)处理，在PECVD (借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个)SiN蚀刻停止层处停止，如(E)中所示的。在(F)中，执行激光钻孔或经构图的等离子体蚀刻(后沟槽)，并在用于沟槽的PECVD (借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个)SiN蚀刻停止层处停止，同时在用于过孔的LlCu层(或凸起层)处停止。可任选的PECVD(借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个)薄介电覆盖层(例如，20 - 300nm厚的SiN、S1N等)可以形成于LlCu层上，取决于最终集成方案，激光或等离子体蚀刻可能需要穿通它。在(G)中，沉积PVD溅射薄T1、W或Ta等/Cu种子层512 (例如，约50nm的T1、W或Ta等，约100 — 300nm的Cu)。随后执行双镶嵌工艺结构的铜镀覆514，如(H)中所示的。在(I)中，执行过载或使用闪速湿法蚀刻工艺的Cu的化学机械平坦化(CMP)。随后，执行使用PECVD (借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个)介电层516 (例如，20 — 300nm厚的SiN、S1N等)的Cu L2覆盖和L2衬底介电内建层覆盖，如(J)中所示的。会理解，工艺随后可以包括作为封装或封装部分从绝缘面板502去除(J)的结构，以最终容纳半导体管芯，并将金属布线层504耦合到半导体管芯的外部电触点(例如凸起)。可替换地，尽管未示出，但图5的构造过程可以包括直接在诸如布置在面板上的管芯的半导体管芯上或之上执行上述的操作。
[0035]图6示出了根据本发明另一个实施例的在用于内建BBUL或衬底层集成的工艺流程中的多个操作的横截面视图，其使用双镶嵌工艺，包括使用先沟槽一后过孔方法在双衬底介电内建层上进行的激光钻孔和/或等离子体蚀刻。参考图6，在(A)中，引入的面板602具有经构图的级LlCu层604，其可以表示使用衬底介电内建层层叠、激光钻孔和半加成光刻/电镀工艺的组合形成的层的堆叠。层604也可以表示用于BBUL管芯封装分界面双镶嵌工艺结构的Si中的Cu凸起。在(B)中，执行L1-L2填料填充的衬底介电内建层606层叠。执行薄介电层608 (例如，20 - 300nm厚的SiN、Si0N等)的PECVD (借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个)沉积，以起到对于钻孔/等离子体蚀刻的蚀刻停止层的作用，如(C)中所示的。在(D)中，执行L2填料填充的衬底介电内建层610层叠。随后执行激光钻孔或经构图的等离子体蚀刻(先沟槽)处理，并且在PECVD (借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个)SiN蚀刻停止层处停止，如(E)中所示的。在(F)中，执行激光钻孔或经构图的等离子体蚀刻(后过孔)，并在用于沟槽的PECVD (借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个)SiN蚀刻停止层处停止，同时在用于过孔在LlCu层(或凸起层)处停止。可任选的PECVD(借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个)薄介电覆盖层(例如，20 - 300nm厚的SiN、S1N等)可以形成于LlCu层之上，取决于最终集成方案，激光或等离子体蚀刻可能需要穿通它。在(G)中，沉积PVD溅射薄T1、W或Ta等/Cu种子层612(例如，约50nm的T1、W或Ta等，约100 — 300nm的Cu)。随后执行双镶嵌工艺结构的铜镀覆614，如(H)所示的。在(I)中，执行过载或使用闪速湿法蚀刻工艺的Cu的化学机械平坦化(CMP)。随后，执行使用PECVD (借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个)介电层616 (例如，从几个nm到300nm厚的SiN、S1N等)的Cu L2覆盖和L2内建层覆盖，如(J)中所示的。会理解，工艺随后可以包括作为封装或封装部分从绝缘面板602去除(J)的结构，以最终容纳半导体管芯，并将金属布线层604耦合到半导体管芯的外部电触点(例如凸起)。可替换地，尽管未示出，但图6的构造过程可以包括直接在诸如布置在面板上的管芯的半导体管芯上或之上执行上述的操作。
[0036]图7示出了根据本发明另一个实施例的在用于内建BBUL或衬底层集成的工艺流程中的多个操作的横截面视图，其使用双镶嵌工艺，包括使用先过孔一后沟槽方法在光敏衬底介电内建层和衬底介电内建层的组合上进行的光刻法和/或激光钻孔或等离子体蚀亥IJ。参考图7，在(A )中，引入的面板702具有经构图的级LI Cu层704，其可以表示使用衬底介电内建层层叠、激光钻孔和半加成光刻/电镀工艺的组合形成的层的堆叠。层704也可以表示用于BBUL管芯封装分界面双镶嵌工艺结构的Si中的Cu凸起。在(B)中，执行光敏(PID)衬底介电内建层706层叠或旋涂液相沉积。在(C)中，执行PID L1-L2衬底介电内建层(先过孔707)的对准和曝光。执行薄介电层708 (例如，20 - 300nm厚的SiN、S1N等)的PECVD (借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个)沉积，以起到用于钻孔/等离子体蚀刻的蚀刻停止层的作用，如(D)中所示的。在(E)中，执行L2填料填充的衬底介电内建层710层叠。随后执行激光钻孔或经构图的等离子体蚀刻(先沟槽)处理，在PECVD (借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个)SiN蚀刻停止层处停止，如(F)中所示的。在(G)中，在PID L1-L2衬底介电内建层上显影预曝光的过孔。可任选的PECVD (借助可替换的实施例，包括CVD/LPCVD/M0CVD/APCVD/PVD中的一个或多个)薄介电覆盖层(例如，20 - 300nm厚的SiN、Si0N等)可以形成于LlCu层之上，取决于最终集成方案，激光、等离子体或湿法蚀刻可能需要穿通它。在(H)中，沉积PVD溅射薄T1、W或Ta等/Cu种子层712 (例如，约50nm的T1、W或Ta等，约100 — 300nm的Cu)。随后执行双镶嵌工艺结构的铜镀覆714，如(I)中所示的。在(J)中，执行过载或使用闪速湿法蚀刻工艺的Cu的化学机械平坦化(CMP)。随后，执行使用PECVD (借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个)介电层716 (例如，从20 —300nm厚的SiN、Si0N等)的Cu L2覆盖和L2衬底介电内建层覆盖，如(K)中所示的。会理解，工艺随后可以包括作为封装或封装部分从绝缘面板702去除(K)的结构，以最终容纳半导体管芯，并将金属布线层704耦合到半导体管芯的外部电触点(例如凸起)。可替换地，尽管未示出，但图7的构造过程可以包括直接在诸如布置在面板上的管芯的半导体管芯上或之上执行上述的操作。
[0037]图8A和8B示出了根据本发明另一个实施例的在用于内建BBUL或衬底层集成的工艺流程中的多个操作的横截面视图，其使用双镶嵌工艺，包括使用先沟槽一后过孔方法在光敏衬底介电内建层衬底介电内建层的组合上进行的光刻法和/或激光钻孔或等离子体蚀刻。参考图8A和8B，在(A )中，引入的面板802具有经构图的级LI Cu层804，其可以表不使用衬底介电内建层层叠、激光钻孔和半加成光刻/电镀工艺的组合构成的层的堆叠。层804也可以表示用于BBUL管芯封装分界面双镶嵌工艺结构的Si中的Cu凸起。在(B)中，执行L1-L2填料填充的衬底介电内建层806层叠。执行薄介电层808 (例如，从几个nm到300nm厚的SiN、S1N等)的PECVD (借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个)沉积，以起到用于显影/曝光停止层的蚀刻停止层的作用，如(C)中所示的。在(D)中，执行L2光敏(PID)衬底介电内建层810层叠或旋涂液相沉积。执行PIDL2衬底介电内建层(先沟槽811)的对准和曝光，如(E)中所示的。在(F)中，在PID L2衬底介电内建层上显影预曝光的沟槽。密封薄膜PECVD(借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个)介电层(具体地为SiN)可以用于“显影停止”显影剂。随后层叠或旋涂、曝光并显影光致抗蚀剂813，以限定过孔，如(G)中所示的。在(H)中，使用过孔的光致抗蚀剂构图，执行等离子体蚀刻，以限定后过孔结构，在LlCu层(或凸起层)停止。随后剥离光致抗蚀剂。可任选的PECVD(借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个)薄介电覆盖层(例如，20 — 300nm厚的SiN、S1N等)可以形成于LlCu层上，取决于最终集成方案，激光或等离子体蚀刻可能需要穿通它。在(I)中，沉积PVD溅射薄T1、W或Ta等/Cu种子层812 (例如，约50nm的T1、W或Ta等，约100 — 300nm的Cu)。随后执行双镶嵌工艺结构的铜镀覆814，如(J)中所示的。在(K)中，执行过载或使用闪速湿法蚀刻工艺的Cu的化学机械平坦化(CMP)。随后，执行使用PECVD (借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个)介电层816 (例如，从20 —300nm厚的SiN、S1N等)的Cu L2覆盖和L2衬底介电内建层覆盖，如(L)中所示的。会理解，工艺随后可以包括作为封装或封装部分从绝缘面板802去除(L)的结构，以最终容纳半导体管芯，并将金属布线层804耦合到半导体管芯的外部电触点(例如凸起)。可替换地，尽管未示出，但图8A和SB的构造过程可以包括直接在诸如布置在面板上的管芯的半导体管芯上或之上执行上述的操作。
[0038]图9示出了根据本发明另一个实施例的在用于内建BBUL或衬底层集成的工艺流程中的多个操作的横截面视图，其使用双镶嵌工艺，包括光刻法和基于双光敏衬底介电内建层的钛(T1、W或Ta等)的硬掩模。参考图9，在(A)中，引入的面板902具有经构图的级LlCu层904,其可以表不使用衬底介电内建层层叠、激光钻孔和半加成光刻/电镀工艺的组合形成的层的堆叠。层904也可以表示用于BBUL管芯封装分界面双镶嵌工艺结构的Si中的Cu凸起。在(B)中，执行光敏(PID)衬底介电内建层906层叠或旋涂液相沉积。在(C)中，执行PVD T1、W或Ta等的硬掩模908沉积，以提供T1、W或Ta等的层，从而起到硬掩模层的作用。使用等离子体蚀刻或湿法蚀刻、借助光致抗蚀剂或硬掩模层907执行对PVD T1、W或Ta等硬掩模的构图，如(D)中所示的，结果在(E)中显示为经构图的T1、W或Ta等的硬掩模909。同样在(E)中，执行L2光敏(PID)衬底介电内建层910层叠或旋涂液相沉积。随后执行两个PID衬底介电内建层(沟槽911和过孔913 二者)的对准和曝光，如(F)中所示的，使用T1、W或Ta等的硬掩模909以有助于控制曝光。在(G)中，对在双PID (L2和L1-L2)衬底介电内建层上曝光的沟槽和过孔进行显影。密封薄膜PVD T1、W或Ta等的硬掩模可以用于“显影停止”显影剂。在(H)中，沉积PVD溅射薄T1、W或Ta等/Cu种子层912(例如，约50nm的T1、W或Ta等，约100 — 300nm的Cu)。随后执行双镶嵌工艺结构的铜镀覆914，如(I)所示的。在(J)中，执行过载或使用闪速湿法蚀刻工艺的Cu的化学机械平坦化(CMP)。随后，执行使用PECVD (借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个)介电层916 (例如，从几个nm到300nm厚的SiN、S1N等)的Cu L2覆盖和L2衬底介电内建层覆盖，如(K)中所示的。会理解，工艺随后可以包括作为封装或封装部分从绝缘面板902去除(K)的结构，以最终容纳半导体管芯，并将金属布线层904耦合到半导体管芯的外部电触点(例如凸起)。可替换地，尽管未示出，但图9的构造过程可以包括直接在诸如布置在面板上的管芯的半导体管芯上或之上执行上述的操作。
[0039]图1OA和1B示出了根据本发明另一个实施例的在用于内建BBUL或衬底层集成的工艺流程中的多个操作的横截面视图，其使用双镶嵌工艺，包括基于双光敏衬底介电内建层的SiN停止层和光刻法。参考图1OA和10B，在(A)中，引入的面板1002具有经构图的级LlCu层1004，其可以表示使用衬底介电内建层层叠、激光钻孔和半加成光刻/电镀工艺的组合形成的层的堆叠。层1004也可以表示用于BBUL管芯封装分界面双镶嵌工艺结构的Si中的Cu凸起。在(B)中，执行光敏(PID)衬底介电内建层1006层叠或旋涂液相沉积。在(C)中，执行PID L1-L2衬底介电内建层(先过孔1007)的对准和曝光。执行薄介电层1008 (例如，从几个nm到300nm厚的SiN、S1N等)的PECVD (借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个)沉积，以起到显影/曝光停止层的作用，如(D)中所示的。在(E)中，执行L2光敏(PID)衬底介电内建层1010层叠或旋涂液相沉积。随后执行PID L2衬底介电内建层(沟槽1011)的对准和曝光，如(F)中所示的。在(G)中，在PID L2衬底介电内建层上显影预曝光的沟槽。密封薄膜PECVD (借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个)介电层(具体地为SiN)可以用于“显影停止”显影剂。随后等离子体蚀刻或湿法蚀刻可以用于去除SiN层，如(H)中所示的。在(I)中，对L1-L2PID衬底介电内建层上曝光的过孔进行显影。在(J)中，沉积PVD溅射薄T1、W或Ta等/Cu种子层1012(例如，约50nm的T1、W或Ta等，约100 — 300nm的Cu)。随后执行双镶嵌工艺结构的铜镀覆1014，如(K)所示的。在(L)中，执行过载或使用闪速湿法蚀刻工艺的Cu的化学机械平坦化(CMP)。随后，执行使用PECVD (借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个)介电层1016 (例如，从20 — 300nm厚的SiN、S1N等)的Cu L2覆盖和L2衬底介电内建层覆盖，如(M)所示的。会理解，工艺随后可以包括作为封装或封装部分从绝缘面板1002去除(M)的结构，以最终容纳半导体管芯，并将金属布线层1004耦合到半导体管芯的外部电触点(例如凸起)。可替换地，尽管未示出，但图1OA和1B的构造过程可以包括直接在诸如布置在面板上的管芯的半导体管芯上或之上执行上述的操作。
[0040]再次参考图1 一 7、8A、8B、9、10A和10B，在相关BBUL层的构造过程中可以包含薄介电层。这样，所描述的薄介电层可以是较大BBUL系统的部分。通常，BBUL是处理器封装技术，它是无凸起的，因为它不使用通常的小焊料凸起来将硅管芯附接到处理器封装布线。它具有内建层，因为它围绕硅管芯生长或构建。一些半导体封装现在使用无芯衬底，其不包括通常在传统衬底中见到的厚树脂芯层。在一个实施例中，作为BBUL工艺的一部分，使用半加成工艺(SAP)在半导体管芯的有源侧之上形成导电过孔和布线层，以完成剩余的层。
[0041]在载体的面板上的半导体管芯的封装过程中，薄介电层可以形成为BBUL层。可以提供具有平面面板或多个平面面板的载体，其中布置有多个空腔，每一个的尺寸都适于容纳半导体管芯。在处理过程中，可以配对相同的结构，以便为处理效用而构造背对背的装置。结果，有效地使处理吞吐量加倍。例如，载体可以包括面板，在任一侧都具有1000个凹陷，允许从单个载体构造2000个单个的封装。面板可以包括粘附释放层和粘接剂。可以在装置的每一端提供切割区，用于分离处理。半导体管芯的背面可以用管芯一接合膜接合到面板。可以由层叠处理形成包封层。在另一个实施例中，可以通过在装置的晶圆级阵列上旋涂并固化电介质来形成一个或多个包封层。
[0042]关于结合图5 - 7、8A、8B、9、10A和1B说明的总体封装过程，在一个实施例中，形成的衬底是无芯衬底，因为面板用于支持半导体管芯的封装直到外部导电导体的阵列的形成。随后去除面板，以便为半导体管芯提供无芯封装。因此，在一个实施例中，术语“无芯”用于表示在其上形成封装以用于容纳管芯的支撑在内建过程结束时最终被去除。在一个特定实施例中，无芯衬底是在制造过程完成后不包括厚芯的衬底。示例性地，厚芯可以是由强化材料构成的，例如用于母板中的那样，并可以在其中包括导电过孔。会理解，可以保留或去除管芯接合膜。在任一情况下，面板去除后的管芯接合膜的包含或去除都提供了无芯衬底。再进一步地，衬底可以认为是无芯衬底，因为它不包括诸如纤维增强玻璃环氧树脂之类的厚芯。
[0043]在一个实施例中，封装半导体管芯的有源表面包括多个半导体器件，例如但不限于晶体管、电容器和电阻器，它们由管芯互连结构相互连接在一起成为功能电路，从而形成集成电路。如本领域技术人员会理解的，半导体管芯的器件侧包括有源部，其具有集成电路和互连。根据几个不同的实施例，半导体管芯可以是任意适合的集成电路器件，包括但不限于，微处理器(单核或多核)、存储器件、芯片组、图形器件、专用集成电路。在另一个实施例中，将多于一个管芯嵌入到同一封装中。例如，在一个实施例中，封装半导体管芯进一步包括次级堆叠管芯。第一管芯可以具有布置于其中的一个或多个穿硅过孔(TSV管芯)。第二管芯可以通过一个或多个穿硅过孔电耦合到TSV管芯。在一个实施例中，两个管芯都嵌入到无芯衬底中。
[0044]在一个实施例中，封装半导体管芯可以是完全嵌入且被包围的半导体管芯。本公开内容中使用的“完全嵌入且被包围”表示半导体管芯的全部表面都与衬底的包封膜(例如介电层)接触，或者至少与容纳在包封膜内的材料接触。换个方式来说，“完全嵌入且被包围”表示半导体管芯的全部暴露表面与衬底的包封膜接触。
[0045]在一个实施例中，封装半导体管芯可以是完全嵌入式半导体管芯。如本公开内容使用的，“完全嵌入式”表示半导体管芯的有源面和整个侧壁都与衬底的包封膜(例如介电层)接触，或者至少与容纳在包封膜内的材料接触。换个方式来说，“完全嵌入式”表示半导体管芯的有源面的全部暴露区域与整个侧壁的暴露部分都与衬底的包封膜接触。但在这种情况下，半导体管芯不是“被包围的”，因为半导体管芯的侧壁没有与衬底的包封膜接触，或者与容纳在包封膜内的材料接触。在第一实施例中，半导体管芯的背面从衬底的管芯侧的整体平坦化表面突出。在第二实施例中，半导体管芯没有表面从衬底的管芯侧的整体平坦化表面突出。
[0046]与“完全嵌入且被包围”和“完全嵌入式”的以上定义相反，“部分嵌入式”管芯是整个表面但仅一部分侧壁与衬底(例如无芯衬底)的包封膜接触，或者至少与容纳在包封膜内的材料接触的管芯。更进一步相反地，“非嵌入式”管芯是最多一个表面、无侧壁部分与衬底(例如无芯衬底)的包封膜接触，或者与容纳在包封膜内的材料接触的管芯。
[0047]如以上简要提及的，可以随后形成外部导电触点的阵列。在一个实施例中，外部导电触点将所形成的衬底耦合到基础衬底。外部导电触点可以用于与基础衬底进行电通信。在一个实施例中，外部导电触点的阵列是球栅阵列(BGA)。在其他实施例中，外部导电触点的阵列是例如但不限于连接盘栅阵列(LGA)或管脚阵列(PGA)的阵列。
[0048]图11包括根据本发明实施例的展示使用激光钻孔先过孔一后沟槽方案的双镶嵌工艺的俯视图像1100及相应的横截面视图1102。参考图11，衬底介电内建层厚度在约70 - 100微米范围内。内过孔(较小过孔)具有约30微米的顶直径，而外过孔(较大过孔)具有约90微米的顶直径。使用单一激光配方，深度由发射数量和衬底介电内建层的厚度来控制。在一个实施例中，使用1:1的直径一深度纵横比。
[0049]图12包括根据本发明实施例的用于双镶嵌工艺的技术结构单元的横截面SEM图像1200，展示了 PECVD (借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个)SiN薄膜覆铜(Cu)互连，并且还在双衬底介电内建层之间。在一个实施例中，PECVD(借助可替换的实施例，包括CVD/LPCVD/MOCVD/APCVD/PVD中的一个或多个)SiN膜具有在约50nm到300nm范围中的厚度。
[0050]图13包括根据本发明实施例的放大图像1300，展示了光敏衬底介电内建层的构图。参考图13，展示了线路、椭圆过孔和圆形过孔。
[0051 ] 图14是根据本发明实施例的横截面SEM图像1400，展示了嵌入式管芯封装分界面BBUL集成的技术结构单元。参考图14，用于通过衬底介电内建层和SiN层钻孔的UV激光，连同PVD溅射T1、W或Ta等的集成。展示了电镀后的Cu种子层。
[0052]图15包括根据本发明实施例的多个曲线图1500，显示了借助表面粗糙度对插入损耗变化的模拟。参考图15，展示了由在互连迹线上的SiN覆盖实现的200nm的保守、等效Rq上的8 μ m/8 μ m迹线宽度/迹线间距上的对于30Gb/s性能的每cm高达10%的插入损耗改进。
[0053]图16包括根据本发明实施例的多个曲线图1600，显示了借助表面粗糙度和介电损耗角正切对插入损耗变化的模拟。参考图16，展示了由在互连迹线上的SiN覆盖实现的200nm的保守、等效Rq上的8 μ m/8 μ m迹线宽度/迹线间距上的对于25Gb/s性能的每cm高达13%的插入损耗改进。
[0054]总之，本文所述的一个或多个实施例可以用于实现对于超过8 μ m/8 μ mLFS的高带宽应用的今后的封装互连技术的缩放。实施例可以包括借助超过8 μ m/8 μ m FLS的封装互连线实现在相同封装上的高带宽通信。本发明的实施例可以适合于制造片上系统(SoC)，例如用于智能电话或平板电脑以及其他系统。尽管以上针对BBUL工艺详细加以说明，但也可以替代地使用其他工艺流程。例如，在另一个实施例中，半导体管芯容纳在衬底的芯部中。在另一个实施例中使用了扇出的层。
[0055]图17是根据本发明实施例的计算机系统1700的示意图。如所示的计算机系统1700 (也称为电子系统1700)可以体现BBUL半导体封装，其具有根据几个公开实施例及其与本公开内容中阐述的等价的形成的任意一个的超薄介电层。计算机系统1700可以是移动设备，例如上网本。计算机系统1700可以是移动设备，例如无线智能电话。计算机系统1700可以是台式电脑。计算机系统1700可以是手持阅读器。计算机系统1700可以是手表。
[0056]在一个实施例中，电子系统1700是计算机系统，其包括系统总线1720，用以电耦合电子系统1700的各种部件。根据不同实施例，系统总线1720是单总线或总线的任意组合。电子系统1700包括电压源1730，其向集成电路1710供电。在一些实施例中，电压源1730通过系统总线1720向集成电路1710提供电流。
[0057]集成电路1710电耦合到系统总线1720，且包括根据实施例的任何电路或电路的组合。在一个实施例中，集成电路1710包括处理器1712，其可以是任何类型的。如本文使用的，处理器1712可以表示任何类型的电路，例如但不限于，微处理器、微控制器、图形处理器、数字信号处理器、或另一种处理器。在一个实施例中，处理器1712包括具有超薄介电层的BBUL半导体封装或包括在其中，如本文公开的那样。在一个实施例中，在处理器的存储器高速缓存中存在SRAM实施例。可以包括在集成电路1710中的其他类型的电路是定制电路或专用集成电路(ASIC)，例如通信电路1714，用于无线设备中，例如蜂窝电话、智能电话、寻呼机、便携式电脑、双向无线电设备，及类似的电子系统。在一个实施例中，处理器1710包括管芯上存储器1716，例如静态随机存取存储器(SRAM)。在一个实施例中，处理器1710包括嵌入式管芯上存储器1716，例如嵌入式动态随机存取存储器(eDRAM)。
[0058]在一个实施例中，以随后的集成电路1711来实现集成电路1710。有用的实施例包括双处理器1713和双通信电路1715，及双管芯上存储器1717，例如SRAM。在一个实施例中，双集成电路1710包括嵌入式管芯上存储器1717，例如eDRAM。
[0059]在一个实施例中，电子系统1700还包括外部存储器1740，它又可以包括适合于特定应用的一个或多个存储元件，例如RAM形式的主存储器1742，一个或多个硬盘驱动器1744，和/或处理可移动介质1746的一个或多个驱动器，所述可移动介质例如磁盘、紧致盘(CD)、数字可变盘(DVD)、闪速存储器驱动器和本领域已知的其他可移动介质。根据一个实施例，外部存储器1740还可以是嵌入式存储器1448，例如单管芯存储器或TSV管芯堆叠。
[0060]在一个实施例中，电子系统1700还包括显不设备1750和音频输出1760。在一个实施例中，电子系统1700包括输入设备，例如控制器1770，其可以是键盘、鼠标、跟踪球、游戏控制器、话筒、语音识别设备、或者任何其他输入设备，其将信息输入到电子系统1700中。在一个实施例中，输入设备1770是相机。在一个实施例中，输入设备1770是数字录音机。在一个实施例中，输入设备1770是相机和数字录音机。
[0061]如本文所示的，集成电路1710可以在多个不同实施例中实现，包括具有根据几个公开的实施例中的任意一个及其等价物的超薄介电层的BBUL半导体封装，电子系统，计算机系统，制造集成电路的一种或多种方法，及制造电子组件的一种或多种方法，所述电子组件包括BBUL半导体封装，其具有根据如本文在多个实施例中所阐述的几个公开的实施例中的任意一个及其技术上认可的等价物的超薄介电层。元件、材料、几何形状、尺寸和操作的顺序可以全部都改变，以适合于特定的I/O耦合要求，包括阵列触点数量、阵列触点配置，用于嵌入处理器安装衬底中的微电子管芯，其根据具有超薄介电层的几个公开的BBUL半导体封装的实施例中的任意一个及其等价物。可以包括基础衬底，如图17的虚线所表示的。还可以包括无源器件，同样如图17中所示的。
[0062]这样，本发明的实施例包括具有超薄介电层的无焊内建层(BBUL)半导体封装。
[0063]在一个实施例中，一种装置，包括半导体管芯，半导体管芯包括具有多个外部导电凸起的集成电路。半导体封装容纳半导体管芯。半导体封装包括布置在多个外部导电凸起之上的介电层。导电过孔布置在介电层中，并耦合到多个导电凸起中的一个。导电线路布置在介电层上，并耦合到导电过孔。
[0064]在一个实施例中，半导体封装的介电层包括一个或多个衬底介电内建层。
[0065]在一个实施例中，装置进一步包括氮化硅层，其布置在多个导电凸起与半导体封装的介电层之间。导电过孔布置在氮化硅层中。
[0066]在一个实施例中，装置进一步包括氮化硅层，其布置在导电线路上以及半导体封装的介电层的暴露部分上。
[0067]在一个实施例中，半导体封装的导电线路包括在半导体封装的导电布线图案中。导电布线图案具有小于8微米/8微米FLS的精细线间距(FLS)。
[0068]在一个实施例中，多个凸起、导电过孔、和导电线路由铜构成。
[0069]在一个实施例中，半导体封装包括或者是无焊内建层(BBUL)衬底。
[0070]在一个实施例中，半导体封装包括具有间隔开的导电线路的图案的层。第一介电层布置在间隔开的导电线路的图案中的导电线路上及其之间。第二介电层布置在第一介电层之上。导电过孔布置在第一介电层中。导电布线线路布置在第二介电层中，并耦合到导电过孔。
[0071 ] 在一个实施例中，第一和第二介电层是衬底介电内建层。
[0072]在一个实施例中，第一和第二介电层是非光可限定的衬底介电内建层。
[0073]在一个实施例中，第一介电层是非光可限定的衬底介电内建层，第二介电层是光可限定的衬底介电内建层。
[0074]在一个实施例中，第一介电层是光可限定的衬底介电内建层，第二介电层是非光可限定的衬底介电内建层。
[0075]在一个实施例中，第一和第二介电层是光可限定的衬底介电内建层。
[0076]在一个实施例中，半导体封装进一步包括氮化硅层，其直接布置在第一和第二介电层之间。导电过孔布置氮化硅层中。
[0077]在一个实施例中，半导体封装进一步包括氮化硅层，其布置在导电布线线路上和第二介电层的暴露部分上。
[0078]在一个实施例中，半导体封装进一步包括经构图的氮化钛层，其直接布置在第一和第二介电层之间。导电过孔布置在经构图的氮化钛层中，导电布线线路布置在经构图的氮化钛层上。
[0079]在一个实施例中，间隔开的导电线路的图案具有小于8微米/8微米FLS的精细线间距(FLS)。
[0080]在一个实施例中，间隔开的导电线路的图案、导电过孔和导电布线线路由铜构成。
[0081]在一个实施例中，装置包括半导体管芯，其包括具有多个外部电触点的集成电路。装置还包括容纳半导体管芯的半导体封装。半导体封装包括具有与半导体管芯的多个外部触点相耦合的间隔开的导电线路的图案的层。第一介电层布置在间隔开的导电线路的图案中的导电线路上及其之间。第二介电层布置在第一介电层之上。导电过孔布置在第一介电层中。导电布线线路布置在第二介电层中并耦合到导电过孔。
[0082]在一个实施例中，多个外部电触点是多个外部凸起。
[0083]在一个实施例中，半导体封装的第一和第二介电层是衬底介电内建层。
[0084]在一个实施例中,第一和第二介电层之一或两者是光可限定衬底介电内建层。
[0085]在一个实施例中，半导体封装进一步包括第一氮化硅层，其直接布置在第一和第二介电层之间。导电过孔布置在第一氮化硅层中。第二氮化硅层布置在导电布线线路上和第二介电层的暴露部分上。
[0086]在一个实施例中，半导体封装进一步包括经构图的氮化钛层，其直接布置在第一和第二介电层之间。导电过孔布置在经构图的氮化钛层中，导电布线线路布置在经构图的氮化钛层上。
[0087]在一个实施例中，半导体封装的间隔开的导电线路的图案具有小于8微米/8微米FLS的精细线间距(FLS)。
【权利要求】
1.一种装置，包括: 半导体管芯，其包括具有多个外部导电凸起的集成电路；以及 半导体封装，其容纳所述半导体管芯，所述半导体封装包括:布置在所述多个外部导电凸起之上的介电层；布置在所述介电层中且耦合到多个导电凸起中的一个导电凸起的导电过孔；以及布置在所述介电层上且耦合到所述导电过孔的导电线路。
2.根据权利要求1所述的装置，其中所述半导体封装的所述介电层包括一个或多个衬底内建层。
3.根据权利要求1所述的装置，进一步包括: 氮化硅层，其布置在所述多个导电凸起与所述半导体封装的所述介电层之间，其中，所述导电过孔布置在所述氮化硅层中。
4.根据权利要求1所述的装置，进一步包括: 氮化硅层，其布置在所述导电线路上以及所述半导体封装的所述介电层的暴露部分上。
5.根据权利要求1所述的装置，其中，所述半导体封装的所述导电线路包括在所述半导体封装的导电布线图案中，所述导电布线图案具有小于8微米/8微米精细线间距(FLS)的精细线间距(FLS)。
6.根据权利要求1所述的装置，其中，所述多个凸起、所述导电过孔、和所述导电线路全都包括铜。
7.根据权利要求1所述的装置，其中，所述半导体封装包括无焊内建层(BBUL)衬底。
8.一种半导体封装，包括: 包括间隔开的导电线路的图案的层； 第一介电层，其布置在所述间隔开的导电线路的图案中的导电线路上以及所述间隔开的导电线路的图案中的导电线路之间； 第二介电层，其布置在所述第一介电层上； 导电过孔，其布置在所述第一介电层中；以及 导电布线线路，其布置在所述第二介电层中且耦合到所述导电过孔。
9.根据权利要求8所述的半导体封装，其中，所述第一介电层和所述第二介电层是衬底介电内建层。
10.根据权利要求9所述的半导体封装，其中，所述第一介电层和所述第二介电层是非光可限定的衬底介电内建层。
11.根据权利要求9所述的半导体封装，其中，所述第一介电层是非光可限定的衬底介电内建层，并且所述第二介电层是光可限定的衬底介电内建层。
12.根据权利要求9所述的半导体封装，其中，所述第一介电层是光可限定的衬底介电内建层，并且所述第二介电层是非光可限定的衬底介电内建层。
13.根据权利要求9所述的半导体封装，其中，所述第一介电层和所述第二介电层是光可限定的衬底介电内建层。
14.根据权利要求8所述的半导体封装，进一步包括: 氮化硅层，其直接布置在所述第一介电层和所述第二介电层之间，其中，所述导电过孔布置在所述氮化硅层中。
15.根据权利要求8所述的半导体封装，进一步包括: 氮化硅层，其布置在所述导电布线线路上以及所述第二介电层的暴露部分上。
16.根据权利要求8所述的半导体封装，进一步包括: 经构图的氮化钛层，其直接布置在所述第一介电层和所述第二介电层之间，其中，所述导电过孔布置在所述经构图的氮化钛层中，并且所述导电布线线路布置在所述经构图的氮化钛层上。
17.根据权利要求8所述的半导体封装，其中，间隔开的导电线路的图案具有小于8微米/8微米精细线间距(FLS)的精细线间距(FLS)。
18.根据权利要求8所述的半导体封装，其中，间隔开的导电线路的图案、所述导电过孔和所述导电布线线路全都包括铜。
19.一种装置,包括: 半导体管芯，其包括具有多个外部电触点的集成电路；以及 半导体封装，其容纳所述半导体管芯，所述半导体封装包括: 包括与所述半导体管芯的所述多个外部触点相耦合的间隔开的导电线路的图案的层； 第一介电层，其布置在所述间隔开的导电线路的图案中的导电线路上以及所述间隔开的导电线路的图案中的导电线路之间； 第二介电层，其布置在所述第一介电层之上； 导电过孔，其布置在所述第一介电层中；以及 导电布线线路，其布置在所述第二介电层中且耦合到所述导电过孔。
20.根据权利要求19所述的装置，其中，所述多个外部电触点是多个外部凸起。
21.根据权利要求19所述的装置，其中，所述半导体封装的所述第一介电层和所述第二介电层是衬底介电内建层。
22.根据权利要求21所述的装置，其中，所述第一介电层和所述第二介电层之一或两者是光可限定衬底介电内建层。
23.根据权利要求19所述的装置，所述半导体封装进一步包括: 第一氮化硅层，其直接布置在所述第一介电层和所述第二介电层之间，其中，所述导电过孔布置在所述第一氮化硅层中；以及 第二氮化硅层，其布置在所述导电布线线路上以及所述第二介电层的暴露部分上。
24.根据权利要求19所述的装置，所述半导体封装进一步包括: 经构图的氮化钛层，其直接布置在所述第一介电层和所述第二介电层之间，其中，所述导电过孔布置在所述经构图的氮化钛层中，并且所述导电布线线路布置在所述经构图的氮化钛层上。
25.根据权利要求19所述的装置，其中，所述半导体封装的间隔开的导电线路的图案具有小于8微米/8微米精细线间距(FLS)的精细线间距(FLS)。
【文档编号】H01L23/48GK104051379SQ201410089779
【公开日】2014年9月17日 申请日期:2014年3月12日 优先权日:2013年3月13日
【发明者】W·H·郑, E·戴维斯-维恩, E·安迪戴丝, D·A·拉奥拉内, D·N·索别斯基 申请人:英特尔公司