一种阻变栅隧穿场效应晶体管及制备方法
【专利摘要】一种阻变栅隧穿场效应晶体管，包括一个控制栅层、一个栅介质层、一个半导体衬底、一个隧穿源区、一个低掺杂漏区和一个沟道区；控制栅采用栅叠层结构，依次为：底电极层、挥发性阻变材料层、顶电极层；挥发性阻变材料层为具有挥发性阻变特性的材料层；沟道区位于隧穿源区的上方，且位置与隧穿源区部分重叠，在沟道区与隧穿源区界面处形成隧穿结；低掺杂漏区位于控制栅的水平方向的另一侧，且与控制栅之间有水平间距；低掺杂漏区和隧穿源区掺有不同掺杂类型的杂质；半导体衬底和沟道区的掺杂类型和隧穿源区一致。该结构具有大的开态电流和陡直的亚阈值斜率，且工作在低偏压下，可满足低压低功耗逻辑器件和逻辑电路的应用需求。
【专利说明】一种阻变栅隧穿场效应晶体管及制备方法
【技术领域】
[0001]本发明属于CMOS超大集成电路(ULSI)中的场效应晶体管逻辑器件与电路领域，具体涉及一种阻变栅隧穿场效应晶体管及其制备方法。
【背景技术】
[0002]随着金属-氧化物-硅场效应晶体管(MOSFET)的尺寸不断缩小，尤其是当器件的特征尺寸进入纳米尺度以后，器件的短沟道效应等负面影响愈加明显。漏致势垒降低效应(DIBL)、带带隧穿效应使得器件关态漏泄电流不断增大，伴随着器件阈值电压降低，增大了集成电路的功耗。且传统MOSFET器件的亚阈区电流导通由于受扩散机制的限制，其亚阈值斜率在常温下的极限值被限制在60mv/dec，导致亚阈值漏泄电流随着阈值电压的降低也在不断地升高。为了克服纳米尺度下MOSFET面临的越来越多的挑战，为了能将器件应用在超低压低功耗领域，采用新型导通机制而获得超陡亚阈值斜率的器件结构和工艺制备方法已经成为小尺寸器件下大家关注的焦点。
[0003]针对MOSFET亚阈值斜率有60mv/dec的理论极限的问题，近些年来研究者们提出了一些可能的解决方案，主要包含以下三类:隧穿场效应晶体管(Tunneling FET, TFET)，碰撞离化 MOSFET (Impact 1nizat1n MOS, IM0S)以及悬栅场效应晶体管(Suspended GateFET, SG-FET)。TFET利用栅极控制反向偏置的P_I_N结的带带隧穿实现导通且漏电流非常小，但由于受源结隧穿几率和隧穿面积的限制，开态电流小，不利于电路应用。专利(US2010/0140589A1)提出了一种铁电隧穿晶体管，通过结合铁电栅叠层和带带隧穿机制能获得更陡的亚阈值斜率，但仍面临电流小的问题。頂OS则是利用碰撞离化导致的雪崩倍增效应使器件导通，能获得极陡的亚阈值斜率(小于lOmV/dec)和较大的电流，但是MOS必须工作在较高的源漏偏压下，且器件可靠性问题严重，不适于实际低压应用。SG-FET器件开启的原理则是随着栅电压的升高，使可活动的金属栅电极在静电力的作用下移动到常规MOSFET部分上，产生反型层沟道，使器件导通。在这个过程中，由于阈值电压的突然变化，也能够实现低于60mv/dec的亚阈值斜率。但是该器件的开关速度、工作次数和集成等问题也不容忽视。因此，提出一种能工作在低压条件下，且具有超陡的亚阈值斜率、较大的开态电流和较好的可靠性的器件显得尤为迫切。
【发明内容】
[0004]本发明的目的在于提供一种具有超陡亚阈值斜率的阻变栅隧穿场效应晶体管及其制备方法。该结构利用金属-绝缘体-金属(Metal-1nsulator-Metal, MIM)作栅叠层，具有大的开态电流和陡直的亚阈值斜率，且工作在低偏压下，可满足低压低功耗逻辑器件和逻辑电路的应用需求。
[0005]本发明的技术方案如下:
[0006]一种阻变栅隧穿场效应晶体管，如附图1所示，其特征在于，包括一个控制栅层、一个栅介质层4、一个半导体衬底1、一个隧穿源区2、一个低掺杂漏区8和一个沟道区3，控制栅采用栅叠层结构，自下而上依次为底层一底电极层5，中间层一挥发性阻变材料层6和顶层一顶电极层7 ;所述挥发性阻变材料层6为具有挥发性阻变特性的材料层，具体表现为在较低的正向偏压(O?IV)下，通过顶电极层/挥发性阻变层/底电极层组成的栅结构能实现阻变材料由高阻向低阻跃变，且撤去电压激励后该材料能从低阻自行返回为高阻状态；所述沟道区3位于隧穿源区2的上方，且位置与隧穿源区2部分重叠，在沟道区与隧穿源区界面处形成隧穿结，且沟道区3厚度小于20nm ;控制栅位于沟道区3与隧穿源区2重叠部分的上方；低掺杂漏区8位于控制栅的水平方向的另一侧(非隧穿源区一侧)，且与控制栅之间有水平间距U水平间距Lud的范围为1nm-1 μ m。低掺杂漏区8和隧穿源区2掺有不同掺杂类型的杂质，对于N型器件来说，隧穿源区2为P型掺杂，低掺杂漏区8为N型掺杂；对于P型器件来说，隧穿源区2为N型掺杂，低掺杂漏区8为P型掺杂。低掺杂漏区8的掺杂浓度在5 X 117CnT3至I X 119CnT3之间，隧穿源区2的掺杂浓度在I X 119CnT3至I X 121CnT3之间。半导体衬底I和沟道区3的掺杂类型和隧穿源区2 —致，浓度在 I X 114CnT3 至 I X 117CnT3 之间。
[0007]所述底电极层和顶电极层可为Pt、Ru、Ir等惰性金属材料，也可以是这些金属材料的叠层结构；各层的厚度范围为20-200nm。
[0008]所述挥发性阻变材料层的材料是指能在焦耳热的诱导下发生从绝缘体到金属转换的低价金属氧化物，其金属性表现为存在金属性的导电通道，可以为V02、NbO2> Ti203、Fe3O4等金属氧化物；厚度范围为10-50nm。
[0009]所述半导体衬底和沟道区材料为S1、Ge、SiGe、GaAs或其他II_VI，II1-V和IV-1V族的二元或三元化合物半导体、绝缘体上的娃(SOI)或绝缘体上的锗(GOI)。
[0010]所述栅介质层材料包括Si02、Si3N4和高K栅(介电常数Κ>3.9)介质材料。厚度范围为l-5nm。
[0011]上述阻变栅隧穿场效应晶体管的制备方法，包括以下步骤:
[0012]I)在半导体衬底上通过浅槽隔离定义有源区；
[0013]2)光刻暴露出隧穿源区，以光刻胶为掩膜，进行离子注入形成隧穿源区；
[0014]3)外延生长一层沟道区，后生长栅介质层；
[0015]4)淀积控制栅叠层:首先淀积底电极层，然后淀积一层挥发性阻变材料介质层，在淀积的挥发性阻变材料层上淀积顶淀积层，形成顶电极/挥发性阻变层/底电极层栅结构；
[0016]5)接着用光刻和刻蚀的方法，形成器件的栅结构图形；
[0017]6)光刻暴露出低掺杂漏区，以光刻胶为掩膜，进行离子注入形成具有相反掺杂类型的低掺杂漏区，并快速高温热退火激活杂质；
[0018]7)光刻并刻蚀沟道区，使得暴露出隧穿源区；
[0019]8)最后进入常规CMOS后道工序，包括淀积钝化层、开接触孔以及金属化等，即可制得所述的阻变栅隧穿场效应晶体管，如图1所示。
[0020]上述的制备方法中，所述步骤3)中的生长栅介质层的方法选自下列方法之一:常规热氧化、掺氮热氧化、化学气相淀积和物理气相淀积。
[0021]上述的制备方法中，所述步骤4)中的淀积方法选自下列方法之一:直流溅射、化学气相淀积、反应溅射、化学合成、原子层淀积、直流溅射+热氧化方法、溶胶-凝胶法。
[0022]上述的制备方法中，所述步骤5)中的刻蚀方法可以用湿法腐蚀或者干法刻蚀(AME, RIE)的方法刻顶电极和底电极层，可以用湿法腐蚀或者干法刻蚀(RIE，ICP，AME)的方法刻挥发性阻变材料层。
[0023]本发明的优点和积极效果:
[0024]一、该结构采用顶电极/挥发性阻变层/底电极层结构作栅，利用挥发性阻变材料的特性，在较低的正向电压激励下栅实现由高阻向低阻的跃变过程，且在只有上下电极板的时候才有阻变行为。反映到电容上则是实现了等效栅电容的迅速增加，从而能突破传统MOSFET亚阈值斜率的极限。且不同于应用于存储器中的非挥发特性的阻变材料，由于本发明是应用于低功耗领域的具有陡直亚阈值斜率的逻辑器件，因此本发明的阻变材料是具有挥发特性的，即撤去电压激励后，阻变材料层会恢复到高阻状态。该特性保证了器件能进行反复逻辑操作而不需要额外的复位操作。
[0025]二、该结构的源漏掺杂类型不同，且满足了隧穿场效应晶体管的源漏特征。采用将控制栅位于沟道层及源区上方的设计，使得控制栅电极加正电压后，沟道层能带能下拉，当沟道区导带下拉至隧穿源区价带以下时形成隧穿窗口时，在隧穿结处发生垂直于控制栅的带带隧穿，器件开启，从而获得较陡直的亚阈值斜率。相比传统水平方向的带带隧穿，该结构能更有效利用栅压对隧穿结的控制作用，从而进一步优化亚阈特性。且隧穿面积增加，能进一步提闻器件的开态电流。
[0026]三、相比别的材料，阻变材料通常具有速度快，操作电压低和工艺简单的优点，这里将挥发性的阻变材料应用到逻辑器件中，使得该晶体管能在低压下实现器件的导通开启，适用于低压低功耗领域应用。
[0027]四、该结构的工艺实现简单易行，且与传统CMOS工艺相兼容。
[0028]简而言之，该结构器件采用顶电极/挥发性阻变层/底电极层结构作栅，利用挥发性阻变材料的特性，实现超陡亚阈值斜率且制备方法简单。与现有的突破传统亚阈值斜率极限的方法相比，该器件有较大的导通电流、较低的工作电压以及较好的亚阈特性，有望在低功耗领域得到采用，有较高的实用价值。
【专利附图】
【附图说明】
[0029]图1是本发明的阻变栅隧穿场效应晶体管的剖面图；
[0030]图2是在半导体衬底上光刻并离子注入后形成隧穿源区后的器件剖面图；
[0031]图3是外延沟道区后，生长栅介质层并淀积栅叠层的工艺步骤示意图；
[0032]图4是光刻并刻蚀后形成的栅图形的器件剖面图；
[0033]图5是离子注入形成低掺杂漏结构后的的器件剖面图；
[0034]图6是光刻并刻蚀沟道区使得暴露出隧穿源区后的器件剖面图；
[0035]图7是经过后道工序(接触孔，金属化)后的阻变栅隧穿场效应晶体管示意图。
[0036]图中:
[0037]I——半导体衬底2——隧穿源区
[0038]3——沟道区4——栅介质层
[0039]5—底电极层 6—挥发性阻变材料层
[0040]7——顶电极层 8——低掺杂漏区
[0041]9—光刻胶10—后道工序的钝化层
[0042]11——后道工序的金属
【具体实施方式】
[0043]下面通过实例对本发明做进一步说明。需要注意的是，公布实施例的目的在于帮助进一步理解本发明，但是本领域的技术人员可以理解:在不脱离本发明及所附权利要求的精神和范围内，各种替换和修改都是可能的。因此，本发明不应局限于实施例所公开的内容，本发明要求保护的范围以权利要求书界定的范围为准。
[0044]本发明制备方法的一具体实例包括图2至图6所示的工艺步骤:
[0045]1、在晶向为(100)的高阻体硅硅片硅衬底I上采用浅槽隔离技术制作有源区隔离层；然后光刻暴露出隧穿源区，以光刻胶为掩膜进行离子注入，离子注入的能量为40keV，剂量为lel5，注入杂质为BF2+,形成高掺杂的隧穿源区2，如图2所示。
[0046]2、利用外延工艺生长一层轻掺杂的沟道区3，沟道区3仍为硅材料，厚度为1nm ；热生长一层栅介质层4,栅介质层为S12,厚度为2nm ;淀积底电极层5,底电极层为Pt,厚度为50nm ;随后溅射一层挥发性阻变材料层6，为VO2,厚度为25nm ;最后在VO2上溅射一层金属Pt做顶电极7，厚度为lOOnm，如图3所示。
[0047]2、光刻出栅图形，用干法刻蚀AME刻蚀Pt/V02/Pt栅叠层，如图4所示。
[0048]3、光刻暴露出低掺杂漏区，漏区和控制栅之间有水平间距，间距为50nm，以光刻胶为掩膜进行离子注入，离子注入的能量为50keV，剂量为lel4，注入杂质为As+，形成低掺杂浓度的低掺杂漏区8，如图5所示；进行一次快速高温退火，激活源漏掺杂的杂质。
[0049]4、光刻暴露出隧穿源区2上的沟道区3，以光刻胶9为掩膜进行硅刻蚀，刻蚀深度为1nm,暴露出隧穿源区2,如图6所示。
[0050]5、最后进入常规CMOS后道工序，包括淀积钝化层10、开接触孔以及金属化11，SP可制得所述的阻变栅隧穿场效应晶体管，如图7所示。
[0051]虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【权利要求】
1.一种阻变栅隧穿场效应晶体管，其特征是，包括一个控制栅层、一个栅介质层(4)、一个半导体衬底(I)、一个隧穿源区(2)、一个低掺杂漏区(8)和一个沟道区(3)； 所述的控制栅采用栅叠层结构，自下而上依次为底层——底电极层(5)，中间层——挥发性阻变材料层(6)和顶层——顶电极层(7);所述挥发性阻变材料层(6)为具有挥发性阻变特性的材料层，具体表现为在较低的正向偏压下，通过顶电极层/挥发性阻变层/底电极层组成的栅结构能实现阻变材料由高阻向低阻跃变，且撤去电压激励后该材料能从低阻自行返回为高阻状态； 所述沟道区(3)位于隧穿源区(2)的上方，且位置与隧穿源区(2)部分重叠，在沟道区与隧穿源区界面处形成隧穿结；控制栅位于沟道区(3)与隧穿源区(2)重叠部分的上方；低掺杂漏区(8)位于控制栅的水平方向的另一侧，且与控制栅之间有水平间距Lud; 低掺杂漏区(8)和隧穿源区(2)掺有不同掺杂类型的杂质；半导体衬底(I)和沟道区(3)的掺杂类型和隧穿源区(2) —致。
2.如权利要求1所述的阻变栅隧穿场效应晶体管，其特征是，沟道区(3)厚度小于20nm ;所述的水平间距Lud的范围为1nm-1 μ m ;对于N型器件来说，隧穿源区(2)为P型掺杂，低掺杂漏区(8)为N型掺杂；对于P型器件来说，隧穿源区(2)为N型掺杂，低掺杂漏区(8)为P型掺杂；低掺杂漏区(8)的掺杂浓度在5X 117CnT3至IX 119CnT3之间，隧穿源区(2)的掺杂浓度在IX 119CnT3至IX 121CnT3之间；半导体衬底(I)和沟道区(3)的掺杂浓度在 I X 114Cm 3 至 I X 117Cm 3 之间。
3.如权利要求1所述的阻变栅隧穿场效应晶体管，其特征是，所述底电极层和顶电极层为惰性金属材料，或是多种所述的金属材料的叠层结构；各层的厚度范围为20-200nm。
4.如权利要求1所述的阻变栅隧穿场效应晶体管，其特征是，所述挥发性阻变材料层的材料是能在焦耳热的诱导下发生从绝缘体到金属转换的低价金属氧化物，其金属性表现为存在金属性的导电通道；厚度范围为10-50nm。
5.如权利要求1所述的阻变栅隧穿场效应晶体管，其特征是，所述挥发性阻变材料层的材料为 V02、NbO2, Ti2O3 或 Fe304。
6.如权利要求1所述的阻变栅隧穿场效应晶体管，其特征是，所述半导体衬底和沟道区材料为S1、Ge、SiGe、GaAs或其他I1-VI，II1-V和IV-1V族的二元或三元化合物半导体、绝缘体上的硅或绝缘体上的锗。
7.如权利要求1所述的阻变栅隧穿场效应晶体管，其特征是，所述栅介质层材料包括S12, Si3N4和高K栅介质材料；厚度范围为l_5nm。
8.一种阻变栅隧穿场效应晶体管的制备方法，包括以下步骤: 1)在半导体衬底上通过浅槽隔离定义有源区； 2)光刻暴露出隧穿源区，以光刻胶为掩膜，进行离子注入形成隧穿源区； 3)外延生长一层沟道区，后生长栅介质层； 4)淀积控制栅叠层:首先淀积底电极层，然后淀积一层挥发性阻变材料介质层，在淀积的挥发性阻变材料层上淀积顶淀积层，形成顶电极/挥发性阻变层/底电极层栅结构； 5)接着用光刻和刻蚀的方法，形成器件的栅结构图形； 6)光刻暴露出低掺杂漏区，以光刻胶为掩膜，进行离子注入形成具有相反掺杂类型的低掺杂漏区，并快速高温热退火激活杂质； 7)光刻并刻蚀沟道区，使得暴露出隧穿源区； 8)最后进入常规CMOS后道工序，包括淀积钝化层、开接触孔以及金属化，即可制得所述的阻变栅隧穿场效应晶体管。
9.如权利要求8所述的的制备方法中，其特征是，所述步骤3)中的生长栅介质层的方法选自下列方法之一:常规热氧化、掺氮热氧化、化学气相淀积和物理气相淀积。
10.如权利要求8所述的的制备方法中，其特征是，所述步骤4)中的淀积方法选自下列方法之一:直流溅射、化学气相淀积、反应溅射、化学合成、原子层淀积、直流溅射+热氧化方法、溶胶-凝胶法。
11.如权利要求8所述的的制备方法中，其特征是，所述步骤5)中的刻蚀方法用湿法腐蚀或者干法刻蚀的方法刻顶电极和底电极层，或者用湿法腐蚀或者干法刻蚀的方法刻挥发性阻变材料层。
【文档编号】H01L29/78GK104332500SQ201410448985
【公开日】2015年2月4日 申请日期:2014年9月4日 优先权日:2014年9月4日
【发明者】黄如, 黄芊芊, 吴春蕾, 王佳鑫, 朱昊, 王阳元 申请人:北京大学