绝缘栅双极型晶体管及其制造方法
绝缘栅双极型晶体管及其制造方法
【专利摘要】本发明公开了一种绝缘栅双极型晶体管及其制造方法。IGBT包括在两个单元沟槽结构之间从半导体部分的第一表面延伸至该半导体部分的层部分的台面部分。电连接至发射极电极的源区形成于该台面部分中。通过互补导电类型的体区与该源区分开的掺杂区，包括具有第一平均净杂质浓度的第一部分以及具有第二平均净杂质浓度的第二部分，该第二平均净杂质浓度超过至少10倍的第一平均净杂质浓度。在台面部分中，第一部分从体区延伸至层部分。掺杂区的第二部分虚拟地缩小了该IGBT在正常导通状态下的台面部分。
【专利说明】绝缘栅双极型晶体管及其制造方法
【技术领域】
[0001]本发明涉及半导体领域，尤其涉及一种具有单元沟槽结构之间的台面部分的绝缘栅双极型晶体管及其制造方法。
【背景技术】
[0002]基于垂直IGFET (绝缘栅场效应晶体管，insulated gate field effecttransistor)单兀的 IGBT(绝缘栅双极型晶体管，insulated gate bipolar transistor)包括具有埋置电极的单元沟槽结构以及该单元沟槽结构之间的半导体部分的台面部分。相邻的台面部分之间的低的中心到中心的距离(节距，pitch)增加了 IGFET单元的总移动载流子(charge carrier)供应能力，并且有利于IGBT的低的导通状态电阻。亟需提供具有增强型器件特性的IGBT。
【发明内容】
[0003]一个实施例涉及绝缘栅双极型晶体管，该绝缘栅双极型晶体管包括在两个单元沟槽结构之间从半导体部分的第一表面延伸至该半导体部分的层部分的台面部分。电连接至发射极电极的源区形成于该台面部分中。通过互补导电类型的体区与该源区分开的掺杂区包括具有第一平均净杂质浓度的第一部分以及具有第二平均净杂质浓度的第二部分，该第二平均净杂质浓度超过至少10倍的第一平均净杂质浓度。在台面部分中，第一部分从体区延伸至层部分。
[0004]另一个实施例涉及制造绝缘栅双极型晶体管的方法。在半导体部分中，提供从半导体部分的第一表面延伸至层部分的沟槽。向沟槽之间的台面部分中引入第一杂质，以在台面部分中形成掺杂区的第一部分和第二部分，其中体区将掺杂区与电连接至发射极电极的源区分开。掺杂区的第二部分具有第二平均净杂质浓度，该第二平均净杂质浓度超过至少10倍的掺杂区的第一部分中的第一平均净杂质浓度。第一部分分别地从体区延伸至层部分。
[0005]通过阅读下面的【具体实施方式】和参看附图，本领域的技术人员将能认识到其他的特征和优点。
【专利附图】
【附图说明】
[0006]附图被包括以提供对本公开的进一步理解，而且附图被包括在本说明书中并构成本说明书的一部分。【专利附图】
【附图说明】了本公开的实施例，并且和【具体实施方式】一起用于解释本公开的原理。通过参考下面的【具体实施方式】，能更好地理解并将容易领会其他的实施例和预期优点。
[0007]图1A是根据实施例的IGBT的一部分的剖视图，该实施例在台面部分相对的横向侧面面上提供源区和掺杂区的重掺杂的第二部分。
[0008]图1B是依照实施例的沿着η沟道IGBT的台面部分的横向截面平面的杂质浓度分布的示意图，该实施例通过经过台面部分的侧壁引进η型杂质提供第二部分。
[0009]图1C是依照实施例的沿着η沟道IGBT的台面部分的横向截面平面的杂质浓度分布的示意图，该实施例通过经过台面部分的侧壁引进P型杂质提供第一部分。
[0010]图1D是依照实施例的沿着η沟道IGBT的台面部分的横向截面平面的杂质浓度分布的示意图，该实施例通过经过台面部分的侧壁引进η型杂质提供第二部分的分开的子部分。
[0011]图1E是根据实施例的IGBT的一部分的示意性剖视图，该实施例在具有栅电极的单元沟槽结构之间提供台面部分。
[0012]图1F是根据实施例的IGBT的一部分的示意性剖视图，该实施例与RC-1GBT有关。
[0013]图1G是根据实施例的IGBT的一部分的示意性剖视图，该实施例为每个栅电极提供四个场电极(field electrode)。
[0014]图2A是根据实施例的IGBT的一部分的剖视图，该实施例提供栅电极和场电极。
[0015]图2B是根据一个比较性示例的IGBT的剖视图，该示例是用于说明实施例的效果。
[0016]图3A是示出了图2A的IGBT在正常导通状态下，在图2A的横截面平面中的空穴电流密度的示意图。
[0017]图3B是示出了图2B的IGBT在正常导通状态下，在图2B的横截面平面中的空穴电流密度的示意图。
[0018]图4A是示出了图2A的IGBT在关断期间，在图2A的横截面平面中的空穴电流密度的示意图。
[0019]图4B是示出了图2B的IGBT在关断期间，在图2B的横截面平面中的空穴电流密度的示意图。
[0020]图5是说明了根据实施例的IGBT和根据比较性示例的IGBT的击穿特性的示意图。
[0021]图6A是半导体衬底的一部分的示意性剖视图，用于说明在倾斜(titled)注入期间，制造具有掺杂区中的单侧重掺杂的第二部分的IGBT的方法。
[0022]图6B是在根据实施例提供了接触凹槽后，图6A的半导体衬底部分的示意性剖视图，该实施例在具有栅电极的单元沟槽结构之间提供具有场电极的单元沟槽结构。
[0023]图6C是不具有场电极并且根据图6A的方法制造的IGBT的一部分的示意性剖视图。
[0024]图7A是半导体衬底的一部分的示意性剖视图，用于说明在第一倾斜注入期间，制造具有对称的源区的IGBT的方法。
[0025]图7B是在第二倾斜注入期间，图7A的半导体衬底部分的示意性剖视图。
[0026]图7C是根据图7B的方法制造的IGBT的一部分的示意性剖视图。
[0027]图8A是半导体衬底的一部分的示意性剖视图，用于说明在提供临时沟槽之后，制造包括掺杂区的重掺杂的第二部分的分开的子部分的IGBT的方法。
[0028]图8B是在注入期间图8A的半导体衬底部分的示意性剖视图。
[0029]图SC是在扩散过程之后图SB的半导体衬底部分的示意性剖视图，该扩散过程从注入物中提供掺杂区的重掺杂的第二部分的子部分。
[0030]图8D是在凹进临时沟槽之后，图8C的半导体衬底部分的示意性剖视图。
【具体实施方式】
[0031]在下面的【具体实施方式】中参考了附图，附图构成本文的一部分并且通过说明的方式示出了本公开能够被实施的特定实施例。应当可以理解的是，不脱离本发明的范围，其他的实施例能够被利用并且能够被做出结构上或者逻辑上的改变。例如，用于说明或者描述一个实施例的特征能被用在其他实施例上或者与其他实施例结合，以产出又一个实施例。本公开旨在包括这些修改和变形。使用特定语言描述的示例不应当被理解为对所附权利要求的限制。附图不一定按比例，并且仅以说明为目的。为清楚起见，如果没有另外陈述，在不同附图中相同的元件通过对应的附图标记标明。
[0032]术语“具有(having)”、“包括(containing、including、comprising) ”等等是开放性术语，并且该术语表明所陈述的结构、元件或者特征的存在，但并不排除其他的元件或者特征的存在。冠词“一(a、an)”和“该(the) ”旨在包括复数以及单数，除非文中另有明确指明。
[0033]术语“电连接(electrically connected) ”描述电连接的元件之间的永久低电阻连接，例如连接元件之间的直接接触或者经由金属和/或高掺杂半导体的低电阻连接。术语“电I禹接(electrically coupled) ”表明可在电f禹接的元件之间存在一个或者多个适用于信号传输的介入元件，例如临时地提供在第一状态时的低电阻连接以及在第二状态时的高电阻电去耦的元件。
[0034]附图举例说明了紧挨着掺杂类型“η”或“p”的用或“ + ”表明的相对掺杂浓度。例如，“η_”意为掺杂浓度低于“η”掺杂区域的掺杂浓度，而“η+”掺杂区域比“η”掺杂区域具有更高的掺杂浓度。具有相同的相对掺杂浓度的掺杂区域不一定具有相同的绝对掺杂浓度。例如，两个不同的“η”掺杂区域可具有相同或者不同的绝对掺杂浓度。
[0035]图1A涉及IGBT 500，举例说明，IGBT 500可以是PT_IGBT(穿通型IGBT，punch-through IGBT) >NPT-1GBT (非穿通型 IGBT, non-punch-through IGBT) >RB-1GBT (反向阻断型 IGBT, reverse blocking IGBT)或者 RC-1GBT (反向导通型 IGBT, reverseconducting IGBT)。IGBT 500基于由单晶半导体材料提供的半导体部分100，单晶半导体材料例如是硅S1、碳化硅SiC、锗Ge、硅锗晶体SiGe、氮化镓GaN或者砷化镓GaAs。举例说明，下文中给定的大小和浓度指硅IGBT。
[0036]半导体部分100的第一表面101和第二表面102相互平行。第一表面和第二表面
101、102之间的最小距离被选择，以使在半导体部分100的层部分108中形成的漂移层120达到指定的电压阻断能力。例如，第一表面和第二表面101、102之间的距离可以为90μπι至110 μ m，对应着被指定为至少1200V的阻断电压的IGBT。涉及PT-1GBT或者具有高阻断能力的IGBT的其他的实施例可提供具有厚度为几百微米(ym)的半导体部分100。
[0037]半导体部分100可具有边沿长度在几毫米范围内的矩形。第一表面和第二表面
101、102的法线定义了垂直方向，并且正交于该法线方向的方向是横向方向。
[0038]单元沟槽结构510从第一表面101延伸至半导体部分100中直至层部分108。在单元沟槽结构510之间，台面部分105从第一表面101延伸至层部分108。台面部分105可具有垂直的侧壁或者稍微倾向第一表面101的侧壁，其中单元沟槽结构510随着距第一表面101的距离的增加而形成锥形。单元沟槽结构510的垂直延伸L可在Ιμπι至20μπι的范围内。例如，不是条形形状的单元沟槽结构510 (例如，具有近似多边形的横截面区域(比如矩形和正方形)的单元沟槽结构510)的垂直延伸L，可在5 μ m至15 μ m的范围内。例如，条形形状的单元沟槽结构510的垂直延伸L可在2μπι至7μπι的范围内。横向宽度W可以小于2 μ m,例如小于1.2 μ m或者600nm和更小。
[0039]单元沟槽结构510包括埋置电极515以及绝缘层516，该绝缘层516分隔埋置电极515与在单元沟槽结构510之外的半导体材料并且是有效的栅绝缘层。举例说明，绝缘层516的厚度可具有在50nm至150nm范围内的统一厚度，例如在80nm和120nm之间。单元沟槽结构510中的至少一个的埋置电极515提供电连接至或电耦接至IGBT500的栅端G的栅电极Ga。其他的单元沟槽结构510的埋置电极515可电连接或者电耦接至栅端G或者发射极端E或者另外的端。根据另一个实施例，全部的埋置电极515电连接或者电耦接至栅端G。
[0040]单元沟槽结构510可以是在规律方式下以规律的节距布置的平行条状。根据其他实施例，单元沟槽结构510的横向截面区域可以是圆、椭圆、卵形或者具有或没有圆角的多边形(比如六边形或者矩形(例如正方形))或环形。例如，第一和第二单元沟槽结构510中的两个或者三个可形成具有两个或者三个同心环的布置，其中该环可以是圆、椭圆、卵形或者具有或者没有圆角的矩形(例如正方形)。
[0041]邻接包括栅电极Ga的单元沟槽结构510的台面部分105中的至少一个包括IGFET单元，该IGFET单元具有第一导电类型的源区110、第一导电类型的掺杂区170以及分开源区110与掺杂区170的第二、互补导电类型的体区115。源区110可电连接至发射极电极310并且可直接邻接第一表面101。源区和体区110、115形成第一 pn结，该第一 pn结可大约平行于第一表面101延伸。体区和掺杂区115、170形成第二 pn结，该第二 pn结在各台面部分105的整个横向截面区域之上延伸。
[0042]半导体部分100的层部分108包括漂移层120和直接邻接第二表面102的集电极层130。集电极层130可以是第二导电类型的连续的层。根据其他实施例，例如与RC-1GBT有关的实施例，集电极层130可包括第一导电类型的第一部分和第二导电类型的第二部分，其中第一部分和第二部分沿着一个横向方向或在两个横向方向上交替。集电极层130中的平均净杂质浓度可以是至少lxl016cm_3,例如至少5xl017cm_3。
[0043]绝缘包覆层220 (capping layer)可将单元沟槽结构510中的一些和台面部分105中的一些与发射极电极310介电绝缘,该发射极电极310位于由第一表面101定义的半导体部分的侧面处。接触结构315延伸穿过绝缘包覆层220的开口并且电连接发射极电极310与源区110和邻接源区110的体区115。体区115可包括沿着具有接触结构315的界面的第二导电类型的重掺杂接触区，以减少接触电阻。
[0044]举例说明，发射极电极310电连接至发射极端E，并且可包括至少一个阻挡层311，该阻挡层311具有5nm至10nm范围内的统一厚度并且包括氮化钛TiN层、氮化钽TaN层、钛Ti层或钽Ta层。发射极电极310的主层319可由下列材料组成或包含这些材料:钨或者基于钨的金属、重掺杂的多晶硅、碳C、铝Al、铜Cu或铝和铜的合金(比如AlCu或者AlSiCu)。
[0045]集电极电极320直接邻接第二表面102。集电极电极320电连接至集电极层130并且可由招Al、铜Cu或者招或铜的合金(比如AlS1、AlCu或者AlSiCu)作为主成分而构成，或包含招Al、铜Cu或者招或铜的合金(比如AlS1、AlCu或者AlSiCu)作为主成分。根据其他的实施例，集电极电极320可包括一个、两个、三个或者多个子层，其中每个子层包括镍N1、钛T1、银Ag、金Au、钨W、钼Pt和/或钯Pd中的至少一种作为主成分。例如，子层可包括金属硅化物、金属氮化物、或包括附、11、48、411、1、？丨和/或？(1的金属合金。集电极电极320电连接至或者电耦接至IGBT 500的集电极端C。
[0046]掺杂区170包括具有第一平均净杂质浓度的第一部分171和具有第二平均净杂质浓度的第二部分172，该第二平均净杂质浓度超过至少10倍(例如，至少100倍)的第一平均净杂质浓度。第一部分171从体区115延伸至层部分108中的漂移层120。第一部分171形成体区115和漂移层120之间的大约相同杂质浓度的连续路径。
[0047]第二部分172可以是直接邻接毗连的单元沟槽结构510其中的一个的单部分结构(one-part structure),或者可以是被第一部分171空间地分开的具有两个或者多个子部分的多部分结构(mult1-part structure)。第二平均净杂质浓度可以是至少1000倍的第一平均净杂质浓度。例如，第一部分171和漂移层120中的平均净杂质浓度可以在lxl012cnT3和5xl014m_3之间(例如，在5xl012cm_3和lxl014m_3之间)，并且第二平均净杂质浓度可以是至少lxl016cnT3。在每个部分171、172中，净杂质浓度可以是恒定的、严格递减或者严格递增的。横向杂质浓度分布中的拐点(point of inflect1n)可把第一部分和第二部分171、172彼此分开。
[0048]根据实施例，掺杂区170的第二部分172包括例如，具有电离能大于10meV的深施主(deep donor)或者深双施主(deep double donors)(例如，硫S或者硒Se)。具有S、Se杂质,第二部分172的电效率(electric efficiency)随着温度的增加而增加,提供了用于微调IGBT500的温度性能的更大自由度。
[0049]将第二部分172与包括栅电极Ga的单元沟槽结构510分开的第一部分171的横向宽度w2可以至多是总台面宽度wl的一半。例如，对于直接邻接具有栅电极Ga的单元沟槽结构510并且具有600nm的台面宽度wl的有源台面部分105，第一部分171可具有约230nm的第二宽度w2。
[0050]台面部分105的平行于第一表面101的横向杂质密度分布具有至少一个最小值以及至少一个最大值，该最大值超过该最小值乘因子100倍或更大。
[0051]如图1B所示的掺杂区170的横向杂质密度分布可起因于向台面部分105中局部地引入第一导电类型的杂质，台面部分105具有对应于第一部分171的杂质浓度的同质背景杂质浓度。第二部分172通过对被引进杂质有效的扩散过程形成。在第一部分171中，平均净杂质浓度沿着横向方向是恒定的，并且在第二部分172中，杂质浓度从与相邻单元沟槽结构510的界面处的最大值降低至由背景杂质浓度给定的值。
[0052]图1C的横向杂质分布起因于通过引入第二导电类型的杂质，逆向掺杂具有第一导电类型的高背景杂质浓度的台面部分。第一部分171通过应用于被引进的第二导电类型的杂质的扩散过程形成，并且第二部分172由保持不受引入的杂质影响的台面部分105的一部分形成。
[0053]图1D的横向杂质分布起因于从台面部分105的两侧引进第一导电类型的杂质，以形成包括被第一部分171空间地分开的第一子部分和第二子部分172a、172b的第二部分172，第一部分171具有由背景杂质浓度给定的统一杂质浓度。
[0054]在IGBT 500的正常导通状态运行期间，重掺杂的第二部分172使台面部分105虚拟地(virtually)缩小。被虚拟缩小的台面部分105的影响将以图1A的η沟道的IGBT 500为基础进行讨论，该IGBT具有源区和掺杂区110、170的第一导电类型是η型以及体区115的第二导电类型是P型。等效的考虑适用于第一导电类型是P型以及第二导电类型是η型的P沟道的IGBT。
[0055]在IGBT 500的正常导通状态运行期间，在漂移层120中的载流子等离子包括空穴(hole)和电子，其中载流子等离子越密集，漂移层越导电并且在正常导通状态下的静态损耗越低。在重掺杂的第二部分172中的杂质原子的高浓度静止正离子(stat1narypositive 1n)阻挡空穴通过第二部分172和体区115被从漂移层120中排出。漂移层120中的载流子等离子仍然比没有第二部分172的更密集，并且其结果是漂移层120更导电。在正常导通状态中发生的静态欧姆损耗被降低。
[0056]除了通过扩宽单元沟槽结构510的底部以于稳定载流子等离子的途径之外，为了达到如提及的静态损耗相同程度的改进，台面部分105的横向台面宽度wl能保持相对地在整个垂直延伸L之上的宽度。依赖于缩小台面部分105的宽度的常规途径通常地包括导致在晶元直径之上和在晶片批次的晶片之间的设计的低重复性的危险过程。例如，薄而高的台面部分105受制于在台面部分105之间的空间被填充埋置电极515的材料之前，可让一些台面部分105崩溃的过程。
[0057]具有重掺杂部分172的台面部分105的虚拟缩小实现了没有该危险过程的类似效果O
[0058]根据实施例，分别地，源区110在各台面部分105的第一横向侧面处直接邻接两个相邻单元沟槽结构510中的第一个，并且体区115在台面部分105的第二横向侧面处将源区110与该单元沟槽结构510中的第二个分开，从而保持流经IGBT 500的最大短路电流足够小。
[0059]第二部分172的电效率越高，体区115和第二部分172之间的距离Λ I越小。距离Λ I可以是台面部分105的垂直延伸L的至多一半。根据实施例，该实施例中源区110在台面部分105的第一横向侧面处直接邻接第一相邻单元沟槽结构510并且与第二单元沟槽结构510分开，第一部分171将第二部分172与第一单元沟槽结构510分开并且第二部分172可直接邻接体区115。在这种情况下，用于形成第二部分172的过程并不影响沿着第一横向侧面的在体区115和掺杂区170的第一部分171之间的pn结处的杂质浓度，在该第一横向侧面处，IGBT500在正常导通状态下沿着包括栅电极Ga的第一单元沟槽结构510形成导电的反相沟道，并且在该第一横向侧面处的杂质浓度确定了 IGFET单元的局部阈值电压。
[0060]第二部分172的垂直延伸Λ 2可以是台面部分105的垂直延伸L的至多一半。具有小的垂直延伸Λ2，第二部分172作为场截止(field stop)效果较差，从而小的垂直延伸Λ 2避免了 IGBT 500阻断能力的退化。
[0061]图1A涉及单元沟槽结构510中的一些的埋置电极515形成场电极F的实施例，场电极F可电连接至发射极电极310和发射极端Ε。在具有场电极F的单元沟槽结构510之间的辅助台面部分105 (ancillary mesa sect1n)可包括次级掺杂部分和将次级掺杂区与第一表面101分开的次级体区115b。次级掺杂区可包括对应于第一部分和第二部分171、172的弱掺杂部分和重掺杂部分。包覆绝缘层220可以介电绝缘或者可以不介电绝缘发射极电极310与场电极F。
[0062]图1E涉及不具有场电极F的实施例。源区110可在台面部分105的第一横向侧面处和可沿着与第一横向侧面相对的第二横向侧面的第二部分172处分别形成。
[0063]半导体部分100可进一步包括在集电极层130和漂移层120之间的场截止层或者缓冲层128。截止层/缓冲层128中的平均净杂质浓度可以在5xl015cm_3和lxl018m_3之间(例如,在lxl015cm_3至5xl016m_3范围之内)，并且可超过至少五倍的漂移层120中的平均净杂质浓度。
[0064]根据实施例，截止层/缓冲层128可具有在垂直方向上的不同质掺杂，展示为一个或者多个局部极大值和/或者一个或者多个局部极小值。在局部极大值处，峰值掺杂可超过截止层/缓冲层128中的平均净杂质浓度高达100的因子，同时局部极小值可展示低至漂移层120中的杂质浓度的杂质浓度。
[0065]图1F涉及具有集电极层130的RC-1GBT，集电极层130包括第二导电类型的第一部分131和第一导电类型的第二部分132。第一部分和第二部分131、132沿着一个横向方向或沿两个横向方向上交替。附加接触结构315电连接发射极电极310与次级体区115b的一些或者全部。次级体区115b形成集成续流二极管(free-wheeling d1de)的阳极区域并且集电极层130的第二部分132形成该集成续流二极管的阴极区域，该续流二极管在发射极电极310和集电极电极320之间有效。
[0066]图1G的IGBT 500包括在一对栅电极Ga之间的四个场电极F。发射极电极310电连接至该场电极F以及源区和体区110、115，源区和体区110、115在每个栅电极Ga的两个侧面上的有源台面部分105中。
[0067]图2A示出了包括单元沟槽结构510中的栅电极和场电极Ga、F的IGBT 500的示意性剖视图。体区115和层部分108之间的台面部分105的掺杂区170包括与包括栅电极Ga的单元沟槽结构510分开的重掺杂的第二部分172，以及直接邻接包括栅电极Ga的单元沟槽结构510的源区110。台面部分105的横向台面宽度wl为约600nm，并且将第二部分172与包括栅电极Ga的单元沟槽结构510分开的第一部分171的横向宽度w2为约230nm。
[0068]图2B示出了在台面部分105中不具有第二部分172的常规IGBT500x的等价剖视图，该台面部分105具有如图2A的IGBT 500相同的横向台面宽度wl。
[0069]图3A示出了图2A的IGBT 500在正常导通状态期间，台面部分105中的空穴电流密度。没有空穴穿过第二部分172。在正常导通状态下，第二部分172有效的减少了穿过体区115被从漂移层120排出至接触结构315的空穴的总量。与图3B所示的参考IGBT 500x在正常导通状态下的空穴电流相比，重掺杂的第二部分172有效地减少了穿过体区115被从漂移层120排出至发射极电极320的空穴的总量。
[0070]图4A和图4B示出了图2A和图2B的IGBT 500、500x在集电极-发射极电压Vce为20V的关断期间的空穴电流密度。关断期间的快速载流子移除(removal)减少了动态的开关损耗。至少对于Vee大于20V，在关断期间第二部分172并不阻断从漂移层120移除载流子。至少从Vra的阈值电平开始，在关断期间，第二部分172没有不利地影响或者仅低程度的不利地影响空穴电流密度，并因此影响动态开关损耗。
[0071]换言之，在正常导通状态下具有台面宽度wl为600nm的被虚拟缩小的台面部分105的IGBT 500，表现为像具有台面宽度wl为300nm的台面部分的常规IGBT，但是在关断期间，图2A的IGBT示出了相当具有台面宽度wl为600nm的图2B的常规IGBT 500x的表现。
[0072]图5示出了用于说明包括被虚拟缩小的台面部分的IGBT 500y的击穿特性11，以及具有未被虚拟缩小的台面部分的常规参考器件的击穿特性12。当泄露电流按至多2的因子小幅增加时，击穿电压大约相同。被虚拟缩小的台面部分提升了导通状态的特性，而没有不利地影响击穿性能。
[0073]图6A至图6C涉及基于半导体衬底500a制造具有被虚拟地缩小的台面部分的IGBT的方法，该半导体衬底500a由单晶半导体材料的半导体层10a组成或者包括单晶半导体材料的半导体层10a。单晶半导体材料可包括硅S1、碳化硅SiC、锗Ge、硅锗晶体SiGe、氮化镓GaN或者砷化镓GaAs。例如，半导体衬底500a可以是硅晶圆，能制得多个完全相同的半导体裸片。半导体层10a具有平坦的第一表面101以及与第一表面101平行的第二表面102。
[0074]沟槽510a被蚀刻从第一表面101进入半导体层10a中直至层部分108。沟槽510a可具有垂直侧壁或者是稍微倾向第一表面101的侧壁，其中沟槽510a随着距第一表面101的距离的增加锥形化。沟槽510a的垂直延伸L可在2μπι至7μπι的范围内。沟槽510a的横向宽度W可小于2 μ m,例如，小于1.2 μ m。沟槽510a之间的台面部分105的横向台面宽度wl可小于I μ m,例如，至多为600nm。
[0075]沟槽510a可以是在规律方式下以相同节距布置的平行条状。根据其他实施例，沟槽510a的横向截面区域可以是圆、椭圆、卵形或者具有或没有圆角的多边形(比如六边形或者矩形(例如正方形))或环形。例如，沟槽510a中的两个或者三个可形成具有两个或者三个同心环的布置，其中该环可以是圆、椭圆、卵形或者具有或者没有圆角的矩形(例如正方形)。沟槽510a可以具有相同的深度。根据其他的实施例，两种类型的沟槽510a可被提供具有不同的垂直延伸。
[0076]台面部分105可包括在背景杂质浓度中的背景杂质类型的杂质。例如，台面部分105可源于在背景杂质浓度中通过外延掺杂(epitaxy dope)和原位掺杂(in_situ dope)生成的层。举例说明，背景杂质类型可以是η型，并且背景杂质浓度可以是最多5X1014cm_3的低浓度，例如至多5xl012cm_3。
[0077]杂质可选择性地被引入台面部分105的第二侧壁中，其中第二侧壁分别面向第二横向侧面。没有杂质或者仅很少杂质被穿过沟槽510a的底部引进层部分108中，并且没有杂质或者仅很少杂质在与第二横向侧面相对的第一横向侧面处被引进台面部分105的第一侧壁。
[0078]根据图6A所示的实施例，第一导电类型的杂质可以通过以等于或者大于tan(W/L)的注入角度α倾斜注入的方式被注入，其中注入角度α参照第一表面101垂直方向的法线被定义。在注入期间，台面部分105遮盖沟槽底部和第一侧壁。
[0079]作为选择，杂质使用与推入(drive-1n)步骤结合的等离子沉积被引进，以提供垂直地同质杂质分布。在drive-1n步骤之前，在沟槽510a底部或者在第一侧壁处的被注入区可被移除。作为选择，在等离子沉积之前，可提供覆盖沟槽底部和/或第一侧壁并且暴露第二侧壁的杂质掩模。
[0080]根据另一个实施例，等离子沉积是受控的，以使在沟槽510a中杂质源随着距第一表面101的距离增加而耗尽，并且在沟槽底部之上完全耗尽。结果是随着距第一表面101的距离增加，第二部分172中的杂质浓度减少。替代等离子沉积，其他实施例可依靠例如从多晶娃的重掺杂的牺牲层(sacrificial layer)向外扩散。
[0081]绝缘层可通过沉积或者热生长(thermal growth)被提供。绝缘层沿沟槽510a排列。绝缘层的材料可以是半导体氧化物或者半导体氮化物，例如二氧化硅、氮氧化硅或者氮化硅。重掺杂的多晶材料可以被沉积，填充沿着绝缘层排列的沟槽510a。沟槽510a中被沉积材料的部分形成提供栅电极Ga和场电极F的埋置电极515。
[0082]P型杂质可穿过第一表面101被引入台面部分105中，其中在面向第一表面101的台面部分105的上部中，P型杂质对通过倾斜注入被注入的杂质进行逆向掺杂。η型杂质可在台面部分105的部分中使用杂质掩模被引入，该台面部分105直接邻接具有栅电极Ga的被填充沟槽510a中的一些。绝缘包覆层220a可被沉积，并且接触开口 315a可被蚀刻穿过绝缘包覆层220a至少进入包括源区110的台面部分105中。
[0083]图6B示出了从图6A的沟槽510a中暴露的单元沟槽结构510，其中单元沟槽结构510中的一些包括栅电极Ga并且其他的单元沟槽结构510包括与栅电极Ga电气地分开的场电极F。源区110在第一横向侧面处形成。掺杂区170的重掺杂的第二部分172在具有源区110的有源台面部分105和没有源区110的无源辅助台面部分105两者的第二横向侧面上形成。无源辅助台面部分105中的次级掺杂区170b还可包括弱掺杂的第一部分171和重掺杂的第二部分172。
[0084]图6C涉及没有场电极并且例如根据如图6A和图6B的方法制造的IGBT 500。每个单元沟槽结构510包括栅电极Ga，并且每个台面部分105是有源台面部分，该有源台面部分包括沿第一横向侧面形成的源区110以及具有与第一横向侧面间隔开并且沿着第二横向侧面形成的重掺杂的第二部分172的掺杂区170。由于源区110和第二部分172在相对的侧面上形成，第二部分172的杂质浓度的波动并不影响局部阈值电压，该阈值电压由各台面部分105中沿着第一横向侧面的在体区115和掺杂区170之间的pn结定义。
[0085]图7A至图7C涉及具有与包括栅电极Ga的共同的单元沟槽结构510镜像反转(mirror-1nverted)布置的有源台面部分105的实施例。如参考图6A所描述的,沟槽510a在半导体层10a中形成。掩模层(例如，HDP氧化物、非晶硅、多晶硅或者碳)可被沉积以覆盖第一表面101和沟槽510a、510b的开口，填充或者不填充沟槽510a、510b。掩模层可通过光刻蚀过程被图案化以提供注入掩模710，该注入掩模710覆盖被提供用于形成栅电极的第一沟槽510a的开口，并且暴露被提供用于形成场电极的第二沟槽510b的开口。第一注入以等于或者大于tan(W/L)的第一注入角度α执行。
[0086]另一个实施例可在提供注入掩模710之前，提供对第一沟槽510a的暂时填充。例如，在沉积掩模层之前，第一沟槽和第二沟槽510a、510b两者均被一种或者多种牺牲材料填充，该牺牲材料可以是或者可以包括绝缘材料、导电材料或者本征半导体材料。第二沟槽510b中的牺牲填充物在注入之前至少部分地被凹进，以及在第一沟槽510a中的牺牲填充物在注入之后至少部分地被凹进。
[0087]另一个实施例可在提供注入掩模710之前，提供对第一沟槽510a的最终填充。绝缘层可在沟槽蚀刻之后被提供。绝缘层沿沟槽510a、510b排列，并且可提供最终器件(finalized device)中的栅绝缘层。导电材料(比如多晶硅)被沉积并且被凹进，以填充沟槽510a、510b。导电材料可提供最终器件中的栅电极。在掩模层沉积和图案化之后，注入掩模710覆盖第一沟槽510a中的导电材料并暴露第二沟槽510b中的导电材料。在第一注入之前，使用注入掩模710作为蚀刻掩模的蚀刻过程可从第二沟槽510b中移除被提供用于形成场电极的导电材料。该蚀刻过程可使用绝缘层作为蚀刻停止层(etch stop)。
[0088]图7A示出了覆盖第一沟槽510a并且暴露第二沟槽510b的注入掩模710。第一沟槽510a可用注入掩模710的材料或者用提供了最终器件的栅绝缘层和栅电极的绝缘层材料和导电材料完全填充或者部分地填充。第一注入仅在面向被提供用于形成场电极的第二沟槽510b的台面部分105的第二侧壁处有效。
[0089]第二注入以等于或者大于tan (W/L)的并且与第一注入角度α相反的第二注入角度β执行。
[0090]图7Β示出了使用注入掩模710以β =-α的注入角度β执行的第二注入。第二注入仅在面向第二沟槽510b的台面部分105的第一侧壁处有效。
[0091]图7C示出了源于图7A至图7B所描述过程的IGBT 500。有源台面部分105中的掺杂部分170中的重掺杂的第二部分172和无源台面部分105中的次级掺杂部分170b中的第二部分172直接邻接包括场电极F的单元沟槽结构510。重掺杂的第二部分172不会沿着包括栅电极Ga的单元沟槽结构510形成。
[0092]图8A至图8D涉及在距体区115和漂移区120两者一定距离处，虚拟缩小具有掺杂区170的重掺杂的第二部分172的台面部分105的方法。
[0093]如参考图6A所描述的，临时沟槽510y被从第一表面101引入半导体衬底500a的半导体层10a中。该临时沟槽510y具有小于最终器件中的单元沟槽结构的垂直延伸L的垂直长度11。例如，该垂直延伸11可以大于0.25x L并且小于0.75x L。
[0094]图8A示出了具有垂直延伸11的临时沟槽51y。
[0095]η型杂质通过垂直注入、通过气相扩散、通过从高的η掺杂的牺牲层中向外扩散或者通过使用旋涂型掺杂物(spin-on dopant)被引进。在η型杂质引进期间,注入掩模可覆盖临时沟槽510y之外的第一表面101。作为选择，在临时沟槽510y之外的第一表面101中的引进的杂质可被移除，例如通过蚀刻过程或者磨削过程(grinding process)被移除。
[0096]图8B示出了类似穿过临时沟槽510y的底部引进杂质的实施例的垂直注入。
[0097]高温过程可将注入的杂质推入邻接的半导体层10a的部分中。
[0098]图8C示出了所产生的临时杂质区172y，其在半导体层10a的处于临时沟槽510y之间的部分中横向延伸。
[0099]临时沟槽510y被进一步凹进。根据实施例，凹部可使临时沟槽510y延伸直至最终器件中的单元沟槽结构的垂直延伸。根据其他实施例，一个或者多个进一步注入可在临时沟槽510y的不同深度处执行。
[0100]图8D示出了在穿过临时沟槽510y的底部的注入中暴露的重掺杂的第二部分172。该重掺杂的第二部分172能在距第一表面101 —定距离处被提供，以使在体区115的区域中不发生逆向掺杂。另外，第二部分172可与漂移区120间隔开。
[0101]虽然本文中举例说明和描述了特定的实施例，但在不脱离本发明的范围情况下，本领域的普通技术人员可领会可替代所示和所描述的特定的实施例的各种替代的和/或等效的实现方式。本申请旨在涵盖本文所讨论的特定的实施例的任何改编或者变化。因此，本发明旨在仅由权利要求及其等同物限制。
【权利要求】
1.一种绝缘栅双极型晶体管，包括: 台面部分，其在两个单元沟槽结构之间从半导体部分的第一表面延伸至所述半导体部分的层部分； 源区，其形成于所述台面部分中并且电连接至发射极电极；以及 掺杂区，其通过互补的导电类型的体区与所述源区分开，所述掺杂区包括具有第一平均净杂质浓度的第一部分和具有超过至少十倍的所述第一平均净杂质浓度的第二平均净杂质浓度的第二部分，其中所述第一部分从所述体区延伸至所述层部分。
2.如权利要求1所述的绝缘栅双极型晶体管，其中 所述第二平均净杂质浓度超过至少十倍的所述层部分中的漂移层的直接邻接部分中的第三平均净杂质浓度。
3.如权利要求1所述的绝缘栅双极型晶体管，其中 所述漂移层的直接邻接所述第一部分的部分中的第三平均净杂质浓度和所述第一平均净杂质浓度彼此偏差不超过10%。
4.如权利要求1所述的绝缘栅双极型晶体管，其中 所述掺杂区的所述第二部分直接邻接所述体区。
5.如权利要求1所述的绝缘栅双极型晶体管，其中 所述掺杂区的所述第二部分与所述层部分间隔开。
6.如权利要求1所述的绝缘栅双极型晶体管，进一步包括: 在所述两个单元沟槽结构的第一单元沟槽结构中的栅电极和在所述两个单元沟槽结构的第二单元沟槽结构中的场电极，其中 所述第二部分直接邻接所述第二单元沟槽结构，并且所述第一部分将所述第二部分与所述第一单元沟槽结构分开。
7.如权利要求1所述的绝缘栅双极型晶体管，其中 所述源区直接邻接所述两个单元沟槽结构中的第一单元沟槽结构，并且所述体区将所述源区与所述两个单元沟槽结构中的第二单元沟槽结构分开。
8.如权利要求7所述的绝缘栅双极型晶体管，其中 所述第二部分直接邻接所述第二单元沟槽结构，并且所述第一部分将所述第二部分与所述第一单元沟槽结构分开。
9.如权利要求1所述的绝缘栅双极型晶体管，其中 所述掺杂区的所述第二部分与所述体区间隔开。
10.如权利要求1所述的绝缘栅双极型晶体管，其中 所述第二部分在至多50 %的所述掺杂区的垂直延伸之上延伸。
11.如权利要求1所述的绝缘栅双极型晶体管，其中 所述第二部分在至少50%的所述台面部分的横向台面宽度之上延伸。
12.如权利要求1所述的绝缘栅双极型晶体管，其中 所述第二部分包括两个被空间地分开的子部分，并且所述第一部分将所述第二部分的所述两个子部分分开。
13.如权利要求1所述的绝缘栅双极型晶体管，其中 所述单元沟槽结构中的第一单元沟槽结构包括栅电极并且所述单元沟槽结构中的第二单元沟槽结构包括场电极， 所述台面部分形成在所述第一单元沟槽结构中的一个和所述第二单元沟槽结构中的一个之间， 所述源区直接邻接与所述台面部分邻接的所述第一单元沟槽结构， 所述体区将所述源区与所述第二单元沟槽结构分开，并且 所述掺杂区的所述第二部分直接邻接所述第二单元沟槽结构。
14.如权利要求13所述的绝缘栅双极型晶体管，其中 辅助台面部分形成在成对的所述第二单元沟槽结构之间，所述辅助台面部分包括次级掺杂区和将所述次级掺杂区与所述第一表面分开的次级体区，所述次级掺杂区包括具有所述第一平均净杂质浓度的第一部分和具有所述第二平均净杂质浓度的第二部分，所述第一部分在所述次级体区和所述层部分中的漂移层之间延伸。
15.如权利要求1所述的绝缘栅双极型晶体管，其中 所述掺杂区的所述第二部分包括硫3原子和/或硒％原子。
16.一种制造绝缘栅双极型晶体管的方法，所述方法包括: 提供从第一表面延伸至半导体部分中的层部分的沟槽， 向所述沟槽之间的台面部分中引入杂质， 从被引入的所述杂质中形成通过体区与源区分开的掺杂区的第二部分，所述源区电连接至发射极电极，所述第二部分具有第二平均净杂质浓度，所述第二平均净杂质浓度超过至少十倍的所述掺杂区的第一部分中的第一平均净杂质浓度，其中所述第一部分分别从所述体区延伸至所述层部分。
17.如权利要求16所述的方法，其中 引入所述杂质的步骤包括以相对所述第一表面的法线的一个或者多个注入角度向所述台面部分中注入所述杂质，其中所述注入角度数大于，其中I是所述沟槽的宽度并且I是所述沟槽的垂直延伸。
18.如权利要求16所述的方法，其中 引入所述杂质的步骤包括等离子扩散过程，所述等离子扩散过程利用被控制以在所述沟槽的底部处被耗尽的杂质源。
19.如权利要求16所述的方法，进一步包括: 在引入所述杂质之前填充所述沟槽，所述沟槽包括第一沟槽和第二沟槽； 提供覆盖被填充的所述第一沟槽并且暴露被填充的所述第二沟槽的注入掩模； 使用所述注入掩模作为蚀刻掩模，至少部分地凹进所述第二沟槽中的填充物；以及 通过使用所述注入掩模的注入引入所述杂质。
20.如权利要求16所述的方法，其中 提供所述沟槽的步骤包括提供临时沟槽以及在所述临时沟槽的底部中引进所述第一杂质之后，凹进所述临时沟槽以从凹进的所述临时沟槽提供的所述沟槽。
【文档编号】H01L29/423GK104465734SQ201410465273
【公开日】2015年3月25日 申请日期:2014年9月12日 优先权日:2013年9月13日
【发明者】J·G·拉文, A·菲利波, H-J·舒尔策, C·耶格, R·巴布斯克, A·维莱 申请人:英飞凌科技股份有限公司
【专利摘要】本发明公开了一种绝缘栅双极型晶体管及其制造方法。IGBT包括在两个单元沟槽结构之间从半导体部分的第一表面延伸至该半导体部分的层部分的台面部分。电连接至发射极电极的源区形成于该台面部分中。通过互补导电类型的体区与该源区分开的掺杂区，包括具有第一平均净杂质浓度的第一部分以及具有第二平均净杂质浓度的第二部分，该第二平均净杂质浓度超过至少10倍的第一平均净杂质浓度。在台面部分中，第一部分从体区延伸至层部分。掺杂区的第二部分虚拟地缩小了该IGBT在正常导通状态下的台面部分。
【专利说明】绝缘栅双极型晶体管及其制造方法
【技术领域】
[0001]本发明涉及半导体领域，尤其涉及一种具有单元沟槽结构之间的台面部分的绝缘栅双极型晶体管及其制造方法。
【背景技术】
[0002]基于垂直IGFET (绝缘栅场效应晶体管，insulated gate field effecttransistor)单兀的 IGBT(绝缘栅双极型晶体管，insulated gate bipolar transistor)包括具有埋置电极的单元沟槽结构以及该单元沟槽结构之间的半导体部分的台面部分。相邻的台面部分之间的低的中心到中心的距离(节距，pitch)增加了 IGFET单元的总移动载流子(charge carrier)供应能力，并且有利于IGBT的低的导通状态电阻。亟需提供具有增强型器件特性的IGBT。
【发明内容】
[0003]一个实施例涉及绝缘栅双极型晶体管，该绝缘栅双极型晶体管包括在两个单元沟槽结构之间从半导体部分的第一表面延伸至该半导体部分的层部分的台面部分。电连接至发射极电极的源区形成于该台面部分中。通过互补导电类型的体区与该源区分开的掺杂区包括具有第一平均净杂质浓度的第一部分以及具有第二平均净杂质浓度的第二部分，该第二平均净杂质浓度超过至少10倍的第一平均净杂质浓度。在台面部分中，第一部分从体区延伸至层部分。
[0004]另一个实施例涉及制造绝缘栅双极型晶体管的方法。在半导体部分中，提供从半导体部分的第一表面延伸至层部分的沟槽。向沟槽之间的台面部分中引入第一杂质，以在台面部分中形成掺杂区的第一部分和第二部分，其中体区将掺杂区与电连接至发射极电极的源区分开。掺杂区的第二部分具有第二平均净杂质浓度，该第二平均净杂质浓度超过至少10倍的掺杂区的第一部分中的第一平均净杂质浓度。第一部分分别地从体区延伸至层部分。
[0005]通过阅读下面的【具体实施方式】和参看附图，本领域的技术人员将能认识到其他的特征和优点。
【专利附图】
【附图说明】
[0006]附图被包括以提供对本公开的进一步理解，而且附图被包括在本说明书中并构成本说明书的一部分。【专利附图】
【附图说明】了本公开的实施例，并且和【具体实施方式】一起用于解释本公开的原理。通过参考下面的【具体实施方式】，能更好地理解并将容易领会其他的实施例和预期优点。
[0007]图1A是根据实施例的IGBT的一部分的剖视图，该实施例在台面部分相对的横向侧面面上提供源区和掺杂区的重掺杂的第二部分。
[0008]图1B是依照实施例的沿着η沟道IGBT的台面部分的横向截面平面的杂质浓度分布的示意图，该实施例通过经过台面部分的侧壁引进η型杂质提供第二部分。
[0009]图1C是依照实施例的沿着η沟道IGBT的台面部分的横向截面平面的杂质浓度分布的示意图，该实施例通过经过台面部分的侧壁引进P型杂质提供第一部分。
[0010]图1D是依照实施例的沿着η沟道IGBT的台面部分的横向截面平面的杂质浓度分布的示意图，该实施例通过经过台面部分的侧壁引进η型杂质提供第二部分的分开的子部分。
[0011]图1E是根据实施例的IGBT的一部分的示意性剖视图，该实施例在具有栅电极的单元沟槽结构之间提供台面部分。
[0012]图1F是根据实施例的IGBT的一部分的示意性剖视图，该实施例与RC-1GBT有关。
[0013]图1G是根据实施例的IGBT的一部分的示意性剖视图，该实施例为每个栅电极提供四个场电极(field electrode)。
[0014]图2A是根据实施例的IGBT的一部分的剖视图，该实施例提供栅电极和场电极。
[0015]图2B是根据一个比较性示例的IGBT的剖视图，该示例是用于说明实施例的效果。
[0016]图3A是示出了图2A的IGBT在正常导通状态下，在图2A的横截面平面中的空穴电流密度的示意图。
[0017]图3B是示出了图2B的IGBT在正常导通状态下，在图2B的横截面平面中的空穴电流密度的示意图。
[0018]图4A是示出了图2A的IGBT在关断期间，在图2A的横截面平面中的空穴电流密度的示意图。
[0019]图4B是示出了图2B的IGBT在关断期间，在图2B的横截面平面中的空穴电流密度的示意图。
[0020]图5是说明了根据实施例的IGBT和根据比较性示例的IGBT的击穿特性的示意图。
[0021]图6A是半导体衬底的一部分的示意性剖视图，用于说明在倾斜(titled)注入期间，制造具有掺杂区中的单侧重掺杂的第二部分的IGBT的方法。
[0022]图6B是在根据实施例提供了接触凹槽后，图6A的半导体衬底部分的示意性剖视图，该实施例在具有栅电极的单元沟槽结构之间提供具有场电极的单元沟槽结构。
[0023]图6C是不具有场电极并且根据图6A的方法制造的IGBT的一部分的示意性剖视图。
[0024]图7A是半导体衬底的一部分的示意性剖视图，用于说明在第一倾斜注入期间，制造具有对称的源区的IGBT的方法。
[0025]图7B是在第二倾斜注入期间，图7A的半导体衬底部分的示意性剖视图。
[0026]图7C是根据图7B的方法制造的IGBT的一部分的示意性剖视图。
[0027]图8A是半导体衬底的一部分的示意性剖视图，用于说明在提供临时沟槽之后，制造包括掺杂区的重掺杂的第二部分的分开的子部分的IGBT的方法。
[0028]图8B是在注入期间图8A的半导体衬底部分的示意性剖视图。
[0029]图SC是在扩散过程之后图SB的半导体衬底部分的示意性剖视图，该扩散过程从注入物中提供掺杂区的重掺杂的第二部分的子部分。
[0030]图8D是在凹进临时沟槽之后，图8C的半导体衬底部分的示意性剖视图。
【具体实施方式】
[0031]在下面的【具体实施方式】中参考了附图，附图构成本文的一部分并且通过说明的方式示出了本公开能够被实施的特定实施例。应当可以理解的是，不脱离本发明的范围，其他的实施例能够被利用并且能够被做出结构上或者逻辑上的改变。例如，用于说明或者描述一个实施例的特征能被用在其他实施例上或者与其他实施例结合，以产出又一个实施例。本公开旨在包括这些修改和变形。使用特定语言描述的示例不应当被理解为对所附权利要求的限制。附图不一定按比例，并且仅以说明为目的。为清楚起见，如果没有另外陈述，在不同附图中相同的元件通过对应的附图标记标明。
[0032]术语“具有(having)”、“包括(containing、including、comprising) ”等等是开放性术语，并且该术语表明所陈述的结构、元件或者特征的存在，但并不排除其他的元件或者特征的存在。冠词“一(a、an)”和“该(the) ”旨在包括复数以及单数，除非文中另有明确指明。
[0033]术语“电连接(electrically connected) ”描述电连接的元件之间的永久低电阻连接，例如连接元件之间的直接接触或者经由金属和/或高掺杂半导体的低电阻连接。术语“电I禹接(electrically coupled) ”表明可在电f禹接的元件之间存在一个或者多个适用于信号传输的介入元件，例如临时地提供在第一状态时的低电阻连接以及在第二状态时的高电阻电去耦的元件。
[0034]附图举例说明了紧挨着掺杂类型“η”或“p”的用或“ + ”表明的相对掺杂浓度。例如，“η_”意为掺杂浓度低于“η”掺杂区域的掺杂浓度，而“η+”掺杂区域比“η”掺杂区域具有更高的掺杂浓度。具有相同的相对掺杂浓度的掺杂区域不一定具有相同的绝对掺杂浓度。例如，两个不同的“η”掺杂区域可具有相同或者不同的绝对掺杂浓度。
[0035]图1A涉及IGBT 500，举例说明，IGBT 500可以是PT_IGBT(穿通型IGBT，punch-through IGBT) >NPT-1GBT (非穿通型 IGBT, non-punch-through IGBT) >RB-1GBT (反向阻断型 IGBT, reverse blocking IGBT)或者 RC-1GBT (反向导通型 IGBT, reverseconducting IGBT)。IGBT 500基于由单晶半导体材料提供的半导体部分100，单晶半导体材料例如是硅S1、碳化硅SiC、锗Ge、硅锗晶体SiGe、氮化镓GaN或者砷化镓GaAs。举例说明，下文中给定的大小和浓度指硅IGBT。
[0036]半导体部分100的第一表面101和第二表面102相互平行。第一表面和第二表面
101、102之间的最小距离被选择，以使在半导体部分100的层部分108中形成的漂移层120达到指定的电压阻断能力。例如，第一表面和第二表面101、102之间的距离可以为90μπι至110 μ m，对应着被指定为至少1200V的阻断电压的IGBT。涉及PT-1GBT或者具有高阻断能力的IGBT的其他的实施例可提供具有厚度为几百微米(ym)的半导体部分100。
[0037]半导体部分100可具有边沿长度在几毫米范围内的矩形。第一表面和第二表面
101、102的法线定义了垂直方向，并且正交于该法线方向的方向是横向方向。
[0038]单元沟槽结构510从第一表面101延伸至半导体部分100中直至层部分108。在单元沟槽结构510之间，台面部分105从第一表面101延伸至层部分108。台面部分105可具有垂直的侧壁或者稍微倾向第一表面101的侧壁，其中单元沟槽结构510随着距第一表面101的距离的增加而形成锥形。单元沟槽结构510的垂直延伸L可在Ιμπι至20μπι的范围内。例如，不是条形形状的单元沟槽结构510 (例如，具有近似多边形的横截面区域(比如矩形和正方形)的单元沟槽结构510)的垂直延伸L，可在5 μ m至15 μ m的范围内。例如，条形形状的单元沟槽结构510的垂直延伸L可在2μπι至7μπι的范围内。横向宽度W可以小于2 μ m,例如小于1.2 μ m或者600nm和更小。
[0039]单元沟槽结构510包括埋置电极515以及绝缘层516，该绝缘层516分隔埋置电极515与在单元沟槽结构510之外的半导体材料并且是有效的栅绝缘层。举例说明，绝缘层516的厚度可具有在50nm至150nm范围内的统一厚度，例如在80nm和120nm之间。单元沟槽结构510中的至少一个的埋置电极515提供电连接至或电耦接至IGBT500的栅端G的栅电极Ga。其他的单元沟槽结构510的埋置电极515可电连接或者电耦接至栅端G或者发射极端E或者另外的端。根据另一个实施例，全部的埋置电极515电连接或者电耦接至栅端G。
[0040]单元沟槽结构510可以是在规律方式下以规律的节距布置的平行条状。根据其他实施例，单元沟槽结构510的横向截面区域可以是圆、椭圆、卵形或者具有或没有圆角的多边形(比如六边形或者矩形(例如正方形))或环形。例如，第一和第二单元沟槽结构510中的两个或者三个可形成具有两个或者三个同心环的布置，其中该环可以是圆、椭圆、卵形或者具有或者没有圆角的矩形(例如正方形)。
[0041]邻接包括栅电极Ga的单元沟槽结构510的台面部分105中的至少一个包括IGFET单元，该IGFET单元具有第一导电类型的源区110、第一导电类型的掺杂区170以及分开源区110与掺杂区170的第二、互补导电类型的体区115。源区110可电连接至发射极电极310并且可直接邻接第一表面101。源区和体区110、115形成第一 pn结，该第一 pn结可大约平行于第一表面101延伸。体区和掺杂区115、170形成第二 pn结，该第二 pn结在各台面部分105的整个横向截面区域之上延伸。
[0042]半导体部分100的层部分108包括漂移层120和直接邻接第二表面102的集电极层130。集电极层130可以是第二导电类型的连续的层。根据其他实施例，例如与RC-1GBT有关的实施例，集电极层130可包括第一导电类型的第一部分和第二导电类型的第二部分，其中第一部分和第二部分沿着一个横向方向或在两个横向方向上交替。集电极层130中的平均净杂质浓度可以是至少lxl016cm_3,例如至少5xl017cm_3。
[0043]绝缘包覆层220 (capping layer)可将单元沟槽结构510中的一些和台面部分105中的一些与发射极电极310介电绝缘,该发射极电极310位于由第一表面101定义的半导体部分的侧面处。接触结构315延伸穿过绝缘包覆层220的开口并且电连接发射极电极310与源区110和邻接源区110的体区115。体区115可包括沿着具有接触结构315的界面的第二导电类型的重掺杂接触区，以减少接触电阻。
[0044]举例说明，发射极电极310电连接至发射极端E，并且可包括至少一个阻挡层311，该阻挡层311具有5nm至10nm范围内的统一厚度并且包括氮化钛TiN层、氮化钽TaN层、钛Ti层或钽Ta层。发射极电极310的主层319可由下列材料组成或包含这些材料:钨或者基于钨的金属、重掺杂的多晶硅、碳C、铝Al、铜Cu或铝和铜的合金(比如AlCu或者AlSiCu)。
[0045]集电极电极320直接邻接第二表面102。集电极电极320电连接至集电极层130并且可由招Al、铜Cu或者招或铜的合金(比如AlS1、AlCu或者AlSiCu)作为主成分而构成，或包含招Al、铜Cu或者招或铜的合金(比如AlS1、AlCu或者AlSiCu)作为主成分。根据其他的实施例，集电极电极320可包括一个、两个、三个或者多个子层，其中每个子层包括镍N1、钛T1、银Ag、金Au、钨W、钼Pt和/或钯Pd中的至少一种作为主成分。例如，子层可包括金属硅化物、金属氮化物、或包括附、11、48、411、1、？丨和/或？(1的金属合金。集电极电极320电连接至或者电耦接至IGBT 500的集电极端C。
[0046]掺杂区170包括具有第一平均净杂质浓度的第一部分171和具有第二平均净杂质浓度的第二部分172，该第二平均净杂质浓度超过至少10倍(例如，至少100倍)的第一平均净杂质浓度。第一部分171从体区115延伸至层部分108中的漂移层120。第一部分171形成体区115和漂移层120之间的大约相同杂质浓度的连续路径。
[0047]第二部分172可以是直接邻接毗连的单元沟槽结构510其中的一个的单部分结构(one-part structure),或者可以是被第一部分171空间地分开的具有两个或者多个子部分的多部分结构(mult1-part structure)。第二平均净杂质浓度可以是至少1000倍的第一平均净杂质浓度。例如，第一部分171和漂移层120中的平均净杂质浓度可以在lxl012cnT3和5xl014m_3之间(例如，在5xl012cm_3和lxl014m_3之间)，并且第二平均净杂质浓度可以是至少lxl016cnT3。在每个部分171、172中，净杂质浓度可以是恒定的、严格递减或者严格递增的。横向杂质浓度分布中的拐点(point of inflect1n)可把第一部分和第二部分171、172彼此分开。
[0048]根据实施例，掺杂区170的第二部分172包括例如，具有电离能大于10meV的深施主(deep donor)或者深双施主(deep double donors)(例如，硫S或者硒Se)。具有S、Se杂质,第二部分172的电效率(electric efficiency)随着温度的增加而增加,提供了用于微调IGBT500的温度性能的更大自由度。
[0049]将第二部分172与包括栅电极Ga的单元沟槽结构510分开的第一部分171的横向宽度w2可以至多是总台面宽度wl的一半。例如，对于直接邻接具有栅电极Ga的单元沟槽结构510并且具有600nm的台面宽度wl的有源台面部分105，第一部分171可具有约230nm的第二宽度w2。
[0050]台面部分105的平行于第一表面101的横向杂质密度分布具有至少一个最小值以及至少一个最大值，该最大值超过该最小值乘因子100倍或更大。
[0051]如图1B所示的掺杂区170的横向杂质密度分布可起因于向台面部分105中局部地引入第一导电类型的杂质，台面部分105具有对应于第一部分171的杂质浓度的同质背景杂质浓度。第二部分172通过对被引进杂质有效的扩散过程形成。在第一部分171中，平均净杂质浓度沿着横向方向是恒定的，并且在第二部分172中，杂质浓度从与相邻单元沟槽结构510的界面处的最大值降低至由背景杂质浓度给定的值。
[0052]图1C的横向杂质分布起因于通过引入第二导电类型的杂质，逆向掺杂具有第一导电类型的高背景杂质浓度的台面部分。第一部分171通过应用于被引进的第二导电类型的杂质的扩散过程形成，并且第二部分172由保持不受引入的杂质影响的台面部分105的一部分形成。
[0053]图1D的横向杂质分布起因于从台面部分105的两侧引进第一导电类型的杂质，以形成包括被第一部分171空间地分开的第一子部分和第二子部分172a、172b的第二部分172，第一部分171具有由背景杂质浓度给定的统一杂质浓度。
[0054]在IGBT 500的正常导通状态运行期间，重掺杂的第二部分172使台面部分105虚拟地(virtually)缩小。被虚拟缩小的台面部分105的影响将以图1A的η沟道的IGBT 500为基础进行讨论，该IGBT具有源区和掺杂区110、170的第一导电类型是η型以及体区115的第二导电类型是P型。等效的考虑适用于第一导电类型是P型以及第二导电类型是η型的P沟道的IGBT。
[0055]在IGBT 500的正常导通状态运行期间，在漂移层120中的载流子等离子包括空穴(hole)和电子，其中载流子等离子越密集，漂移层越导电并且在正常导通状态下的静态损耗越低。在重掺杂的第二部分172中的杂质原子的高浓度静止正离子(stat1narypositive 1n)阻挡空穴通过第二部分172和体区115被从漂移层120中排出。漂移层120中的载流子等离子仍然比没有第二部分172的更密集，并且其结果是漂移层120更导电。在正常导通状态中发生的静态欧姆损耗被降低。
[0056]除了通过扩宽单元沟槽结构510的底部以于稳定载流子等离子的途径之外，为了达到如提及的静态损耗相同程度的改进，台面部分105的横向台面宽度wl能保持相对地在整个垂直延伸L之上的宽度。依赖于缩小台面部分105的宽度的常规途径通常地包括导致在晶元直径之上和在晶片批次的晶片之间的设计的低重复性的危险过程。例如，薄而高的台面部分105受制于在台面部分105之间的空间被填充埋置电极515的材料之前，可让一些台面部分105崩溃的过程。
[0057]具有重掺杂部分172的台面部分105的虚拟缩小实现了没有该危险过程的类似效果O
[0058]根据实施例，分别地，源区110在各台面部分105的第一横向侧面处直接邻接两个相邻单元沟槽结构510中的第一个，并且体区115在台面部分105的第二横向侧面处将源区110与该单元沟槽结构510中的第二个分开，从而保持流经IGBT 500的最大短路电流足够小。
[0059]第二部分172的电效率越高，体区115和第二部分172之间的距离Λ I越小。距离Λ I可以是台面部分105的垂直延伸L的至多一半。根据实施例，该实施例中源区110在台面部分105的第一横向侧面处直接邻接第一相邻单元沟槽结构510并且与第二单元沟槽结构510分开，第一部分171将第二部分172与第一单元沟槽结构510分开并且第二部分172可直接邻接体区115。在这种情况下，用于形成第二部分172的过程并不影响沿着第一横向侧面的在体区115和掺杂区170的第一部分171之间的pn结处的杂质浓度，在该第一横向侧面处，IGBT500在正常导通状态下沿着包括栅电极Ga的第一单元沟槽结构510形成导电的反相沟道，并且在该第一横向侧面处的杂质浓度确定了 IGFET单元的局部阈值电压。
[0060]第二部分172的垂直延伸Λ 2可以是台面部分105的垂直延伸L的至多一半。具有小的垂直延伸Λ2，第二部分172作为场截止(field stop)效果较差，从而小的垂直延伸Λ 2避免了 IGBT 500阻断能力的退化。
[0061]图1A涉及单元沟槽结构510中的一些的埋置电极515形成场电极F的实施例，场电极F可电连接至发射极电极310和发射极端Ε。在具有场电极F的单元沟槽结构510之间的辅助台面部分105 (ancillary mesa sect1n)可包括次级掺杂部分和将次级掺杂区与第一表面101分开的次级体区115b。次级掺杂区可包括对应于第一部分和第二部分171、172的弱掺杂部分和重掺杂部分。包覆绝缘层220可以介电绝缘或者可以不介电绝缘发射极电极310与场电极F。
[0062]图1E涉及不具有场电极F的实施例。源区110可在台面部分105的第一横向侧面处和可沿着与第一横向侧面相对的第二横向侧面的第二部分172处分别形成。
[0063]半导体部分100可进一步包括在集电极层130和漂移层120之间的场截止层或者缓冲层128。截止层/缓冲层128中的平均净杂质浓度可以在5xl015cm_3和lxl018m_3之间(例如,在lxl015cm_3至5xl016m_3范围之内)，并且可超过至少五倍的漂移层120中的平均净杂质浓度。
[0064]根据实施例，截止层/缓冲层128可具有在垂直方向上的不同质掺杂，展示为一个或者多个局部极大值和/或者一个或者多个局部极小值。在局部极大值处，峰值掺杂可超过截止层/缓冲层128中的平均净杂质浓度高达100的因子，同时局部极小值可展示低至漂移层120中的杂质浓度的杂质浓度。
[0065]图1F涉及具有集电极层130的RC-1GBT，集电极层130包括第二导电类型的第一部分131和第一导电类型的第二部分132。第一部分和第二部分131、132沿着一个横向方向或沿两个横向方向上交替。附加接触结构315电连接发射极电极310与次级体区115b的一些或者全部。次级体区115b形成集成续流二极管(free-wheeling d1de)的阳极区域并且集电极层130的第二部分132形成该集成续流二极管的阴极区域，该续流二极管在发射极电极310和集电极电极320之间有效。
[0066]图1G的IGBT 500包括在一对栅电极Ga之间的四个场电极F。发射极电极310电连接至该场电极F以及源区和体区110、115，源区和体区110、115在每个栅电极Ga的两个侧面上的有源台面部分105中。
[0067]图2A示出了包括单元沟槽结构510中的栅电极和场电极Ga、F的IGBT 500的示意性剖视图。体区115和层部分108之间的台面部分105的掺杂区170包括与包括栅电极Ga的单元沟槽结构510分开的重掺杂的第二部分172，以及直接邻接包括栅电极Ga的单元沟槽结构510的源区110。台面部分105的横向台面宽度wl为约600nm，并且将第二部分172与包括栅电极Ga的单元沟槽结构510分开的第一部分171的横向宽度w2为约230nm。
[0068]图2B示出了在台面部分105中不具有第二部分172的常规IGBT500x的等价剖视图，该台面部分105具有如图2A的IGBT 500相同的横向台面宽度wl。
[0069]图3A示出了图2A的IGBT 500在正常导通状态期间，台面部分105中的空穴电流密度。没有空穴穿过第二部分172。在正常导通状态下，第二部分172有效的减少了穿过体区115被从漂移层120排出至接触结构315的空穴的总量。与图3B所示的参考IGBT 500x在正常导通状态下的空穴电流相比，重掺杂的第二部分172有效地减少了穿过体区115被从漂移层120排出至发射极电极320的空穴的总量。
[0070]图4A和图4B示出了图2A和图2B的IGBT 500、500x在集电极-发射极电压Vce为20V的关断期间的空穴电流密度。关断期间的快速载流子移除(removal)减少了动态的开关损耗。至少对于Vee大于20V，在关断期间第二部分172并不阻断从漂移层120移除载流子。至少从Vra的阈值电平开始，在关断期间，第二部分172没有不利地影响或者仅低程度的不利地影响空穴电流密度，并因此影响动态开关损耗。
[0071]换言之，在正常导通状态下具有台面宽度wl为600nm的被虚拟缩小的台面部分105的IGBT 500，表现为像具有台面宽度wl为300nm的台面部分的常规IGBT，但是在关断期间，图2A的IGBT示出了相当具有台面宽度wl为600nm的图2B的常规IGBT 500x的表现。
[0072]图5示出了用于说明包括被虚拟缩小的台面部分的IGBT 500y的击穿特性11，以及具有未被虚拟缩小的台面部分的常规参考器件的击穿特性12。当泄露电流按至多2的因子小幅增加时，击穿电压大约相同。被虚拟缩小的台面部分提升了导通状态的特性，而没有不利地影响击穿性能。
[0073]图6A至图6C涉及基于半导体衬底500a制造具有被虚拟地缩小的台面部分的IGBT的方法，该半导体衬底500a由单晶半导体材料的半导体层10a组成或者包括单晶半导体材料的半导体层10a。单晶半导体材料可包括硅S1、碳化硅SiC、锗Ge、硅锗晶体SiGe、氮化镓GaN或者砷化镓GaAs。例如，半导体衬底500a可以是硅晶圆，能制得多个完全相同的半导体裸片。半导体层10a具有平坦的第一表面101以及与第一表面101平行的第二表面102。
[0074]沟槽510a被蚀刻从第一表面101进入半导体层10a中直至层部分108。沟槽510a可具有垂直侧壁或者是稍微倾向第一表面101的侧壁，其中沟槽510a随着距第一表面101的距离的增加锥形化。沟槽510a的垂直延伸L可在2μπι至7μπι的范围内。沟槽510a的横向宽度W可小于2 μ m,例如，小于1.2 μ m。沟槽510a之间的台面部分105的横向台面宽度wl可小于I μ m,例如，至多为600nm。
[0075]沟槽510a可以是在规律方式下以相同节距布置的平行条状。根据其他实施例，沟槽510a的横向截面区域可以是圆、椭圆、卵形或者具有或没有圆角的多边形(比如六边形或者矩形(例如正方形))或环形。例如，沟槽510a中的两个或者三个可形成具有两个或者三个同心环的布置，其中该环可以是圆、椭圆、卵形或者具有或者没有圆角的矩形(例如正方形)。沟槽510a可以具有相同的深度。根据其他的实施例，两种类型的沟槽510a可被提供具有不同的垂直延伸。
[0076]台面部分105可包括在背景杂质浓度中的背景杂质类型的杂质。例如，台面部分105可源于在背景杂质浓度中通过外延掺杂(epitaxy dope)和原位掺杂(in_situ dope)生成的层。举例说明，背景杂质类型可以是η型，并且背景杂质浓度可以是最多5X1014cm_3的低浓度，例如至多5xl012cm_3。
[0077]杂质可选择性地被引入台面部分105的第二侧壁中，其中第二侧壁分别面向第二横向侧面。没有杂质或者仅很少杂质被穿过沟槽510a的底部引进层部分108中，并且没有杂质或者仅很少杂质在与第二横向侧面相对的第一横向侧面处被引进台面部分105的第一侧壁。
[0078]根据图6A所示的实施例，第一导电类型的杂质可以通过以等于或者大于tan(W/L)的注入角度α倾斜注入的方式被注入，其中注入角度α参照第一表面101垂直方向的法线被定义。在注入期间，台面部分105遮盖沟槽底部和第一侧壁。
[0079]作为选择，杂质使用与推入(drive-1n)步骤结合的等离子沉积被引进，以提供垂直地同质杂质分布。在drive-1n步骤之前，在沟槽510a底部或者在第一侧壁处的被注入区可被移除。作为选择，在等离子沉积之前，可提供覆盖沟槽底部和/或第一侧壁并且暴露第二侧壁的杂质掩模。
[0080]根据另一个实施例，等离子沉积是受控的，以使在沟槽510a中杂质源随着距第一表面101的距离增加而耗尽，并且在沟槽底部之上完全耗尽。结果是随着距第一表面101的距离增加，第二部分172中的杂质浓度减少。替代等离子沉积，其他实施例可依靠例如从多晶娃的重掺杂的牺牲层(sacrificial layer)向外扩散。
[0081]绝缘层可通过沉积或者热生长(thermal growth)被提供。绝缘层沿沟槽510a排列。绝缘层的材料可以是半导体氧化物或者半导体氮化物，例如二氧化硅、氮氧化硅或者氮化硅。重掺杂的多晶材料可以被沉积，填充沿着绝缘层排列的沟槽510a。沟槽510a中被沉积材料的部分形成提供栅电极Ga和场电极F的埋置电极515。
[0082]P型杂质可穿过第一表面101被引入台面部分105中，其中在面向第一表面101的台面部分105的上部中，P型杂质对通过倾斜注入被注入的杂质进行逆向掺杂。η型杂质可在台面部分105的部分中使用杂质掩模被引入，该台面部分105直接邻接具有栅电极Ga的被填充沟槽510a中的一些。绝缘包覆层220a可被沉积，并且接触开口 315a可被蚀刻穿过绝缘包覆层220a至少进入包括源区110的台面部分105中。
[0083]图6B示出了从图6A的沟槽510a中暴露的单元沟槽结构510，其中单元沟槽结构510中的一些包括栅电极Ga并且其他的单元沟槽结构510包括与栅电极Ga电气地分开的场电极F。源区110在第一横向侧面处形成。掺杂区170的重掺杂的第二部分172在具有源区110的有源台面部分105和没有源区110的无源辅助台面部分105两者的第二横向侧面上形成。无源辅助台面部分105中的次级掺杂区170b还可包括弱掺杂的第一部分171和重掺杂的第二部分172。
[0084]图6C涉及没有场电极并且例如根据如图6A和图6B的方法制造的IGBT 500。每个单元沟槽结构510包括栅电极Ga，并且每个台面部分105是有源台面部分，该有源台面部分包括沿第一横向侧面形成的源区110以及具有与第一横向侧面间隔开并且沿着第二横向侧面形成的重掺杂的第二部分172的掺杂区170。由于源区110和第二部分172在相对的侧面上形成，第二部分172的杂质浓度的波动并不影响局部阈值电压，该阈值电压由各台面部分105中沿着第一横向侧面的在体区115和掺杂区170之间的pn结定义。
[0085]图7A至图7C涉及具有与包括栅电极Ga的共同的单元沟槽结构510镜像反转(mirror-1nverted)布置的有源台面部分105的实施例。如参考图6A所描述的,沟槽510a在半导体层10a中形成。掩模层(例如，HDP氧化物、非晶硅、多晶硅或者碳)可被沉积以覆盖第一表面101和沟槽510a、510b的开口，填充或者不填充沟槽510a、510b。掩模层可通过光刻蚀过程被图案化以提供注入掩模710，该注入掩模710覆盖被提供用于形成栅电极的第一沟槽510a的开口，并且暴露被提供用于形成场电极的第二沟槽510b的开口。第一注入以等于或者大于tan(W/L)的第一注入角度α执行。
[0086]另一个实施例可在提供注入掩模710之前，提供对第一沟槽510a的暂时填充。例如，在沉积掩模层之前，第一沟槽和第二沟槽510a、510b两者均被一种或者多种牺牲材料填充，该牺牲材料可以是或者可以包括绝缘材料、导电材料或者本征半导体材料。第二沟槽510b中的牺牲填充物在注入之前至少部分地被凹进，以及在第一沟槽510a中的牺牲填充物在注入之后至少部分地被凹进。
[0087]另一个实施例可在提供注入掩模710之前，提供对第一沟槽510a的最终填充。绝缘层可在沟槽蚀刻之后被提供。绝缘层沿沟槽510a、510b排列，并且可提供最终器件(finalized device)中的栅绝缘层。导电材料(比如多晶硅)被沉积并且被凹进，以填充沟槽510a、510b。导电材料可提供最终器件中的栅电极。在掩模层沉积和图案化之后，注入掩模710覆盖第一沟槽510a中的导电材料并暴露第二沟槽510b中的导电材料。在第一注入之前，使用注入掩模710作为蚀刻掩模的蚀刻过程可从第二沟槽510b中移除被提供用于形成场电极的导电材料。该蚀刻过程可使用绝缘层作为蚀刻停止层(etch stop)。
[0088]图7A示出了覆盖第一沟槽510a并且暴露第二沟槽510b的注入掩模710。第一沟槽510a可用注入掩模710的材料或者用提供了最终器件的栅绝缘层和栅电极的绝缘层材料和导电材料完全填充或者部分地填充。第一注入仅在面向被提供用于形成场电极的第二沟槽510b的台面部分105的第二侧壁处有效。
[0089]第二注入以等于或者大于tan (W/L)的并且与第一注入角度α相反的第二注入角度β执行。
[0090]图7Β示出了使用注入掩模710以β =-α的注入角度β执行的第二注入。第二注入仅在面向第二沟槽510b的台面部分105的第一侧壁处有效。
[0091]图7C示出了源于图7A至图7B所描述过程的IGBT 500。有源台面部分105中的掺杂部分170中的重掺杂的第二部分172和无源台面部分105中的次级掺杂部分170b中的第二部分172直接邻接包括场电极F的单元沟槽结构510。重掺杂的第二部分172不会沿着包括栅电极Ga的单元沟槽结构510形成。
[0092]图8A至图8D涉及在距体区115和漂移区120两者一定距离处，虚拟缩小具有掺杂区170的重掺杂的第二部分172的台面部分105的方法。
[0093]如参考图6A所描述的，临时沟槽510y被从第一表面101引入半导体衬底500a的半导体层10a中。该临时沟槽510y具有小于最终器件中的单元沟槽结构的垂直延伸L的垂直长度11。例如，该垂直延伸11可以大于0.25x L并且小于0.75x L。
[0094]图8A示出了具有垂直延伸11的临时沟槽51y。
[0095]η型杂质通过垂直注入、通过气相扩散、通过从高的η掺杂的牺牲层中向外扩散或者通过使用旋涂型掺杂物(spin-on dopant)被引进。在η型杂质引进期间,注入掩模可覆盖临时沟槽510y之外的第一表面101。作为选择，在临时沟槽510y之外的第一表面101中的引进的杂质可被移除，例如通过蚀刻过程或者磨削过程(grinding process)被移除。
[0096]图8B示出了类似穿过临时沟槽510y的底部引进杂质的实施例的垂直注入。
[0097]高温过程可将注入的杂质推入邻接的半导体层10a的部分中。
[0098]图8C示出了所产生的临时杂质区172y，其在半导体层10a的处于临时沟槽510y之间的部分中横向延伸。
[0099]临时沟槽510y被进一步凹进。根据实施例，凹部可使临时沟槽510y延伸直至最终器件中的单元沟槽结构的垂直延伸。根据其他实施例，一个或者多个进一步注入可在临时沟槽510y的不同深度处执行。
[0100]图8D示出了在穿过临时沟槽510y的底部的注入中暴露的重掺杂的第二部分172。该重掺杂的第二部分172能在距第一表面101 —定距离处被提供，以使在体区115的区域中不发生逆向掺杂。另外，第二部分172可与漂移区120间隔开。
[0101]虽然本文中举例说明和描述了特定的实施例，但在不脱离本发明的范围情况下，本领域的普通技术人员可领会可替代所示和所描述的特定的实施例的各种替代的和/或等效的实现方式。本申请旨在涵盖本文所讨论的特定的实施例的任何改编或者变化。因此，本发明旨在仅由权利要求及其等同物限制。
【权利要求】
1.一种绝缘栅双极型晶体管，包括: 台面部分，其在两个单元沟槽结构之间从半导体部分的第一表面延伸至所述半导体部分的层部分； 源区，其形成于所述台面部分中并且电连接至发射极电极；以及 掺杂区，其通过互补的导电类型的体区与所述源区分开，所述掺杂区包括具有第一平均净杂质浓度的第一部分和具有超过至少十倍的所述第一平均净杂质浓度的第二平均净杂质浓度的第二部分，其中所述第一部分从所述体区延伸至所述层部分。
2.如权利要求1所述的绝缘栅双极型晶体管，其中 所述第二平均净杂质浓度超过至少十倍的所述层部分中的漂移层的直接邻接部分中的第三平均净杂质浓度。
3.如权利要求1所述的绝缘栅双极型晶体管，其中 所述漂移层的直接邻接所述第一部分的部分中的第三平均净杂质浓度和所述第一平均净杂质浓度彼此偏差不超过10%。
4.如权利要求1所述的绝缘栅双极型晶体管，其中 所述掺杂区的所述第二部分直接邻接所述体区。
5.如权利要求1所述的绝缘栅双极型晶体管，其中 所述掺杂区的所述第二部分与所述层部分间隔开。
6.如权利要求1所述的绝缘栅双极型晶体管，进一步包括: 在所述两个单元沟槽结构的第一单元沟槽结构中的栅电极和在所述两个单元沟槽结构的第二单元沟槽结构中的场电极，其中 所述第二部分直接邻接所述第二单元沟槽结构，并且所述第一部分将所述第二部分与所述第一单元沟槽结构分开。
7.如权利要求1所述的绝缘栅双极型晶体管，其中 所述源区直接邻接所述两个单元沟槽结构中的第一单元沟槽结构，并且所述体区将所述源区与所述两个单元沟槽结构中的第二单元沟槽结构分开。
8.如权利要求7所述的绝缘栅双极型晶体管，其中 所述第二部分直接邻接所述第二单元沟槽结构，并且所述第一部分将所述第二部分与所述第一单元沟槽结构分开。
9.如权利要求1所述的绝缘栅双极型晶体管，其中 所述掺杂区的所述第二部分与所述体区间隔开。
10.如权利要求1所述的绝缘栅双极型晶体管，其中 所述第二部分在至多50 %的所述掺杂区的垂直延伸之上延伸。
11.如权利要求1所述的绝缘栅双极型晶体管，其中 所述第二部分在至少50%的所述台面部分的横向台面宽度之上延伸。
12.如权利要求1所述的绝缘栅双极型晶体管，其中 所述第二部分包括两个被空间地分开的子部分，并且所述第一部分将所述第二部分的所述两个子部分分开。
13.如权利要求1所述的绝缘栅双极型晶体管，其中 所述单元沟槽结构中的第一单元沟槽结构包括栅电极并且所述单元沟槽结构中的第二单元沟槽结构包括场电极， 所述台面部分形成在所述第一单元沟槽结构中的一个和所述第二单元沟槽结构中的一个之间， 所述源区直接邻接与所述台面部分邻接的所述第一单元沟槽结构， 所述体区将所述源区与所述第二单元沟槽结构分开，并且 所述掺杂区的所述第二部分直接邻接所述第二单元沟槽结构。
14.如权利要求13所述的绝缘栅双极型晶体管，其中 辅助台面部分形成在成对的所述第二单元沟槽结构之间，所述辅助台面部分包括次级掺杂区和将所述次级掺杂区与所述第一表面分开的次级体区，所述次级掺杂区包括具有所述第一平均净杂质浓度的第一部分和具有所述第二平均净杂质浓度的第二部分，所述第一部分在所述次级体区和所述层部分中的漂移层之间延伸。
15.如权利要求1所述的绝缘栅双极型晶体管，其中 所述掺杂区的所述第二部分包括硫3原子和/或硒％原子。
16.一种制造绝缘栅双极型晶体管的方法，所述方法包括: 提供从第一表面延伸至半导体部分中的层部分的沟槽， 向所述沟槽之间的台面部分中引入杂质， 从被引入的所述杂质中形成通过体区与源区分开的掺杂区的第二部分，所述源区电连接至发射极电极，所述第二部分具有第二平均净杂质浓度，所述第二平均净杂质浓度超过至少十倍的所述掺杂区的第一部分中的第一平均净杂质浓度，其中所述第一部分分别从所述体区延伸至所述层部分。
17.如权利要求16所述的方法，其中 引入所述杂质的步骤包括以相对所述第一表面的法线的一个或者多个注入角度向所述台面部分中注入所述杂质，其中所述注入角度数大于，其中I是所述沟槽的宽度并且I是所述沟槽的垂直延伸。
18.如权利要求16所述的方法，其中 引入所述杂质的步骤包括等离子扩散过程，所述等离子扩散过程利用被控制以在所述沟槽的底部处被耗尽的杂质源。
19.如权利要求16所述的方法，进一步包括: 在引入所述杂质之前填充所述沟槽，所述沟槽包括第一沟槽和第二沟槽； 提供覆盖被填充的所述第一沟槽并且暴露被填充的所述第二沟槽的注入掩模； 使用所述注入掩模作为蚀刻掩模，至少部分地凹进所述第二沟槽中的填充物；以及 通过使用所述注入掩模的注入引入所述杂质。
20.如权利要求16所述的方法，其中 提供所述沟槽的步骤包括提供临时沟槽以及在所述临时沟槽的底部中引进所述第一杂质之后，凹进所述临时沟槽以从凹进的所述临时沟槽提供的所述沟槽。
【文档编号】H01L29/423GK104465734SQ201410465273
【公开日】2015年3月25日 申请日期:2014年9月12日 优先权日:2013年9月13日
【发明者】J·G·拉文, A·菲利波, H-J·舒尔策, C·耶格, R·巴布斯克, A·维莱 申请人:英飞凌科技股份有限公司
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