一种用于检测半导体制程状态的检测结构的制作方法
【专利摘要】本实用新型提供一种用于检测半导体制程状态的检测结构，所述用于检测半导体制程状态的检测结构至少包括：分别制备于N阱和P阱上的N型掺杂区域和P型掺杂区域，所述N型掺杂区域和所述P型掺杂区域位于切割道；所述N型掺杂区域和所述P型掺杂区域上分布有监测区域和对照区域，所述监测区域和所述对照区域为上连金属层结构，所述上连金属层结构包括层叠的多个金属层和多个通孔层，所述监测区域的上连金属层结构连接到有源区，所述对照区域的上连金属层结构不连接到有源区。本实用新型提供的用于检测半导体制程状态的检测结构简单，对光敏感区域的制程状态监控及时、快速且高效，同时能适用于较小线宽的制程工艺，如65nm/48nm/28nm/20nm工艺等。
【专利说明】一种用于检测半导体制程状态的检测结构
【技术领域】
[0001]本实用新型涉及一种半导体工艺检测版图设计，特别是涉及一种用于检测半导体制程状态的检测结构。
【背景技术】
[0002]随着半导体工艺的不断发展，集成电路已经从单个晶片上制作少数互连器件发展到能够制作数以百万计的器件，同时该发展还在不断的继续，集成电路的进步和更新换代是以加工工艺的最小线宽的缩小为主要标志的。集成电路芯片内部采用金属薄膜引线来传导工作电流，这种传导电流的金属薄膜称作互连引线。线宽的不断缩小和集成度的提高给金属互连层带来了巨大的挑战，互连引线变得更细、更窄、更薄，对光的敏感度越来越高、所承受的电流密度越来越高。在较高的电流密度作用下，互连引线中的金属原子将会沿着电子运动方向进行迁移，这种现象就是电迁移(EM)。电迁移能使集成电路中的互连引线在工作过程中产生断路或短路，从而引起集成电路失效，研究表明，金属互连线的电迁移是引起集成电路失效的一种重要机制。
[0003]目前，由于铜的低介电系数特性，铜已经慢慢取代铝成为半导体器件的互连线。铜在形成内连线后的制备过程中，电化学反应在光激发的时候会非常迅速，如图1所示，电场的作用使铜离子产生定向运动，即铜离子的迁移现象，铜离子的迁移伴随着质量的输运，铜会在局部堆积或迁移掉，如图1左侧结构所示，当铜离子得电子变成铜就在局部堆积1，如图1右侧结构所示，当铜失电子变成铜离子就会形成空洞2。如图2及图3所示，在局部堆积的地方，影响后续的阻挡层或铜的生长而形成空洞，使产品出现可靠性和时序等问题；在局部迁移空的地方，后续的阻挡层不连续而引起与下层金属层的断线3，使产品出现电路断线问题。其主要表现为:①在互连引线中形成空洞，增加了电阻；②空洞长大，最终贯穿互连引线，形成断路；③在互连引线中形成晶须，造成层间短路；④晶须长大，穿透钝化层，产生腐蚀源。
[0004]线宽的不断缩小和集成度的提高对半导体制备过程中的各个环节都提出了更高的要求。特别的，在通孔层的填充工艺中，由于器件的芯片工艺对光的敏感度很高，55nm/45nm制程的工艺中通孔层的填充已经很容易填不好，通孔层底部的小洞已经很容易引起失效；对于28nm及更先进制程的工艺，因为通孔层更小，光导致铜迁移所带来的堆积和空洞对良率的影响也更大。
[0005]目前对芯片铜迁移所带来的堆积和空洞的监控主要依靠全芯片电子束扫描，这样的操作速度慢、成本高，且不够敏感，容易漏掉真正的问题，尤其是在通孔层底部的问题很不容易被发现。如何及时、快速、高效在芯片上监控光控制失效与否，以提高线能良率、降低损失成为芯片制造的重要课题。
实用新型内容
[0006]鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种用于检测半导体制程状态的检测结构，用于解决现有技术中对光激发导致铜迁移所带来的堆积和空洞的监控操作速度慢、成本高，且不够敏感、容易遗漏等问题。
[0007]为实现上述目的及其他相关目的，本实用新型提供一种用于检测半导体制程状态的检测结构，所述用于检测半导体制程状态的检测结构至少包括:分别制备于N阱和P阱上的N型掺杂区域和P型掺杂区域；所述N型掺杂区域和所述P型掺杂区域上均分布有监测区域和对照区域，所述监测区域和所述对照区域为上连金属层结构，所述上连金属层结构包括层叠的多个金属层和多个通孔层，所述监测区域的上连金属层结构与相应的N型掺杂区域或P型掺杂区域连接，所述对照区域的上连金属层结构与相应的N型掺杂区域或P型掺杂区域隔离。
[0008]优选地，所述检测结构形成于待检测晶片上的芯片之间的切割道区域内。
[0009]优选地，所述检测结构在所述切割道区域内设置的数量至少为3组。
[0010]优选地，所述N型掺杂区域和所述P型掺杂区域的面积分别至少为40um*20um。
[0011]优选地，所述对照区域的上连金属层在所述N型掺杂区域和所述P型掺杂区域上的数量分别至少为2个。
[0012]优选地，所述监测区域和所述对照区域相邻排布。
[0013]优选地,相邻两个所述上连金属层结构间的距离设定为0.1um?5um。
[0014]优选地，所述对照区域的上连金属层结构为长方形、圆形或三角形中的任意一种。
[0015]优选地，所述上连金属层结构为上连铜层结构。
[0016]如上所述，本实用新型的检测制程状态的版图设计，具有以下有益效果:版图设计简单，对光敏感区域的制程状态监控及时、快速且高效，同时能适用于更小线宽的制程工艺。
【专利附图】
【附图说明】
[0017]图1显示为铜迁移造成局部堆积和空洞的原理示意图。
[0018]图2显不为铜迁移造成堆积和空洞的不意图。
[0019]图3显示为铜迁移造成断线的示意图。
[0020]图4显示为本实用新型的检测制程状态的版图设计的纵向截面示意图。
[0021]图5显示为本实用新型的检测制程状态的版图设计的俯视示意图。
[0022]元件标号说明
[0023]1铜迀移引起的堆积
2铜迁移引起的空洞
3空洞导致的断线
4用于检测半导体制程状态的检测结构
41N型掺杂区域
42P型掺杂区域
43监测区域
44对照区域
45上连金属层结构
46CT (引线孔)
Ml第一金属层
Vl第一通孔层
M2第二金属层
V2第二通孔层
TM4.属顶层
【具体实施方式】
[0024]以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。
[0025]请参阅图4及图5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，遂图式中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0026]如图4及图5所示，本实用新型提供一种用于检测半导体制程状态的检测结构4，所述用于检测半导体制程状态的检测结构4至少包括:分别制备于N阱和P阱上的N型掺杂区域41和P型掺杂区域42，如图4所示，相邻分布的N阱和P阱上分别制备了 N型掺杂区域41和P型掺杂区域42。所述N型掺杂区域41和所述P型掺杂区域42上均分布有监测区域43和对照区域44，所述监测区域43和所述对照区域44为上连金属层结构45，所述上连金属层结构包括层叠的多个金属层和多个通孔层，如图4所示，所述上连金属层结构45从下到上依次为层叠的第一金属层Ml、第一通孔层V1、第二金属层M2、第二通孔层V2直至金属顶层的TM。所述监测区域43的上连金属层结构45与相应的N型掺杂区域或P型掺杂区域通过CT (引线孔)46连接，所述对照区域44的上连金属层结构45与相应的N型掺杂区域或P型掺杂区域隔离。在本实施例中，所述上连金属层结构为上连铜层结构。[0027]所述检测结构4形成于待检测的半导体器件的切割道区域内。所述用于检测半导体制程状态的检测结构4在所述切割道区域内设置的数量至少为3组，本实施例中以其中一组用于检测半导体制程状态的检测结构4为例，如图5所示，一组所述用于检测半导体制程状态的检测结构4在切割道相邻排布、结构对称，其中，图5左侧为N型掺杂区域41，右侧为P型掺杂区域42。
[0028]所述N型掺杂区域41和P型掺杂区域42的面积至少分别为40um*20um，在本实施例中，所述N型掺杂区域41和N型掺杂区域42的面积设定为40um*20um，所述N型掺杂区域41和P型掺杂区域42的面积应尽量大以提高检测的灵敏度。
[0029]所述监测区域43的上连金属层结构45在所述N型掺杂区域41和所述P型掺杂区域42上的数量分别大于等于I个，如图5所示，在本实施例中，N型掺杂区域41和P型掺杂区域42上分别有I个监测区域43的上连金属层结构45。所述对照区域44的上连金属层结构45在所述N型掺杂区域41和所述P型掺杂区域42上的数量分别设定至少为2个，如图5所示，在本实施例中，N型掺杂区域41和P型掺杂区域42上分别有4个对照区域的上连金属层结构45。所述监测区域43的上连金属层结构45和所述对照区域44的上连金属层结构45分布尽量近以提高检测的敏感性，设定相邻两个所述上连金属层结构45间的距离为0.1um?5um，在本实施例中，相邻两个所述上连金属层结构45之间的距离设定为5um。
[0030]所述监测区域43和所述对照区域44相邻排布，便于对照。
[0031]所述对照区域44的上连金属层结构45的横截面为长方形、圆形或三角形等各种形状中的任意一种，如图5所示，本实施例中，对照区域44的上连金属层结构45设定为长方形。
[0032]所述用于检测半导体制程状态的检测结构4的监测时间点可以是长阻挡层之前，可以是机械研磨后，也可以是任何一道可能有电化学环境的制程之后。
[0033]在本实用新型提供的用于检测半导体制程状态的检测结构中，考虑到芯片中最容易因为光控制引起铜迁移和空洞导致集成电路失效的结构是N型掺杂区域41和P型掺杂区域42，同时又不能影响正常芯片的性能，所以特意选择在切割道设计该检测半导体制程状态的检测结构4。N型掺杂区域41和P型掺杂区域42的面积要大于等于40um*20um，才能有效提高制程异常时的灵敏度。在N型掺杂区域41和P型掺杂区域42上分别排布多个上连金属层结构45，在本实施例中，所述上连金属层结构为上连铜层结构。上连铜层结构45分为监测区域43和与之结构类似的对照区域44，监测区域43通过CT (引线孔)46连接到有源区而对照区域44不必连接到有源区。监测区域43和与之结构类似的对照区域44要相邻布置，同时对照区域44可多放置几组，为了便于比较。如图5所示，在相邻分布的N型掺杂区域41和P型掺杂区域42上分别分布有I个长方形的监测区域43和4个长方形的对照区域44，所述监测区域43通过CT (引线孔)46连接到有源区，所述监测区域43的3个方向上分布了 4个对照区域44，大大提高了对照的客观性及准确性。同时监测区域43上的铜层分布尽量紧凑，铜层间的距离小能大大提高检测制程异常的灵敏度，设定所监测区域43的相邻两个上连铜层结构之间的距离为0.1um?5um。考虑到铜迁移导致集成电路失效产生的概率，需要尽量多放几组这样的检测结构。同时对照区域的设计可以稍微变化，可以是长方形、圆形或三角形等各种形状中的任意一种或几种，以提高随机性。在任何一道可能有电化学环境或能引起铜迁移带来堆积和空洞的制程之后，不需要对全芯片进行电子束扫描，只需用电子束扫描本实用新型提供的用于检测半导体制程状态的检测结构4的监测区域43和与之结构类似的对照区域44，就可以检测到铜层和通孔层底部的铜迁移情况，能实时、快速、高效监控制程的好坏，此方法简单、方便且不会增加额外的制程步骤，从理论上可行，高效。
[0034]综上所述，本实用新型提供一种用于检测半导体制程状态的检测结构4，所述用于检测半导体制程状态的检测结构4至少包括:分别制备于N阱和P阱上的N型掺杂区域和P型掺杂区域；所述N型掺杂区域和所述P型掺杂区域上均分布有监测区域和对照区域，所述监测区域和所述对照区域为上连金属层结构，所述上连金属层结构包括层叠的多个金属层和多个通孔层，所述监测区域的上连金属层结构与相应的N型掺杂区域或P型掺杂区域连接，所述对照区域的上连金属层结构与相应的N型掺杂区域或P型掺杂区域隔离。本实用新型的N型掺杂区域41和P型掺杂区域42面积大、监测区域43上的铜线排布紧凑，能大大提高检测敏感区域制程状态的灵敏度，适用于28nm及更先进制程的半导体制程状态检测；同时，本实用新型的用于检测半导体制程状态的检测结构4没有增加额外的制程步骤，方法简单；此外，本实用新型的用于检测半导体制程状态的检测结构4能方便的运用于任何一道可能有电化学环境或能引起铜迁移带来堆积和空洞的制程之后，能及时在半导体的制备过程中检测到光激发导致的铜迁移情况。所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0035]上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属【技术领域】中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。
【权利要求】
1.一种用于检测半导体制程状态的检测结构，其特征在于，所述检测结构至少包括:分别制备于N阱和P阱上的N型掺杂区域和P型掺杂区域；所述N型掺杂区域和所述P型掺杂区域上均分布有监测区域和对照区域，所述监测区域和所述对照区域为上连金属层结构，所述上连金属层结构包括层叠的多个金属层和多个通孔层，所述监测区域的上连金属层结构与相应的N型掺杂区域或P型掺杂区域连接，所述对照区域的上连金属层结构与相应的N型掺杂区域或P型掺杂区域隔离。
2.根据权利要求1所述的用于检测半导体制程状态的检测结构，其特征在于:所述检测结构形成于待检测晶片上的芯片之间的切割道区域内。
3.根据权利要求2所述的用于检测半导体制程状态的检测结构，其特征在于:所述检测结构在所述切割道区域内设置的数量至少为3组。
4.根据权利要求1所述的用于检测半导体制程状态的检测结构，其特征在于:所述N型掺杂区域和所述P型掺杂区域的面积分别至少为40um*20um。
5.根据权利要求1所述的用于检测半导体制程状态的检测结构，其特征在于:所述对照区域的上连金属层在所述N型掺杂区域和所述P型掺杂区域上的数量分别至少为2个。
6.根据权利要求1所述的用于检测半导体制程状态的检测结构，其特征在于:所述监测区域和所述对照区域相邻排布。
7.根据权利要求1所述的用于检测半导体制程状态的检测结构，其特征在于:相邻两个所述上连金属层结构间的距离设定为0.1um?5um。
8.根据权利要求1所述的用于检测半导体制程状态的检测结构，其特征在于:所述对照区域的上连金属层结构为长方形、圆形或三角形中的任意一种。
9.根据权利要求1所述的用于检测半导体制程状态的检测结构，其特征在于:所述上连金属层结构为上连铜层结构。
【文档编号】H01L23/544GK203787418SQ201420072327
【公开日】2014年8月20日 申请日期:2014年2月19日 优先权日:2014年2月19日
【发明者】文智慧, 李日鑫 申请人:中芯国际集成电路制造(北京)有限公司