[0001]本公开涉及存储器装置，特别涉及具有sram单元的存储器装置。
背景技术：
：：[0002]半导体集成电路(integratedcircuit,ic)工业已经历了指数性的成长。ic的材料及设计在技术上的进步已经产生了好几世代的ic，其中每一代比起前一代，都具有更小、更复杂的电路。在ic发展的过程中，功能密度(functionaldensity,例如：每单位芯片面积的互连装置的数量)通常会增加，而几何尺寸(例如：使用制造工艺所能产生的最小组件(或线路))则会缩小。这种微缩的过程通常会通过提高生产效率及降低相关成本来提供益处。这种微缩也增加了ic工艺及制造的复杂性。[0003]举例来说，随着集成电路(ic)技术朝着更小的技术节点发展，多重栅极装置已被引入，以通过增加栅极-通道耦合、降低截止状态(off-state)电流、以及降低短通道效应(short-channeleffect,sce)来改善栅极控制。多重栅极装置通常是指所具有的栅极结构或栅极结构的一部分被设置在通道区域的多于一个的侧面上。鳍式场效晶体管(fin-likefieldeffecttransistors,finfet)及栅极全环晶体管(gate-all-around,gaa)(两者亦被称为非平面晶体管)为多重栅极装置的范例，且已成为高性能及低漏电(leakage)应用中颇受欢迎且颇具希望的候选者。finfet具有举升的(elevated)通道，且通道的多于一个侧面上有栅极围绕(举例来说，自基板延伸的半导体材料的“鳍片”的顶部及侧壁被栅极围绕)。与平面晶体管相比，这种配置提供对通道更好的控制，并大幅降低了sce(具体来说，通过降低次临界漏电(即，处于“截止”状态的finfet的源极与漏极之间的耦合))。gaa晶体管所具有的栅极结构可部分地或完全地延伸环绕通道区域，以在两个或更多的侧面提供对通道区域接近的机会。gaa晶体管的通道区域可由纳米线(nanowire)、纳米片(nanosheet)、其他纳米结构、及/或其他合适的结构形成。在一些实施例中，这种通道区域包括垂直堆叠的多个纳米结构(水平延伸，进而提供水平指向的通道)。这种gaa晶体管可被称为垂直堆叠水平gaa(vgaa)晶体管。[0004]静态随机存取存储器(staticrandomaccessmemory,sram)单元(cell)已成为高速通信、高密度存储、影像处理、以及系统单芯片(system-on-chip,soc)产品中广受欢迎的存储单元(storageunit)。尽管现存的sram单元通常已足以满足其预期目的，但它们并非在每个方面都是完全令人满意的。技术实现要素：[0005]本公开实施例提供一种静态随机存取存储器(sram)单元。上述sram单元包括第一上拉栅极全环(gaa)晶体管以及第一下拉gaa晶体管，两者耦接在一起以形成第一反相器、第二上拉gaa晶体管以及第二下拉gaa晶体管，两者耦接在一起以形成第二反相器、第一传输闸gaa晶体管，耦接至第一反相器的输出及第二反相器的输入、第二传输闸gaa晶体管，耦接至第二反相器的输出及第一反相器的输入、第一介电鳍片，设置于第一上拉gaa晶体管与第一下拉gaa晶体管之间、以及第二介电鳍片，设置于第二上拉gaa晶体管与第二下拉gaa晶体管之间。[0006]本公开实施例提供一种静态随机存取存储器(sram)单元。上述sram单元包括第一鳍状垂直堆叠，位于第一p型井上、第二鳍状垂直堆叠，位于与第一p型井相邻的n型井上、第三鳍状垂直堆叠，位于n型井上、第四鳍状垂直堆叠，位于与n型井相邻的第二p型井上、第一介电鳍片，位于第一鳍状垂直堆叠与第二鳍状垂直堆叠之间、第二介电鳍片，位于第二鳍状垂直堆叠与第三鳍状垂直堆叠之间、以及第三介电鳍片，位于第三鳍状垂直堆叠与第四鳍状垂直堆叠之间。[0007]本公开实施例提供一种存储器结构。上述存储器结构包括第一sram单元，包括多个第一栅极全环(gaa)晶体管、第二sram单元，包括多个第二gaa晶体管、以及介电鳍片，位于第一sram单元与第二sram单元之间。在此实施例中，第一sram单元是上述第二sram单元由介电鳍片所划分的镜像。附图说明[0008]本公开的实施方式从后续实施方式及附图可更好地理解。须强调的是，依据产业的标准作法，各种特征并未按比例绘制。事实上，各种特征的尺寸可能任意增加或减少以清楚论述。亦须强调的是，所附的附图仅出示本发明的典型实施例，不应认为是对范围的限制，因为本发明亦可适用于其他实施例。[0009]图1显示sram单元的电路示意图。[0010]图2是根据本公开一些实施例所示的sram单元的布局。[0011]图3是根据本公开一些实施方式所示，图2的布局沿着线段a-a’的截面图。[0012]图4是根据本公开一些实施方式所示，图2的布局沿着线段b-b’的截面图。[0013]图5是根据本公开一些实施方式所示，图2的布局沿着线段c-c’的截面图。[0014]图6是根据本公开一些实施方式所示，图2的布局沿着线段d-d’的截面图。[0015]图7a至图7c是根据本公开一些实施方式所示，介电鳍片的示意截面图。[0016]图8是根据本公开一些实施例所示，sram宏码的简化局部布局。[0017]附图标记说明：[0018]100：sram单元[0019]102：第一传输闸晶体管[0020]104：第二传输闸晶体管[0021]106：第一上拉晶体管[0022]108：第二上拉晶体管[0023]110：第一下拉晶体管[0024]112：第二下拉晶体管[0025]114：第一存储节点[0026]116：第二存储节点[0027]118：第一反相器[0028]120：第二反相器[0029]bl：位元线[0030]blb：位元线[0031]wl：字元线[0032]cvdd：电压总线[0033]cvss：接地电位[0034]200：sram单元[0035]202：第一传输闸晶体管[0036]204：第二传输闸晶体管[0037]206：第一上拉晶体管[0038]208：第二上拉晶体管[0039]210：第一下拉晶体管[0040]212：第二下拉晶体管[0041]222：第一鳍状垂直堆叠[0042]224：第二鳍状垂直堆叠[0043]226：第三鳍状垂直堆叠[0044]228：第四鳍状垂直堆叠[0045]231：第一介电鳍片[0046]232：第二介电鳍片[0047]233：第三介电鳍片[0048]234：第四介电鳍片[0049]235：第五介电鳍片[0050]2001：n型井[0051]2002：p型井[0052]2004：p型井[0053]2010：第一界面[0054]2020：第二界面[0055]w1：第一宽度[0056]w2：第二宽度[0057]aa’,bb’,cc’,dd’：线段[0058]22：第一鳍片结构[0059]24：第二鳍片结构[0060]26：第三鳍片结构[0061]28：第四鳍片结构[0062]201：基板[0063]203：隔离特征[0064]242：第一通道构件[0065]244：栅极介电层[0066]246：第二通道构件[0067]231’：介电鳍片[0068]252：第一栅极截断介电特征[0069]254：第二栅极截断介电特征[0070]256：第三栅极截断介电特征[0071]262：第一栅极堆叠片段[0072]264：第二栅极堆叠片段[0073]266：第三栅极堆叠片段[0074]t1：第一厚度[0075]t2：第二厚度[0076]h1：第一高度[0077]h2：第二高度[0078]272：n型外延源极/漏极特征[0079]274：p型外延源极/漏极特征[0080]282：第一源极/漏极接点[0081]284：第二源极/漏极接点[0082]280：硅化层[0083]290：栅极间隔物[0084]292：内部间隔物[0085]286：第三源极/漏极接点[0086]288：第四源极/漏极接点[0087]300：覆帽层[0088]310：介电层[0089]32：第一薄层[0090]34：第二薄层[0091]36：覆帽层[0092]230：介电鳍片[0093]400：sram宏码[0094]200x：sram单元[0095]200y：sram单元[0096]200xy：sram单元具体实施方式[0097]以下的公开提供许多不同实施例或范例，用以实施本公开的不同特征。本公开的各部件及排列方式，其特定范例叙述于下以简化说明。理所当然的，这些范例并非用以限制本公开。举例来说，若叙述中有着第一特征成形于第二特征之上或上方，其可能包含第一特征与第二特征以直接接触成形的实施例，亦可能包含有附加特征形成于第一特征与第二特征之间，而使第一特征与第二特征间并非直接接触的实施例。此外，本公开可在多种范例中重复参考数字及/或字母。该重复的目的是为简化及清晰易懂，且本身并不规定所讨论的多种实施例及/或配置间的关系。[0098]进一步来说，本公开可能会使用空间相对术语，例如“在……下方”、“下方”、“低于”、“在……上方”、“高于”及类似词汇，以便于叙述附图中一个元件或特征与其他元件或特征间的关系。除了附图所描绘的方位外，空间相对术语亦欲涵盖使用中或操作中的装置其不同方位。设备可能会被转向不同方位(旋转90度或其他方位)，而此处所使用的空间相对术语则可相应地进行解读。[0099]再进一步来说，当一数字或一数字范围以“大约”、“大概”或类似的用语描述，该用语旨在涵盖包括所述数字在内的合理数字，例如所述数字的+/-10％或于本
技术领域：
：中技术人员所理解的其他数值。举例来说，术语“约5纳米(nm)”所涵盖的尺寸范围自约4.5nm至约5.5nm。[0100]本公开涉及存储器装置，特别涉及sram单元及存储器结构。根据本公开实施例的sram单元及存储器结构包括由介电鳍片分隔的gaa晶体管。在一个实施例中，sram单元包括形成在通道构件(member)的第一鳍状(fin-shaped)垂直堆叠上的第一传输闸gaa晶体管(pass-gategaatransistor)及第一下拉gaa晶体管、形成在通道构件的第二鳍状垂直堆叠上的第一上拉gaa晶体管、形成在通道构件的第三鳍状垂直堆叠上的第二上拉gaa晶体管、以及形成在通道构件的第四鳍状垂直堆叠上的第二下拉gaa晶体管及第二传输闸gaa晶体管。通道构件的第一、第二、第三及第四鳍状垂直堆叠被五个介电鳍片插入。sram单元中所有的gaa晶体管的外延源极/漏极特征都由介电鳍片所局限(confine)。在这方面，sram中所有gaa晶体管的外延源极/漏极特征可与介电鳍片接触。尽管将在由gaa晶体管形成的sram单元中的实施例方面描述本公开，但应当理解，本公开实施例可适用于各种半导体装置。[0101]静态随机存取存储器(sram)是挥发性(volatile)半导体存储器的一种类型，使用双稳态闩锁(bi-stablelatching)电路来存储每个位元。sram中的每个位元被存储在四个晶体管(第一上拉晶体管(pu-1)、第二上拉晶体管(pu-2)、第一下拉晶体管(pd-1)、以及第二下拉晶体管(pd-2)中，四个晶体管形成两个交叉耦合的反相器(inverter)。此存储器单元具有两个稳定状态，被用于表示0跟1。两个附加的存取晶体管(第一传输闸晶体管(pg-1)及第二传输闸晶体管(pg-2))被用于在读取及写入操作期间控制对存储单元的存取。典型的sram单元包括六个晶体管(6t)，用于存储每个存储器位元。图1是根据本公开一些实施例所示，sram单元100的电路图。在一些情况下，图1中的sram单元100包括六(6)个晶体管，且可被称为单端(port)sram单元100或6tsram单元100。应注意的是，尽管本公开实施例是结合6tsram单元进行描述，但本公开并不限于此。本公开可被应用于包括更多晶体管的sram单元，例如7t、8t、9t或10t，其可为单端、双端、或是多端。[0102]sram单元100包括第一传输闸晶体管(pg-1)102、第二传输闸晶体管(pg-2)104、第一上拉晶体管(pu-1)106、第二上拉晶体管(pu-2)108、第一下拉晶体管(pd-1)110、以及第二下拉晶体管(pd-2)112。在sram单元100中，每个传输闸晶体管、上拉晶体管、以及下拉晶体管可为多栅极晶体管，例如gaa晶体管。第一传输闸晶体管102及第二传输闸晶体管104的栅极电性耦接至字元线(wl)，字元线决定sram单元100是否被选择。在sram单元100中，存储器位元(例如：锁存器(latch)或触发器(flip-flop))由第一及第二上拉晶体管106及108还有第一及第二下拉晶体管110及112形成，以存储一位元的数据。位元的互补值存储在第一存储节点114及第二存储节点116中。存储的位元可经由位元线(bl)及位元线(blb)被写入至或是读取自sram单元100。在这种布置中，位元线bl与blb可承载互补的位元线信号。sram单元100经由电压总线cvdd供电，电压总线cvdd具有正电源供应电压，且sram单元100亦连接至接地电位cvss。[0103]sram单元100包括由第一上拉晶体管(pu-1)106与第一下拉晶体管(pd-1)110所形成的第一反相器118，以及由第二上拉晶体管(pu-2)108与第二下拉晶体管(pd-2)112所形成的第二反相器120。第一反相器118及第二反相器120被耦接于电压总线cvdd与接地电位cvss之间。如图1所示，第一反相器118及第二反相器120被交叉耦接(cross-coupled)。意即第一反相器118所具有的输入端，耦接至第二反相器120的输出端。同样地，第二反相器120所具有的输入，耦接至第一反相器118的输出。第一反相器118的输出被称为第一存储节点114。同样地，第二反相器120的输出被称为第二存储节点116。在正常操作模式下，第一存储节点114处于与第二存储节点116相反的逻辑状态。通过使用两个交叉耦接的反相器，sram单元100可使用闩锁结构来保持数据，如此一来，只要通过vdd供电，在不施加刷新周期(refreshcycle)的情况下不会失去所存储的数据。[0104]在由多个sram单元100形成的sram阵列中，sram单元100以列(row)及行(column)排列。sram阵列的行由位元线对(pair)，即位元线bl及位元线blb形成。sram阵列的单元被设置于各自的位元线对之间。如图1所示，sram单元100被设置于位元线bl与位元线blb之间。如图1所示，sram单元100还包括连接位元线bl与第一反相器118的输出114(亦称为第一存储节点114)之间的第一传输闸晶体管(pg-1)102。sram单元100还包括连接位至元线blb与第二反相器120的输出116(亦称为第二存储节点116)之间的第二传输闸晶体管(pg-2)104。第一传输闸晶体管(pg-1)102及第二传输闸晶体管(pg-2)104的栅极连接到字元线(wl)，字元线连接在sram阵列中一列的sram单元。[0105]在操作中，如果第一传输闸晶体管(pg-1)102及第二传输闸晶体管(pg-2)104不活动(inactive)，则在由电压总线cvdd供电期间，sram单元100将无限期地在第一及第二存储节点114及116处维持互补值。之所以如此，是因为这对交叉耦合的反相器中的每个反相器都驱动另一个的输入，进而保持了第一及第二存储节点114及116上的电压。这种情况将保持稳定，直到自sram单元100移除电源，或者是执行写入周期更改第一及第二存储节点114及116上存储的数据为止。[0106]在写入操作期间，根据将被写入sram单元100的新数据，位元线bl及位元线blb被设定为相反的逻辑数值。举例来说，在sram写入操作中，存储在sram单元100的数据锁存器中的逻辑状态“1”，可通过将位元线bl设定为“0”以及将位元线blb设置为“1”来重置(reset)。作为对来自列解码器(未图示)的二进制码(binarycode)的响应，耦接至sram单元100的第一及第二传输闸晶体管(pg-1)102及(pg-2)104的字元线，被宣告(assert)以选择存储器单元并导通第一及第二传输闸晶体管(pg-1)102及(pg-2)104。如此一来，第一存储节点114及第二存储节点116分别被连接到位元线bl及blb。此外，数据锁存器的第一存储节点114由位元线bl放电至“0”，而数据锁存器的第二存储节点116由位元线blb充电至“1”。如此一来，新的数据逻辑“0”被闩锁到sram单元100中。[0107]在读取操作中，sram单元100的位元线bl及blb都被预充电到大约等于sram单元100所在的存储库(memorybank)的工作电压的电压。作为对来自列解码器的二进制码的响应，耦接至sram单元100的第一传输闸晶体管(pg-1)102及第二传输闸晶体管(pg-2)104的字元线，被宣告使得数据锁存器被选择以进行读取操作。[0108]在读取操作期间，经由导通的第一及第二传输闸晶体管(pg-1)102及(pg-2)104，耦接到存储逻辑“0”的存储节点的一条位元线被放电到较低的电压。同时，另一条位元线保持预充电电压，因为另一条位元线与存储逻辑“1”的存储节点之间没有放电路径。位元线bl与位元线blb之间的差分电压(differentialvoltage)由感测放大器(未图示)检测。此外，感测放大器放大差分电压，并经由数据缓冲器(databuffer)报告存储器单元的逻辑状态。[0109]参照图2，图2中是根据本公开一些实施例所示，sram单元200的布局。与图1的电路图中所示的sram单元100相似，sram单元200包括六(6)个晶体管，用作第一传输闸晶体管202、第二传输闸晶体管204、第一上拉晶体管206、第二上拉晶体管208、第一下拉晶体管210、以及第二下拉晶体管212。至少在一些实施例中，图1中的sram单元100可被实施为图2中的sram单元200。[0110]在图2所示的一些实施例中，sram单元200被形成在夹在两个p型井2002与2004(或称p型区域2002与2004、p井2002与2004)之间的n型井2001(或称n型区域2001、n井2001)上。n井2001及p井2002、2004被形成在基板(图2中未出示，在图3中显示为基板201)上。在一些实施例中，如图2所示，第一传输闸晶体管202、第一下拉晶体管210、第二下拉晶体管212、以及第二传输闸晶体管204可被形成在p井2002及2004中，而第一上拉晶体管206及第二上拉晶体管208则被形成在n井2001中。在这些实施例中，第一传输闸晶体管202、第一下拉晶体管210、第二下拉晶体管212、以及第二传输闸晶体管204为n型gaa晶体管，而第一上拉晶体管206及第二上拉晶体管208为p型gaa晶体管。[0111]在图2中未显示的一些替代性实施例中，sram单元200被形成于夹在两个n井之间的p井上。在那些实施例中，第一和第二传输闸晶体管以及第一和第二下拉晶体管被形成在n井中，且第一和第二上拉晶体管被形成在两个n井之间的p井中。在那些实施例中，第一和第二传输闸晶体管以及第一和第二下拉晶体管为p型gaa晶体管，而第一和第二上拉晶体管为n型纳米线gaa晶体管。[0112]在一些实施例中，sram单元200包括四个鳍状垂直堆叠：第一鳍状垂直堆叠222、第二鳍状垂直堆叠224、第三鳍状垂直堆叠226、以及第四鳍状垂直堆叠228。第一鳍状垂直堆叠222被形成在p井2002上，并形成第一传输闸晶体管202及第一下拉晶体管210的通道区域。第二鳍状垂直堆叠224及第三鳍状垂直堆叠226被形成在n井2001上，并分别形成第一上拉晶体管206及第二上拉晶体管208的通道区域。第四鳍状垂直堆叠228被形成在p井2004上，并形成第二下拉晶体管212及第二传输闸晶体管204的通道区域。在一些实施方式中，第一鳍状垂直堆叠222、第二鳍状垂直堆叠224、第三鳍状垂直堆叠226、以及第四鳍状垂直堆叠228中的每一者，可包括约两个至约十个的通道构件。[0113]在一些情况下，可通过沉积或外延生长两种不同半导体材料的交替层、掘入(recess)交替层以形成鳍状结构、并选择性地去除两种半导体材料中的一者所形成的薄层来形成鳍状垂直堆叠。举例来说，可在基板上形成外延生长的硅(si)以及硅锗(sige)的交替层。交替层可接着被掘入以形成鳍状结构，鳍状结构包括交错的si带(strip)与sige带的堆叠。在形成sram单元中的晶体管的通道区域的工艺中，根据晶体管的导电类型，鳍状结构的通道区域可经历不同的蚀刻工艺以选择性地移除si带或sige带，进而释放(release)在源极/漏极区域之间延伸的si通道构件或sige通道构件。通道构件可采用不同的形状及尺寸，且可被称为纳米结构、纳米线、或纳米片。在一些实施例中，可在外延生长期间原位(in-situ)掺杂或通过布植(implantation)来掺杂通道构件。这些鳍状结构被隔离特征所分隔，例如浅沟槽隔离(shallowtrenchisolation,sti)特征。在一些实施例中，每个鳍状垂直堆叠可包括由交替层形成的顶部部分以及由基板形成的基底部分。鳍状垂直堆叠的基底部分具有鳍片的形状，且可被称为鳍片结构。鳍状垂直堆叠的基底部分可基本上被埋在隔离特征中，且鳍状垂直堆叠的基底部分的顶部端可与隔离特征的顶部表面齐平。鳍状垂直堆叠的顶部部分自隔离特征延伸，并上升到高于隔离特征。[0114]在图2所示的一些实施例中，第一鳍状垂直堆叠222、第二鳍状垂直堆叠224、第三鳍状垂直堆叠226、以及第四鳍状垂直堆叠228由介电鳍片交错插入(interleaved)。在这些实施例中，第一鳍状垂直堆叠222被设置于第一介电鳍片231与第二介电鳍片232之间、第二鳍状垂直堆叠224被设置于第二介电鳍片232与第三介电鳍片233之间、第三鳍状垂直堆叠226被设置于第三介电鳍片233与第四介电鳍片234之间、而第四鳍状垂直堆叠228被设置于第四介电鳍片234与第五介电鳍片235之间。第一介电鳍片231及第五介电鳍片235可被用作sram单元200的边界或末端。换句话说，第一介电鳍片231的沿着y方向的一侧与sram单元200相邻，且第一介电鳍片231的沿着y方向的另一侧则相邻于与sram单元200相邻的另一个sram单元。相似地，第五介电鳍片235的沿着y方向的一侧与sram单元200相邻，且第五介电鳍片235的沿着y方向的另一侧则相邻于与sram单元200相邻的另一个sram单元。[0115]仍旧参照图2。第一鳍状垂直堆叠222中的通道构件形成第一传输闸晶体管(pg-1)202及第一下拉晶体管(pd-1)210的通道区域。第二鳍状垂直堆叠224中的通道构件形成第一上拉晶体管(pu-1)206的通道区域。第三鳍状垂直堆叠226中的通道构件形成第二上拉晶体管(pu-2)208的通道区域。第四鳍状垂直堆叠228中的通道构件形成第二下拉晶体管(pd-2)212及第二传输闸晶体管(pg-2)204的通道区域。在图2所示的一些实施例中，第二介电鳍片232被设置于第一下拉晶体管(pd-1)210与第一上拉晶体管(pu-1)206之间。p井2002与n井2001在第一界面2010接合。第二介电鳍片232被设置于第一界面2010上。相似地，第四介电鳍片234被设置于第二上拉晶体管(pu-2)208与第二下拉晶体管(pd-2)212之间。p井2004与n井2001在第二界面2020接合。第四介电鳍片234被设置于第二界面2020上。[0116]仍旧参照图2。第一鳍状垂直堆叠222设置在p井2002上。第二鳍状垂直堆叠224及第三鳍状垂直堆叠226被设置于n井2001上。第四鳍状垂直堆叠228被设置于p井2004上。因此，第一传输闸晶体管(pg-1)202、第一下拉晶体管(pd-1)210、第二传输闸晶体(pg-2)204、以及第二下拉晶体管(pd-1)212可为n型gaa晶体管。第一上拉晶体管(pu-1)206及第二上拉晶体管(pu-2)208可为p型gaa晶体管。在一些实施例中，n型gaa晶体管需要比p型gaa晶体管更宽的通道宽度，以增加开关速度(switchingspeed)。在那些实施例中，第一鳍状垂直堆叠222及第四鳍状垂直堆叠228中的每一者，具有沿着x方向的第一宽度w1，而第二鳍状垂直堆叠224及第三鳍状垂直堆叠226中的每一者，具有沿着x方向的第二宽度w2。在一些情况下，第一宽度w1与第二宽度w2的比值(w1/w2)介于约1与约5之间，包括介于约1.1与约3.0之间。在一些实施例中，第一宽度w1及第二宽度w2可处于约4nm与约60nm之间的范围内。[0117]sram单元200的不同截面图被提供，以显示sram单元200的结构细节。举例来说，图3显示图2中的sram单元200沿着线段a-a’的截面图。图4显示图2中的sram单元200沿着线段b-b’的截面图。图5显示图2中的sram单元200沿着线段c-c’的截面图。图6显示图2中的sram单元200沿着线段d-d’的截面图。[0118]现在参照图3，图3显示图2中的sram单元200沿着线段a-a’的截面图。图2中的线段a-a’延伸穿过第一介电鳍片231、第一下拉晶体管(pd-1)210的通道区域(形成在第一鳍状垂直堆叠222上)、第二介电鳍片232、第一上拉晶体管(pu-1)206、第三介电鳍片233、第三鳍状垂直堆叠226、第四介电鳍片234、第二传输闸晶体管(pg-2)204(形成于第四鳍状垂直堆叠228上)、以及第五介电鳍片235。如图3所示，第一下拉晶体管(pd-1)210包括设置在第一鳍片结构22上的第一通道构件242。第一上拉晶体管(pu-1)206包括设置在第二鳍片结构24上的第二通道构件246。第三状垂直堆叠226包括设置在第三鳍片结构26上的第二通道构件246。第二传输闸晶体管(pg-2)204包括设置在第四鳍片结构28上的第二通道构件242。第一通道构件242是形成自p井2002上的第一鳍状垂直堆叠222以及p井2004上的第四鳍状垂直堆叠228的通道构件。第一通道构件242具有第一宽度w1及第一厚度t1。第二通道构件246是形成自n井2001上的第二鳍状垂直堆叠224以及第三鳍状垂直堆叠226的通道构件。第二通道构件246具有第二宽度w2及第二厚度t2。在一些情况下，第一宽度w1与第二宽度w2的比值(w1/w2)介于约1与约5之间，包括介于约1.1与约3.0之间。第一厚度t1与第二厚度t2相同或大致上相同。在一些实施例中，第一厚度t1及第二厚度t2可处于约3nm至约10nm的范围内，且第一宽度w1及第二宽度w2可处于约6nm至约60nm的范围内。[0119]隔离特征203被设置于第一鳍片结构22、第二鳍片结构24、第三鳍片结构26、与第四鳍片结构28之间。隔离特征203被设置于相邻的鳍片结构之间。在一些实施例中，隔离特征203的顶部表面与第一鳍片结构22、第二鳍片结构24、第三鳍片结构26、与第四鳍片结构28中的每一者基本齐平。隔离特征203可被称作浅沟槽隔离(sti)特征203，且可包括氧化硅。图3所示的每个介电鳍片，例如第一介电鳍片231、第二介电鳍片232、第三介电鳍片233、第四介电鳍片234、以及第五介电鳍片235，被部分地埋入隔离特征203中。也就是说，每个介电鳍片具有被设置或植入隔离特征203中的下方部分，以及升高到隔离特征203的顶部表面上方的上方部分。每个介电鳍片可以具有单层结构或多层结构。以第三介电鳍片233为例，在图7a、图7b、以及图7c中显示了介电鳍片的不同实施例。在图7a所示的一些实施例中，第三介电鳍片233具有单层结构，且可由碳氧化硅、氮氧化硅、碳氮氧化硅(siliconoxycarbonitride)、氮化硅、氧化铝、氧化钇、氧化钽、氧化钛、氧化铪、或是氧化锆所形成。在一些替代性实施例中，第三介电鳍片233具有多层结构。在图7b中，第三介电鳍片233包括两个薄层：第一薄层32及第二薄层34。在图7b所示的实施例中，第二薄层34被第一薄层32包裹，或是被设置在第一薄层32中。在一些实施例中，第一薄层32可由氮化硅所形成，而第二薄层34可由高k值介电材料所形成，例如氧化铝、氧化钇、氧化钽、氧化钛、氧化铪、或是氧化锆。如此处所使用的，高k值介电材料的介电常数大于3.9，3.9的介电常数是氧化硅的介电常数，而低k值介电材料的介电常数等于或小于3.9。在图7c所示的又一些替代性实施例中，第三介电鳍片233可包括覆帽(cap)层36。覆帽层36可由氧化硅、氮氧化硅、碳化硅、碳氮氧化硅、或是碳氧化硅形成。应注意的是，在大多数实施例中，介电鳍片主要由高k值介电材料形成，因为它们倾向于具有较低的蚀刻速率。第三介电鳍片233仅用作图7a、图7b、以及图7c中的范例，以说明本公开的介电鳍片的范例性结构。本公开完全设想了图7a至图7c中的实施例对其他介电鳍片的实施。[0120]关于金属栅极堆叠，图2中的线段a-a’穿过几个栅极堆叠片段。如图3所示，线段a-a’穿过第一栅极堆叠片段262、第二栅极堆叠片段264、以及第三栅极堆叠片段266。在一些实施例中，第一栅极堆叠片段262、第二栅极堆叠片段264、以及第三栅极堆叠片段266具有均匀的构造及组成，尽管这些栅极堆叠片段被设置跨越n型gaa晶体管区域及p型gaa晶体管区域。在这些实施例中，第一栅极堆叠片段262、第二栅极堆叠片段264、以及第三栅极堆叠片段266中的每一者，包括栅极介电层244、功函数金属层、以及填充金属层。功函数金属层与填充金属层可被统称为栅极电极。栅极电极可包括选自下列的材料：氮化钛、氮化钽、铝化钛(titaniumaluminide)、氮化铝钛(titaniumaluminumnitride)、铝化钽(tantalumaluminide)、氮化铝钽(tantalumaluminumnitride)、碳化铝钽(tantalumaluminumcarbide)、碳氮化钽(tantalumcarbonitride)铝、钨、铜、钴、镍、铂、或其组合。栅极介电层244可包括界面层及至少一个高k值介电层。在一些替代性实施例中，一方面是第一栅极堆叠片段262及第三栅极堆叠片段266，另一方面则是第二栅极堆叠片段264，两者具有不同的构造及组成。在这些替代性实施例中，作为n型gaa晶体管的栅极堆叠的第一栅极堆叠片段262及第三栅极堆叠片段266，可具有n型功函数金属层。相似地，作为p型gaa晶体管的栅极堆叠的第二栅极堆叠片段264，可具有p型功函数金属层。不同功函数金属层的形成可能需要材料沉积及回蚀刻(etchingback)工艺的多次重复。在这些替代性实施例中，介电鳍片可被用作横向分隔物及蚀刻停止特征。当在对应的p型或n型装置区域中选择性地沉积材料时，它们被用作横向分隔物。当需要回蚀刻时，它们被用作横向蚀刻停止特征。在一些实施例中，可对n型及p型装置区域实施不同的高k值介电层组合，以导入不同的临界电压(thresholdvoltage)。在那些实施例中，基于相似的原因，介电鳍片亦可被用作横向分隔物及蚀刻停止特征。[0121]在一些实施例中，栅极堆叠片段可经历金属栅极截断工艺(cutprocess)，其中栅极截断开口被形成以区分栅极堆叠片段，且反转材料(reversematerial)被填充在栅极截断开口中以形成栅极截断介电特征(或称栅极末端特征)。图3显示第一栅极截断介电特征252、第二栅极截断介电特征254、以及第三栅极截断介电特征256。如上所述，第一栅极截断介电特征252、第二栅极截断介电特征254、以及第三栅极截断介电特征256由金属栅极截断工艺形成，且可由高k值介电材料形成，例如氮化硅、氧化铝、氧化钇、氧化钽、氧化钛、氧化铪、或氧化锆。在一些实施例中，可使栅极截断开口与介电鳍片重叠，使得介电鳍片可被用作金属栅极截断工艺的蚀刻停止层。在那些实施例中，栅极截断介电特征可与介电鳍片重叠，且可降落在介电鳍片的正上方。举例来说，第一栅极截断介电特征252被设置在第一介电鳍231上、第二栅极截断介电特征254被设置在第四介电鳍234上、且第三栅极截断介电特征256被设置在相邻的sram单元中的介电鳍片231’上。在图3中，第二介电鳍片232被设置于第一界面2010上，而第四介电鳍片234被设置于第二界面2020上。第二栅极截断介电特征254被设置在第四介电鳍234上，也因此被设置在第二界面2020上。因为栅极截断开口可降低介电鳍片的高度，因此每当在介电鳍片上形成栅极截断介电特征时，该介电鳍片可具有减少的高度。举例来说，第三介电鳍片233具有第一高度h1，而第四介电鳍片234具有第二高度h2，第二高度h2小于第一高度h1。在一些情况下，第一高度h1与第二高度h2之间的差距，可介于约5nm与约15nm之间。[0122]沿着穿过sram单元200的第一介电鳍片231、第一传输闸晶体管(pg-1)202、第二介电鳍片232、第二鳍状垂直堆叠224、第三介电鳍片233、第二上拉晶体管(pu-2)208、第四介电鳍片234、第二下拉晶体管(pd-2)212、以及第五介电鳍片235的线段的截面图，相似于沿着线段a-a’的截面图，此处不再赘述。[0123]现在参照图4，图4显示图2中的sram单元200沿着线段b-b’的截面图。线段b-b’穿过介电鳍片231～235以及第一下拉晶体管(pd-1)210、第一上拉晶体管(pu-1)206、第二上拉晶体管(pu-2)208、和第二传输闸晶体管(pg-2)204的外延源极/漏极特征。这些外延源极/漏极特征包括n型外延源极/漏极特征272及p型外延源极/漏极特征274，它们中的每一者均由鳍片结构形成。n型外延源极/漏极特征272可不同于p型外延源极/漏极特征274。在某些情况下，前者可包括磷掺杂的硅或其他合适的材料，而后者可包括硼掺杂的硅锗或其他合适的材料。举例来说，n型外延源极/漏极特征272由第一鳍片结构22及第四鳍片结构28形成。p型外延源极/漏极特征274由第二鳍片结构24及第三鳍片结构26形成。在图4所示的实施例中，第一介电鳍片231、第二介电鳍片232、第三介电鳍片233、以及第四介电鳍片234用于分隔外延源极/漏极特征，并使它们彼此间不会接触。也就是说，以介电鳍片作为边界以防止相邻的外延源极/漏极特征的桥接(bridging)，可允许外延源极/漏极特征生长到最大，直到它们接触介电鳍片并受介电鳍片限制为止。在一些实施例中，n型外延源极/漏极特征272及p型外延源极/漏极特征274中的每一者，均与相邻的介电鳍片接触。举例来说，第一鳍片结构22上的n型外延源极/漏极特征272可直接接触第一介电鳍片231及第二介电鳍片232。相同的情况可应用于其他n型外延源极/漏极特征272或p型外延源极/漏极特征274。[0124]在一些实施例中，sram单元200可包括电性耦接至多于一个外延源极/漏极特征的源极/漏极接点(contact)。在图4所示的实施例中，sram单元200包括第一源极/漏极接点282及第二源极/漏极接点284。第一源极/漏极接点282被电性耦接到第一鳍片结构22上的n型外延源极/漏极特征272以及第二鳍片结构24上的p型外延源极/漏极特征274。第一源极/漏极接点282亦跨越第二介电鳍片232上方，且可与第二介电鳍片232直接接触。相似地，第二源极/漏极接点284被电性耦接到第三鳍片结构26上的p型外延源极/漏极特征274以及第四鳍片结构28上的n型外延源极/漏极特征272。第二源极/漏极接点284跨越第四介电鳍片234上方，且可与第四介电鳍片234直接接触。根据本公开，诸如第一源极/漏极接点282及第二源极/漏极接点284的源极/漏极接点，可由钛、氮化钛、钴、钌、铂、钨、铝、铜、或其组合形成。[0125]如图5所示，线段c-c’穿过第一下拉晶体管(pd-1)210、第一传输闸晶体管(pg-1)202、以及它们的n型外延源极/漏极特征272。第一栅极堆叠片段262可在第一栅极堆叠片段262的侧壁上，由栅极间隔物290衬垫(line)。栅极间隔物290可为氧化物、氮掺杂的氧化硅、多孔(porous)氧化物、或其组合。此外，在图5所示的一些实施例中，第一栅极堆叠片段262可由覆帽层300覆盖及保护。用于覆帽层300的材料可选自由下列材料所组成的群组：氧化硅、碳氧化硅、氮氧化硅、碳氮氧化硅、氧化铪、氧化钽、氧化钛、氧化锆、氧化铝、氧化钇、其他合适的氮化物介电材料、或其他合适的金属氧化物。n型外延源极/漏极特征272可分别电性耦接至源极/漏极接点，包括第三源极/漏极接点286、第一源极/漏极接点282、以及第四源极/漏极接点288。在一些实施例中，n型外延源极/漏极特征272可经由硅化层(silicidelayer)280分别电性耦接至源极/漏极接点。在一些实施例中，源极/漏极接点(第三源极/漏极接点286、第一源极/漏极接点282及第四源极/漏极接点288)和覆帽层300的顶部表面可被平坦化，例如通过蚀刻、研磨(grinding)、或是化学机械研磨(chemicalmechanicalpolishing,cmp)来平坦化。介电层310可被形成在平坦化的源极/漏极接点及覆帽层300上。如图5所示，第一下拉晶体管(pd-1)210及第一传输闸晶体管(pg-1)202的第一通道构件242，亦耦接至n型外延源极/漏极特征272。在一些实施例中，内部间隔物292被部分地形成在相邻的第一通道构件242之间的空间中，以降低电容并防止漏电。[0126]现在参照图6，图6显示图2中的sram单元200沿着线段d-d’的截面图。如图6所示，线段d-d’穿过第一上拉晶体管(pu-1)206及其p型外延源极/漏极特征274。第二栅极堆叠片段264可在第二栅极堆叠片段264的侧壁上，由栅极间隔物290衬垫。此外，在图6所示的一些实施例中，第二栅极堆叠片段264可由覆帽层300覆盖及保护。p型外延源极/漏极特征274可分别电性耦接至源极/漏极接点，包括第五源极/漏极接点285以及第一源极/漏极接点282。在一些实施例中，p型外延源极/漏极特征274可经由硅化层280电性耦接至各别源极/漏极接点。在一些实施例中，源极/漏极接点(第五源极/漏极接点285及第一源极/漏极接点282)和覆帽层300的顶部表面可被平坦化，例如通过蚀刻、研磨、或是化学机械研磨(cmp)来平坦化。介电层310可被形成在平坦化的源极/漏极接点及覆帽层300上。如图6所示，第一上拉晶体管(pu-1)206的第二通道构件246，亦耦接至p型外延源极/漏极特征274。在一些实施例中，内部间隔物292被部分地形成在相邻的第二通道构件246之间的空间中，以降低电容并防止漏电。[0127]在一些情况下，可将多个sram单元连接在一起以形成sram宏码(macro)。举例来说，32乘32(32x32)的sram单元阵列可构成1k位元的sram宏码，而256乘32(256x32)的sram单元阵列可形成8k位元的sram宏码。当sram单元排列在一起以形成阵列时，sram单元布局可被翻转或旋转以实现更高的封装密度。翻转及旋转允许相邻的sram单元共享共同的连接、共同的p井、或共同的n井。现在参照图8。图8显示sram宏码400的局部简化布局，sram宏码400包括相似于图2的sram单元100或图3至图6的sram单元200的sram单元。为了便于说明，在图8中仅显示了sram宏码400的四个sram单元，且四个sram单元的每一者均以如同图3至图6的sram单元200的配置/方向显示。具体来说，sram单元200x是sram单元200在x轴对面的镜像(mirrorimage)、sram单元200y是sram单元200在y轴对面的镜像、而sram单元200xy是sram单元200x在y轴对面的镜像或是sram单元200y在x轴对面的镜像。最值得注意的是，因为sram单元200与sram单元200y共享介电鳍片230，因此sram单元200是sram单元200y在介电鳍片230对面的镜像，反之亦然。介电鳍片230自隔离特征(与图3至图6中的隔离特征203相似)延伸并上升至隔离特征的上方，该隔离特征被设置于sram单元200与sram单元200y之间。相似地，因为sram单元200x与sram单元200xy共享介电鳍片230，因此sram单元200x是sram单元200xy在介电鳍片230对面的镜像，反之亦然。介电鳍片230自隔离特征(与图3至图6中的隔离特征203相似)延伸并上升至隔离特征的上方，该隔离特征被设置于sram单元200x与sram单元200xy之间。[0128]基于上述讨论可以发现，本公开提供了优于传统sram单元及sram宏码的优点。然而应当理解，其他实施例可提供附加的优点，且并非所有优点都必须在本文中公开，且并非所有实施例都需要特定的优点。本公开提供了由gaa晶体管形成的6tsram单元的实施例。本公开的6tsram单元包括由五个介电鳍片交错插入的四个鳍状垂直堆叠。介电鳍片用于防止相邻的外延源极/漏极特征的桥接、促进在不同装置区域中的不同功函数金属排列、以及控制金属栅极截断工艺。[0129]本公开提供sram单元及存储器结构的实施例。在一个实施例中，提供了一种sram单元。上述sram单元包括第一上拉栅极全环(gaa)晶体管以及第一下拉gaa晶体管，两者耦接在一起以形成第一反相器、第二上拉gaa晶体管以及第二下拉gaa晶体管，两者耦接在一起以形成第二反相器、第一传输闸gaa晶体管，耦接至第一反相器的输出及第二反相器的输入、第二传输闸gaa晶体管，耦接至第二反相器的输出及第一反相器的输入、第一介电鳍片，设置于第一上拉gaat晶体管与第一下拉gaa晶体管之间、以及第二介电鳍片，设置于第二上拉gaa晶体管与第二下拉gaa晶体管之间。[0130]在一些实施例中，第一介电鳍片及第二介电鳍片包括碳氧化硅、氮氧化硅、碳氮氧化硅、氮化硅、氧化铝、氧化钇、氧化钽、氧化钛、氧化铪、或氧化锆。在一些实施例中，第一介电鳍片及第二介电鳍片中的每一者，均包括第一薄层及设置在第一薄层中的第二薄层，第一薄层包括氮化硅，而第二薄层包括氧化铝、氧化钇、氧化钽、氧化钛、氧化铪、氧化锆、或其组合。在一些实施例中，第一上拉gaa晶体管包括设置于第一鳍片结构上的第一源极/漏极特征，第一下拉gaa晶体管包括设置于第二鳍片结构上的第二源极/漏极特征，第一介电鳍片被设置于第一源极/漏极特征与第二源极/漏极特征之间。在一些实施例中，隔离特征被设置于第一鳍片结构与第二鳍片结构之间，且第一介电鳍片包括下方部分及下方部分之上的上方部分。在那些实施例中，第一介电鳍片的下方部分被设置于隔离特征中，且第一介电鳍片的上方部分延伸至隔离特征之上。在一些实施例中，第一介电鳍片与第一源极/漏极特征接触，并与第二源极/漏极特征接触。在一些实施例中，第一传输闸gaa晶体管及第一下拉gaa晶体管被设置于第一p型井上、第一上拉gaa晶体管及第二上拉gaa晶体管被设置于n型井上、第二传输闸gaa晶体管及第二下拉gaa晶体管被设置于第二p型井上、第一介电鳍片被设置于第一界面上，第一界面位于第一p型井与n型井之间、且第二介电鳍片被设置于第二界面上，第二界面位于第二p型井与n型井之间。在一些实施例中，上述sram单元还包括栅极截断介电特征，位于第二介电鳍片上。在一些实施例中，栅极截断介电特征是由一介电材料所形成，上述介电材料所具有的介电常数大于3.9。[0131]在另一个实施例中，提供了一种sram单元。上述sram单元包括第一鳍状垂直堆叠，位于第一p型井上、第二鳍状垂直堆叠，位于与第一p型井相邻的n型井上、第三鳍状垂直堆叠，位于n型井上、第四鳍状垂直堆叠，位于与n型井相邻的第二p型井上、第一介电鳍片，位于第一鳍状垂直堆叠与第二鳍状垂直堆叠之间、第二介电鳍片，位于第二鳍状垂直堆叠与第三鳍状垂直堆叠之间、以及第三介电鳍片，位于第三鳍状垂直堆叠与第四鳍状垂直堆叠之间。[0132]在一些实施例中，第一鳍状垂直堆叠包括第一传输闸栅极全环(gaa)晶体管及第一下拉gaa晶体管；第二鳍状垂直堆叠包括第一上拉gaa晶体管；第三鳍状垂直堆叠包括第二上拉gaa晶体管；以及第四鳍状垂直堆叠包括第二传输闸gaa晶体管及第二下拉gaa晶体管。在一些实施例中，上述sram单元还包括第四介电鳍片，相邻于第一鳍状垂直堆叠，以及包括第五介电鳍片，相邻于第四鳍状垂直堆叠。在一些实施例中，第四介电鳍片及第五介电鳍片定义sram单元的两个末端。在一些实施例中，上述sram单元还包括隔离特征，位于第一鳍状垂直堆叠、第二鳍状垂直堆叠、第三鳍状垂直堆叠、以及第四鳍状垂直堆叠之中。在那些实施例中，第一介电鳍片、第二介电鳍片、以及第三介电鳍片中的每一者，被设置于上述隔离特征上。在一些实施例中，第一鳍状垂直堆叠及第四鳍状垂直堆叠中的每一者，包括第一宽度(w1)，第二鳍状垂直堆叠及第三鳍状垂直堆叠中的每一者，包括第二宽度(w2)，且第一宽度对第二宽度的比值(w1/w2)介于约1.1至约3.0之间。在一些实施例中，第一介电鳍片、第二介电鳍片、以及第三介电鳍片中的每一者，包括选自一群组的一或多种介电材料，上述群组由下列材料组成：碳氧化硅、氮氧化硅、碳氮氧化硅、氮化硅、氧化铝、氧化钇、氧化钛、氧化钽、氧化铪、以及氧化锆。[0133]在进一步的实施例中，提供了一种存储器结构。上述存储器结构包括第一sram单元，包括多个第一栅极全环(gaa)晶体管、第二sram单元，包括多个第二gaa晶体管、以及介电鳍片，位于第一sram单元与第二sram单元之间。在此实施例中，第一sram单元是上述第二sram单元由介电鳍片所划分的镜像。[0134]在一些实施例中，介电鳍片被设置于隔离特征上，隔离特征位于第一sram单元与第二sram单元之间。在一些实施例中，介电鳍片被设置于p型井上。在一些实施例中，第一sram单元与第二sram单元共享p型井。[0135]前述内文概述多项实施例或范例的特征，如此可使于本
技术领域：
：中技术人员更佳地了解本公开。本
技术领域：
：中技术人员应当理解，他们可轻易地以本公开为基础设计或修改其他工艺及结构，以完成相同的目的及/或达到与本文介绍的实施例或范例相同的优点。本
技术领域：
：中技术人员亦需理解，这些等效结构并未脱离本公开的构思及范围，且在不脱离本公开的构思及范围的情况下，可对本公开进行各种改变、置换以及变更。举例来说，通过为位元线导体及字元线导体实施不同的厚度，本领域技术人员可为导体实现不同的电阻。然而，亦可利用改变金属导体的电阻的其他技术。当前第1页1 2 3 当前第1页1 2 3