半导体器件的元胞结构及半导体器件的制作方法

1.本技术涉及半导体器件技术领域，具体涉及一种半导体器件的元胞结构及半导体器件。


背景技术：

2.igbt(insulated gate bipolar transistor)，即绝缘栅双极型晶体管，作为弱电控制强电的核心半导体器件广泛应用于工业、4c(通信、计算机、消费电子、汽车电子)、家电等产业领域。igbt器件具有几十项参数，因此igbt的设计难点也是各参数之间的平衡。例如反向耐压与正向导通压降为一对折中参数，击穿电压(bv)增加，饱和压降(vcesat，越小越好)增加；例如vcesat降低，关断时间增加。饱和电流与导通压降、短路耐量也存在一个折中，一般如果饱和电流增加，则vcesat减小、短路耐量减小；因此合理设计各参数显得尤为重要。
3.目前主流的igbt结构包括场截止型，具体分为如图1所示的平面栅场截止型igbt(包括n型漂移区、pbody基区、n+源区、平面栅极、层间介质层、发射极、n型场截止层fs、p+集电区和集电极)和如图2所示的沟槽栅场截止型igbt(包括n型漂移区、pbody基区、n+源区、沟槽栅极、层间介质层、发射极、n型场截止层fs、p+集电区和集电极)。其中，目前最为主流的igbt结构为沟槽栅场截止型，沟槽栅igbt相对于平面栅igbt的元胞尺寸减小，增加了igbt的电流密度，但电流密度的增加导致短路时间的下降，即短路安全工作区(short circuit safe operating area，scsoa)减小，导致沟槽栅igbt无法实现饱和电流、vcesat、短路耐量这三个参数之间的折中平衡。


技术实现要素：

4.针对上述问题，本技术提供了一种半导体器件的元胞结构及半导体器件，解决了现有技术中沟槽栅igbt无法实现饱和电流、vcesat、短路耐量这三个参数之间的折中平衡的技术问题。
5.第一方面，本技术提供一种半导体器件的元胞结构，包括：
6.第一导电类型衬底；
7.依次并排设置于所述衬底上表面内的至少一个第一沟槽栅、至少一个第二沟槽栅、至少一个第三沟槽栅和至少一个第四沟槽栅；
8.位于所述衬底上表面内并设置于任意相邻两个沟槽栅之间的第二导电类型阱区；
9.位于所述阱区上表面内并设置于所述第一沟槽栅两侧、所述第三沟槽栅两侧和所述第四沟槽栅两侧的第一导电类型源区；其中，所述第一沟槽栅、所述第三沟槽栅和所述第四沟槽栅分别与其两侧的所述源区相接触；
10.位于所述衬底上方并同时与所述源区电连接的发射极金属层；
11.其中，所述第一沟槽栅、所述第二沟槽栅和所述第三沟槽栅与所述发射极金属层之间通过第一层间介质层隔离，所述第四沟槽栅与所述发射极金属层电连接。
12.根据本技术的实施例，优选地，所述第一沟槽栅、所述第二沟槽栅和所述第三沟槽栅连接外部栅极驱动电路。
13.根据本技术的实施例，优选地，所述第一沟槽栅、所述第二沟槽栅、所述第三沟槽栅和所述第四沟槽栅的深度均大于所述阱区的深度。
14.根据本技术的实施例，优选地，还包括：
15.位于所述第四沟槽栅上方的第二层间介质层；
16.其中，所述第二层间介质层包括贯穿所述第二层间介质层的接触孔，所述发射极金属层通过填充于所述接触孔内的导电材料与所述第四沟槽栅实现电连接。
17.根据本技术的实施例，优选地，所述第一沟槽栅包括位于所述衬底上表面内的第一栅极沟槽和设置于所述第一栅极沟槽内的第一栅极，以及设置于所述第一栅极沟槽和所述第一栅极之间的第一栅极绝缘层。
18.根据本技术的实施例，优选地，所述第二沟槽栅包括位于所述衬底上表面内的第二栅极沟槽和设置于所述第二栅极沟槽内的第二栅极，以及设置于所述第二栅极沟槽和所述第二栅极之间的第二栅极绝缘层。
19.根据本技术的实施例，优选地，所述第三沟槽栅包括位于所述衬底上表面内的第三栅极沟槽和设置于所述第三栅极沟槽内的第三栅极，以及设置于所述第三栅极沟槽和所述第三栅极之间的第三栅极绝缘层。
20.根据本技术的实施例，优选地，所述第四沟槽栅包括位于所述衬底上表面内的第四栅极沟槽和设置于所述第四栅极沟槽内的第四栅极，以及设置于所述第四栅极沟槽和所述第四栅极之间的第四栅极绝缘层。
21.根据本技术的实施例，优选地，还包括：
22.位于所述衬底下方的第一导电类型场截止层；
23.位于所述场截止层下方的第二导电类型集电极区；
24.位于所述集电极区下方并与所述集电极区电连接的集电极金属层。
25.第二方面，本技术提供一种半导体器件，包括若干如第一方面任一项所述的半导体器件的元胞结构。
26.采用上述技术方案，至少能够达到如下技术效果：
27.本技术提供一种半导体器件的元胞结构及半导体器件，该半导体器件的元胞结构包括第一导电类型衬底；依次并排设置于所述衬底上表面内的至少一个第一沟槽栅、至少一个第二沟槽栅、至少一个第三沟槽栅和至少一个第四沟槽栅；位于所述衬底上表面内并位于任意相邻两个沟槽栅之间的第二导电类型阱区；位于所述阱区上表面内并位于所述第一沟槽栅两侧、所述第三沟槽栅两侧和所述第四沟槽栅两侧的第一导电类型源区；位于所述衬底上方并同时与所述源区电连接的发射极金属层；其中，所述第一沟槽栅、所述第二沟槽栅和所述第三沟槽栅与所述发射极金属层之间通过第一层间介质层隔离，所述第四沟槽栅与所述发射极金属层电连接。这种元胞结构可以实现更好的导通压降、饱和电流、短路时间三大参数的折中平衡，还可以提升器件的抗dv/dt能力。
附图说明
28.附图是用来提供对本技术的进一步理解，并且构成说明书的一部分，与下面的具
体实施方式一起用于解释本技术，但并不构成对本技术的限制。在附图中：
29.图1是现有的平面栅截止型igbt的元胞结构的剖面结构示意图；
30.图2是现有的沟槽栅截止型igbt的元胞结构的剖面结构示意图；
31.图3是本技术一示例性实施例示出的一种半导体器件的元胞结构的剖面结构示意图；
32.图4是本技术一示例性实施例示出的一种半导体器件的元胞结构的正面俯视示意图；
33.图5是本技术一示例性实施例示出的一种半导体器件的剖面结构示意图；
34.图6是本技术一示例性实施例示出的一种半导体器件的元胞结构的制备方法流程示意图；
35.图7是本技术一示例性实施例示出的一种半导体器件的元胞结构的制备方法的相关步骤形成的第一中间结构的剖面结构示意图；
36.图8是本技术一示例性实施例示出的一种半导体器件的元胞结构的制备方法的相关步骤形成的第二中间结构的剖面结构示意图；
37.图9是本技术一示例性实施例示出的一种半导体器件的元胞结构的制备方法的相关步骤形成的第三中间结构的剖面结构示意图。
具体实施方式
38.以下将结合附图及实施例来详细说明本技术的实施方式，借此对本技术如何应用技术手段来解决技术问题，并达到相应技术效果的实现过程能充分理解并据以实施。本技术实施例以及实施例中的各个特征，在不相冲突前提下可以相互结合，所形成的技术方案均在本技术的保护范围之内。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
39.应理解，尽管可使用术语“第一”、“第二”、“第三”等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
40.应理解，空间关系术语例如“在...上方”、位于...上方”、“在...下方”、“位于...下方”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下方”的元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下方”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
41.在此使用的术语的目的仅在于描述具体实施例并且不作为本技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所
有组合。
42.这里参考作为本技术的理想实施例(和中间结构)的示意图的横截面图来描述本技术的实施例。这样，可以预期由于例如制备技术和/或容差导致的从所示形状的变化。因此，本技术的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制备导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本技术的范围。
43.为了彻底理解本技术，将在下列的描述中提出详细的结构以及步骤，以便阐释本技术提出的技术方案。本技术的较佳实施例详细描述如下，然而除了这些详细描述外，本技术还可以具有其他实施方式。
44.实施例一
45.如图3和图4所示，本技术实施例提供一种半导体器件的元胞结构，包括衬底101、至少一个第一沟槽栅102、至少一个第二沟槽栅103、至少一个第三沟槽栅104、至少一个第四沟槽栅105、阱区106、源区107、第一层间介质层108、第二层间介质层109、发射极金属层110、场截止层111、集电极区112和集电极金属层(图中未示出)。
46.需要说明的是，为了在图4中清楚显示第一沟槽栅102、第二沟槽栅103、第三沟槽栅104和第四沟槽栅105的形状和位置，图4中并未示出阱区106、源区107、第一层间介质层108、第二层间介质层109、发射极金属层110、场截止层111、集电极区112和集电极金属层。但是结合图3是可以理解到阱区106、源区107、第一层间介质层108、第二层间介质层109、发射极金属层110、场截止层111、集电极区112和集电极金属层的形状和位置。
47.示例性地，衬底101为第一导电类型的衬底。衬底101可以为外延生长的漂移层。
48.至少一个第一沟槽栅102、至少一个第二沟槽栅103、至少一个第三沟槽栅104、至少一个第四沟槽栅105依次并排设置于衬底101上表面内。
49.第一沟槽栅102、第二沟槽栅103、第三沟槽栅104和第四沟槽栅105延同一方向延伸。
50.第一沟槽栅102包括位于衬底101上表面内的第一栅极沟槽(图中未标注)和设置于第一栅极沟槽内的第一栅极(图中未标注)，以及设置于第一栅极沟槽和第一栅极之间的第一栅极绝缘层(图中未示出)，第一栅极绝缘层将第一栅极与衬底101隔离。
51.第二沟槽栅103包括位于衬底101上表面内的第二栅极沟槽(图中未标注)和设置于第二栅极沟槽内的第二栅极(图中未标注)，以及设置于第二栅极沟槽和第二栅极之间的第二栅极绝缘层(图中未示出)，第二栅极绝缘层将第二栅极与衬底101隔离。
52.第三沟槽栅104包括位于衬底101上表面内的第三栅极沟槽(图中未标注)和设置于第三栅极沟槽内的第三栅极(图中未标注)，以及设置于第三栅极沟槽和第三栅极之间的第三栅极绝缘层(图中未示出)，第三栅极绝缘层将第三栅极与衬底101隔离。
53.第四沟槽栅105包括位于衬底101上表面内的第四栅极沟槽(图中未标注)和设置于第四栅极沟槽内的第四栅极(图中未标注)，以及设置于第四栅极沟槽和第四栅极之间的第四栅极绝缘层(图中未示出)，第四栅极绝缘层将第四栅极与衬底101隔离。
54.阱区106为第二导电类型的阱区，阱区106位于任意相邻两个沟槽栅之间，第一沟
槽栅102、第二沟槽栅103、第三沟槽栅104和第四沟槽栅105的深度均大于阱区106的深度。阱区106的上表面与衬底101的上表面相平齐。每个沟槽栅与其两侧的阱区106接触。阱区106的结深可以为2.5um。
55.源区107为第一导电类型的源区，源区107设置于阱区106表面内，并设置于第一沟槽栅102两侧、第三沟槽栅104两侧和第四沟槽栅105两侧，第一沟槽栅102分别与其两侧的源区107相接触，第三沟槽栅104分别与其两侧的源区107相接触，第四沟槽栅105分别与其两侧的源区107相接触。源区107的上表面与阱区106的上表面平齐。源区107的结深小于阱区106的结深，源区107的结深可以为0.8um。
56.第一层间介质层108设置于第一沟槽栅102、第二沟槽栅103和第三沟槽栅104上方，并覆盖第一沟槽栅102、第二沟槽栅103和第三沟槽栅104的上表面，以使第一沟槽栅102、第二沟槽栅103和第三沟槽栅104与发射极金属层110隔离。
57.第二层间介质层109设置于第四沟槽栅105上方。且第二层间介质层109包括贯穿第二层间介质层109的接触孔(图中未标注)。接触孔内填充有导电材料，该导电材料可以与发射极金属层110的材料相同。
58.第一层间介质层108可以与第二层间介质层109的材料相同，材料可以为硼磷硅玻璃(bpsg)，厚度为1um。
59.发射极金属层110位于衬底101上方并覆盖源区107的上表面，与源区107形成电连接，并通过填充于接触孔内的导电材料与第四沟槽栅105实现电连接。
60.第一沟槽栅102、第二沟槽栅103和第三沟槽栅104连接外部栅极驱动电路。
61.可见，第一沟槽栅102和第三沟槽栅104既连接外部栅极驱动电路，又与其两侧的源区107接触，所以第一沟槽栅102和第三沟槽栅104均为真栅，第一沟槽栅102、第三沟槽栅104和发射极外加电压以后首先是阱区106中形成反型沟道，然后第一沟槽栅102和第三沟槽栅104两侧的源区107可以实现反型电子沟道中电子从发射极到集电极的通路，形成导通电流。
62.第二沟槽栅103虽然连接外部栅极驱动电路，但是第二沟槽栅103两侧没有源区107，所以第二沟槽栅103为虚栅，第二沟槽栅103和发射极外加电压以后首先是阱区106中形成反型沟道(载流子积累)，但是由于没有源区107，导致反型电子通道不能形成，不能形成导通电流。但是，在第二沟槽栅103和发射极外加电压以后，反型电子的存在可以吸引集电极的空穴向上匀速，有利于空穴电流运输，因此可以降低vcesat，降低导通损耗。
63.第四沟槽栅105虽然与其两侧的源区107接触，但是第四沟槽栅105与发射极金属层110电连接，不连外部栅极控制电路，不能实现栅极控制，既没有反型电子在阱区106中形成，也无法实现电子的通路，不能形成导电沟道，减小了饱和电流，提升短路时间tsc。
64.其中，真栅与虚栅交替设置，第一沟槽栅102和第三沟槽栅104之间通过至少一个第二沟槽栅103隔离，第二沟槽栅103和第四沟槽栅105之间通过至少一个第三沟槽栅104隔离。
65.其中，第一沟槽栅102、第二沟槽栅103、第三沟槽栅104和第四沟槽栅105的数量与该元胞结构的大小有关，第一沟槽栅102、第二沟槽栅103、第三沟槽栅104和第四沟槽栅105的数量被选择成能够实现饱和电流、vcesat、短路耐量之间的折中平衡。
66.且真栅之间通过虚栅间隔开，可以避免过大的电流密度，可以提升器件的抗dv/dt
能力。
67.示例性的，如图3所示，第一沟槽栅102的数量可以为1，第二沟槽栅103的数量可以为2，第三沟槽栅104的数量可以为1，第四沟槽栅105的数量可以为2。
68.场截止层111为第一导电类型的场截止层，场截止层111位于衬底101下方。
69.集电极区112为第二导电类型的集电极区，集电极区112位于场截止层111下方。
70.集电极金属层位于集电极区112下方并与集电极区112形成电连接。
71.在本实施例中，第一导电类型和第二导电类型相反。例如，第一导电类型为n型时，第二导电类型为p型；第一导电类型为p型时，第二导电类型为n型。具体地，根据实际需要制备的器件类型进行合理选择即可。
72.该半导体器件的元胞结构为igbt的元胞结构。
73.在本实施例中，提供一种半导体器件的元胞结构，包括第一导电类型衬底101；依次并排设置于衬底101上表面内的至少一个第一沟槽栅102、至少一个第二沟槽栅103、至少一个第三沟槽栅104和至少一个第四沟槽栅105；位于衬底101上表面内并位于任意相邻两个沟槽栅之间的第二导电类型阱区106；位于阱区106上表面内并位于第一沟槽栅102两侧、第三沟槽栅104两侧和第四沟槽栅105两侧的第一导电类型源区107；位于衬底101上方并同时与源区107电连接的发射极金属层110；其中，第一沟槽栅102、第二沟槽栅103和第三沟槽栅104与发射极金属层110之间通过第一层间介质层108隔离，第四沟槽栅105与发射极金属层110电连接。这种元胞结构可以实现更好的导通压降、饱和电流、短路时间三大参数的折中平衡，还可以提升器件的抗dv/dt能力。
74.实施例二
75.在实施例一的基础上，本实施例提供一种半导体器件，其包括若干如实施例一中的元胞结构，其结构如图5所示。
76.实施例三
77.在实施例一的基础上，本实施例提供一种半导体器件的元胞结构的制备方法。图6是本技术实施例示出的一种半导体器件的元胞结构的制备方法流程示意图。图7
‑
图9是本技术实施例示出的一种半导体器件的元胞结构的制备方法的相关步骤形成的剖面结构示意图。下面，参照图6和图7
‑
图9来描述本技术实施例提出的半导体器件的元胞结构的制备方法一个示例性方法的详细步骤。
78.如图6所示，本实施例的半导体器件的元胞结构的制备方法，包括如下步骤：
79.步骤s110：提供第一导电类型衬底101。
80.衬底101为外延硅片或者区熔法(即fz法)生长的硅片。衬底101可以为外延生长的漂移层。
81.步骤s120：在衬底101上表面内形成依次并排的至少一个第一沟槽栅102、至少一个第二沟槽栅103、至少一个第三沟槽栅104和至少一个第四沟槽栅105。
82.第一沟槽栅102、第二沟槽栅103、第三沟槽栅104和第四沟槽栅105延同一方向延伸。
83.第一沟槽栅102包括位于衬底101上表面内的第一栅极沟槽(图中未标注)和设置于第一栅极沟槽内的第一栅极(图中未标注)，以及设置于第一栅极沟槽和第一栅极之间的第一栅极绝缘层(图中未示出)，第一栅极绝缘层将第一栅极与衬底101隔离。
84.第二沟槽栅103包括位于衬底101上表面内的第二栅极沟槽(图中未标注)和设置于第二栅极沟槽内的第二栅极(图中未标注)，以及设置于第二栅极沟槽和第二栅极之间的第二栅极绝缘层(图中未示出)，第二栅极绝缘层将第二栅极与衬底101隔离。
85.第三沟槽栅104包括位于衬底101上表面内的第三栅极沟槽(图中未标注)和设置于第三栅极沟槽内的第三栅极(图中未标注)，以及设置于第三栅极沟槽和第三栅极之间的第三栅极绝缘层(图中未示出)，第三栅极绝缘层将第三栅极与衬底101隔离。
86.第四沟槽栅105包括位于衬底101上表面内的第四栅极沟槽(图中未标注)和设置于第四栅极沟槽内的第四栅极(图中未标注)，以及设置于第四栅极沟槽和第四栅极之间的第四栅极绝缘层(图中未示出)，第四栅极绝缘层将第四栅极与衬底101隔离。
87.各个沟槽栅的栅极的材料包括多晶硅。
88.步骤s130：在衬底101上表面内于任意相邻两个沟槽栅之间形成第二导电类型阱区106。
89.阱区106为第二导电类型的阱区，阱区106位于任意相邻两个沟槽栅之间，第一沟槽栅102、第二沟槽栅103、第三沟槽栅104和第四沟槽栅105的深度均大于阱区106的深度。阱区106的上表面与衬底101的上表面相平齐。每个沟槽栅与其两侧的阱区106接触。
90.其中，当第一导电类型为n型时，第二导电类型为p型时，p型阱区106采用硼离子注入形成，注入能量为100kev，通过1000度热制程形成约2.5um的掺杂结深，p型阱区106的离子注入为整面离子注入，无需掩膜版。各个沟槽栅的栅极注入硼离子，对栅极性能的影响较小。
91.步骤s140：如图7所示，在阱区106上表面内于第一沟槽栅102两侧、第三沟槽栅104两侧和第四沟槽栅105两侧的第一导电类型源区107；其中，第一沟槽栅102、第三沟槽栅104和第四沟槽栅105分别与其两侧的源区107相接触。
92.源区107为第一导电类型的源区，源区107设置于阱区106表面内，并设置于第一沟槽栅102两侧、第三沟槽栅104两侧和第四沟槽栅105两侧，第一沟槽栅102分别与其两侧的源区107相接触，第三沟槽栅104分别与其两侧的源区107相接触，第四沟槽栅105分别与其两侧的源区107相接触。源区107的上表面与阱区106的上表面平齐。
93.其中，当第一导电类型为n型时，第二导电类型为p型时，n型源区107通过磷离子注入形成，注入能量为90kev，然后950度热制程形成0.8um的掺杂结深，n型源区107的离子注入需要掩膜版。
94.步骤s140之后，还包括一下步骤：
95.s142：如图8所示，在衬底101上方沉积介质层113；
96.s144：如图9所示，对介质层113进行图案化，以在第一沟槽栅102、第二沟槽栅103和第三沟槽栅104上方形成第一层间介质层108，在第四沟槽栅105上方形成第二层间介质层109；其中，第二层间介质层109包括贯穿第二层间介质层109的接触孔。
97.上述介质层的材料包括硼磷硅玻璃(bpsg)，沉积厚度为1um。
98.介质层的图案化工艺主要是孔刻蚀工艺，孔刻蚀工艺有两种，一种是开在源区107上方的孔，使源区107与发射极金属层110连接；第二种是开在第四沟槽栅105上方的孔(即上述接触孔)，以使第四沟槽栅105与后面形成的发射极金属层110电连接。
99.步骤s150：在衬底101上方形成与源区107电连接的发射极金属层110；其中，第一
沟槽栅102、第二沟槽栅103和第三沟槽栅104与发射极金属层110之间通过第一层间介质层108隔离，第四沟槽栅105与发射极金属层110电连接。
100.具体的，发射极金属层110通过填充于接触孔内的导电材料与第四沟槽栅105实现电连接。该导电材料可以与发射极金属层110的材料相同。
101.第一沟槽栅102、第二沟槽栅103和第三沟槽栅104连接外部栅极驱动电路。
102.可见，第一沟槽栅102和第三沟槽栅104既连接外部栅极驱动电路，又与其两侧的源区107接触，所以第一沟槽栅102和第三沟槽栅104均为真栅，第一沟槽栅102、第三沟槽栅104和发射极外加电压以后首先是阱区106中形成反型沟道，然后第一沟槽栅102和第三沟槽栅104两侧的源区107可以实现反型电子沟道中电子从发射极到集电极的通路，形成导通电流。
103.第二沟槽栅103虽然连接外部栅极驱动电路，但是第二沟槽栅103两侧没有源区107，所以第二沟槽栅103为虚栅，第二沟槽栅103和发射极外加电压以后首先是阱区106中形成反型沟道(载流子积累)，但是由于没有源区107，导致反型电子通道不能形成，不能形成导通电流。但是，在第二沟槽栅103和发射极外加电压以后，反型电子的存在可以吸引集电极的空穴向上匀速，有利于空穴电流运输，因此可以降低vcesat，降低导通损耗。
104.第四沟槽栅105虽然与其两侧的源区107接触，但是第四沟槽栅105与发射极金属层110电连接，不连外部栅极控制电路，不能实现栅极控制，既没有反型电子在阱区106中形成，也无法实现电子的通路，不能形成导电沟道，减小了饱和电流，提升短路时间tsc。
105.其中，真栅与虚栅交替设置，第一沟槽栅102和第三沟槽栅104之间通过至少一个第二沟槽栅103隔离，第二沟槽栅103和第四沟槽栅105之间通过至少一个第三沟槽栅104隔离。
106.其中，第一沟槽栅102、第二沟槽栅103、第三沟槽栅104和第四沟槽栅105的数量与该元胞结构的大小有关，第一沟槽栅102、第二沟槽栅103、第三沟槽栅104和第四沟槽栅105的数量选择成能够实现饱和电流、vcesat、短路耐量之间的折中平衡。
107.且真栅之间通过虚栅间隔开，可以避免过大的电流密度，可以提升器件的抗dv/dt能力。
108.示例性的，第一沟槽栅102的数量可以为1，第二沟槽栅103的数量可以为2，第三沟槽栅104的数量可以为1，第四沟槽栅105的数量可以为2。
109.步骤s150之后，还需要进行正面钝化层的淀积、刻蚀，然后进行背面减薄工艺，接着再进行离子注入。金属化等工艺。
110.步骤s160：在衬底101下方形成第一导电类型场截止层111。
111.场截止层111为第一导电类型的场截止层，场截止层111位于衬底101下方。
112.步骤s170：在场截止层111下方形成第二导电类型集电极区112。
113.集电极区112为第二导电类型的集电极区，集电极区112位于场截止层111下方。
114.步骤s180：在集电极区112下方形成与集电极区112电连接的集电极金属层。
115.在本实施例中，第一导电类型和第二导电类型相反。例如，第一导电类型为n型时，第二导电类型为p型；第一导电类型为p型时，第二导电类型为n型。具体地，根据实际需要制备的器件类型进行合理选择即可。
116.可见，本技术中的半导体器件与传统沟槽栅igbt的制备工艺流程一致，不增加工
艺复杂性，不增加成本。
117.在本实施例中，提供一种半导体器件的元胞结构的制备方法，包括：提供第一导电类型衬底101；在衬底101上表面内形成依次并排的至少一个第一沟槽栅102、至少一个第二沟槽栅103、至少一个第三沟槽栅104和至少一个第四沟槽栅105；在衬底101上表面内于任意相邻两个沟槽栅之间形成第二导电类型阱区106；在阱区106上表面内于第一沟槽栅102两侧、第三沟槽栅104两侧和第四沟槽栅105两侧的第一导电类型源区107；其中，第一沟槽栅102、第三沟槽栅104和第四沟槽栅105分别与其两侧的源区107相接触；在衬底101上方形成与源区107电连接的发射极金属层110；其中，第一沟槽栅102、第二沟槽栅103和第三沟槽栅104与发射极金属层110之间通过第一层间介质层108隔离，第四沟槽栅105与发射极金属层110电连接。该制备方法制备出的元胞结构可以实现更好的导通压降、饱和电流、短路时间三大参数的折中平衡，还可以提升器件的抗dv/dt能力。
118.以上仅为本技术的优选实施例而已，并不用于限制本技术，对于本领域的技术人员来说，本技术可以有各种更改和变化。凡在本技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。虽然本技术所公开的实施方式如上，但的内容只是为了便于理解本技术而采用的实施方式，并非用以限定本技术。任何本技术所属技术领域内的技术人员，在不脱离本技术所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本技术的保护范围，仍须以所附的权利要求书所界定的范围为准。