专利名称：制造快速电子可擦可编程只读存储器的源/漏结构的方法
技术领域：
本发明一般涉及半导体器件，尤其涉及在CMOS快速EEP-ROM中生产源/漏(“S/D”)结构的一种方法。
通常电可擦可编程只读存储器器件(“EEPROMS”)是众所周知的。随着对高密度EEPROM器件需求的日益增加，新的制造工艺与制造技术发展的同时被用于制造这些器件。但是，这些制造变化，又带来新问题。
一个用来容纳更高密度器件的新的制造技术是减小离子注入能量。由于更微小的器件尺寸要求注入能减小从而允许增加EEP-ROM器件密度和减小器件区域之间绝缘和导电材料的厚度，在高密度器件使用高注入能时，就可能破坏这种薄的隔离区，从而导致器件的质量下降或失效。另外，一种用来制造高密度的EEPROM器件的新的制造技术是自校准硅化物(self-aligned silicide(Sali-cide))技术。自校准硅化物技术用来制造高密度EEPROM器件以防止源/漏和栅区的接触电阻和表面电阻波增大的问题的发生、接触电阻和表面电阻是随着半导体器件的接触尺寸的减小(例如，在高密度情况下)而增加。有关自校准硅化物技术的进一步信息，可查阅题为“为形成半导体器件的自校准硅化物过程以及因而形成器件”的美国专利号5,001,082和题为“为形成掺杂硅结的低表面电阻的自校准硅化物过程(工艺)的美国专利号4,663,191，这两个专利在此要结合起来用作参考。
在制造高密度EEPROM器件中的离子注入能的减小和自校准硅化物的利用在被嵌入的CMOS技术EEPROM器件的源/漏结中产生泄漏问题。因此，所需要的是一种用于在制造EEPROM器件中能克服源/漏结的泄漏问题的使用自校准硅化物之类技术的方法。但是，这一方法必须不会导致诸如降低EEPROM的特性和过高的制造成本等任何不希望的副作用。
为达到上述要求和根据本发明之目的，如在此具体说明那样，发明了本发明的这一方法。本发明的这种方法克服了在自校准硅化的(或类似加工的)EEPROM器件中的源/漏极泄漏问题。本发明包括一个执行漏洗(drainwash)注入的步骤，以便将一个PN结的已暴露的部分定位在一个邻近区的氧化物的下面，这样便于消除此暴露部分。实行漏洗这一步骤最好是在该区的氧化物被腐蚀之后进行。实行漏洗这一步骤最好在进行自校准硅化物等工艺之前完成。
如
，本发明的上述特性及优点在对本发明的优先实施例更具体说明之后将更加明显，此外图1是一个用于EEPROM器件的典型的浮动栅结构示意图；图2A是一个EEPROM器件的源/漏结构的离子注入步骤的示意图；图2B是一个已注入的EEPROM器件的源/漏结构的示意图；图2C是一个EEPROM器件的源/漏结构的隔离层腐蚀步骤示意图；
图2D是一个在EEPROM器件的源/漏结构的隔离层腐蚀步骤之后的被腐蚀的场氧化物的示意图；图2E是一个被腐蚀的EEPROM器件已自校准硅化了的源/漏结构示意图；图3A是一个根据本发明的EEPROM器件的被腐蚀的源/漏结构的漏洗步骤示意图；图3B是一个根据本发明的EEPROM器件的已进行漏洗的源/漏结构示意图；图3C是一个根据本发明的EEPROM器件的已自校准硅化过的、已漏洗并腐蚀的源/漏结构示意图。
现在一种本发明的优先实施例将参考这些示意图进行说明，图中，相同的参考号码表示相同的或基本类似的元件。在这些图形中，每一个参考号码中最左端的数字与首次使用该参考号码的图相对应。当对具体步骤、配置和布局进行讨论时，就可理解，这种做法只是以说明为目的。本领域有关技术人员会认识到，在不脱离本发明的原则和范围的情况下，其他步骤、配置和布局也可使用。
研究本发明的这种方法是为了克服在电可擦可编程只读存储器(“EEPROM”)器件中的源/漏结构的泄漏问题。改变EEPROM制造工艺以适应增大的器件密度(例如，在使用自校准硅化(Sali-cide”)技术的同时减小离子注入能量)，器件密度的增大在与EEP-ROM器件的擦除电极相连接的结的周围就会产生电子泄漏。因此，为提供清除该器件所必须的电压变得困难起来。
图1是叙述分离栅的EEPROM的典型栅结构。虽然面的讨论涉及这种具体结构，但熟悉该半导体技术的人会认识到，这种讨论涉及的也适用于使用其他栅结构(例如叠层栅EEPROM器件)的EEPROM器件。该分离栅结构包括一个存贮器栅极102和一个浮动栅极104。沟道氧化物材料108设在浮动栅104和一个源(或漏)区域106之间。源(或漏)区106被置于一个硅基片107中。就图1所述的这些区域的代表性尺寸来说，这些结构中的每一个尺寸都取决于整个EEPROM器件尺寸。包括图1所示的结构元件的材料对半导体技术的熟练技术人员应该是显而易见的。
在源(或漏)极106的离子注入期间，注入束110如图1所示必须引向该源(或漏)极区域106。由于该分离栅结构尺寸的缘故，有些注入离子可以穿过浮动栅104和源(或漏)区106之间的薄沟道氧化物层108。这是因为该相当薄的浮动栅104不能阻止产生足够高的电子注能量的离子剂量(dose)的穿透。因此，当该注入能量增加时，穿过该场栅104并因此穿过薄沟道氧化物层108的离子数量将增加。这种离子电流可以破坏该沟道氧化物108。
为防止损坏薄的沟道氧化物层108可采取的一个步骤就是减小离子注入能。通过减小离子注入能，就可以消除流经该薄沟道氧化物薄层108并最终破坏此隧道氧化物薄层的电流。离子注入能的减小也可有助于避免破坏配置在存储器栅极102和浮动栅极104之间以及/或在存储器栅极102和浮动栅极104周围其他相当薄的氧化物和/或氮化物(未具体示出)层。但是，随着离子注入能的减小，在存储器栅极102和浮动栅极104下面所形成的源(或漏)区106的深度也将减小。减小这个(源/或漏)106区域深度可能会使其本身在进一步制造生产期间产生问题。本发明的这一方法就是旨在解决这些有关问题。
如以上所讨论的，通过减小离子注入能来避免破坏氧化物108，所注入的基片区(例如，源/漏106)的深度(或厚度)被减小。当自校准硅化技术等以后用来在所注入的基片区(例如，在以后生产工艺过程中)上面形成一个金属化层时这种深度的减小将变得特别困难。
表1叙述一般用来制造EEPROM的源/漏(“S/D”)区的主要工艺步骤。
表1步骤1 存储栅图案形成步骤2 轻微掺杂的漏(极)注入(无掩模)步骤3 源/漏注入(砷)步骤4 隔离层构成步骤5 自校准硅化物等的构成参照表1和图2，就能理解EEPROM源/漏的构成。表1(图2中未示出)中的步骤2和4是在EEPROM器件中的存储器之外用来制造CMOS晶体管的常规工艺之一部分。表1的步骤3中的砷的S/D注入已在图2A中叙述。如图2A和2B所示，S/D(源/漏)注入是通过使用一种砷剂量(arsenic dose)206进行掺杂来实现的，例如，一种p型导电率基片202上(以下称“p型”)形成一种n型导电率区域208(以下称“n型”)。n型区208的深度与该离子注入束(离子注)能量成比例，并且靠近场氧化物204(靠近“鸟喙”区205)就逐渐减小，一个用来在典型的EEPROM器件中形成n型区208的常用的注入剂量大约为3×1015原子/cm2，能量大约为120×103电子伏特(120keV)的能量。但是，如以上所讨论的，随着器件尺寸的减小，砷剂量注入能也必须减小以避免沟道氧化物被破坏(见图1)。一个用来在高密度EEPROM中形成n型区208的典型的被减小的注入剂量约为3×1015原子/厘米2，并具有约60×103电子伏特(60keV)的能量。通过将注入能从约为120keV减小到约为60keV，就会避免对该沟道氧化物的破坏。但是，n型区208的深度同样也会减小。
接下来，图2C和2D是描述在隔离层腐蚀后显示场氧化物的表1中第4步骤的结果。隔离层是在第2步骤所列举的轻微掺杂的漏(“LDD”)结构的部分，此步骤用来在存贮器以外制造常规CMOS晶体管。在隔离层腐蚀过程中的过量腐蚀步骤期间，将出现场氧化物减少。如图2C所示，此腐蚀步骤将减小场氧化物204的高度(从厚度210到厚度212)。参照图2D，该腐蚀步骤的作用在鸟喙区205特别明显。因为由于减小了离子注入能，该n型区208的深度被减小，在隔离层腐蚀之后，在鸟喙区205中的pn结(202/208)的一部分214可能被曝露。
因此，当对该器件执行表1的第5步骤(自校准硅化等)时，一个短路(区域)218可能与PN结(202/208)并行产生。这可以参照图2E就明白。在图2E中，自校准硅化工艺过程等在靠近场氧化物204附近的pn结(202/208)上面产生一个金属层216的结构(例如，钛硅化物“TiSi2”)。因此，pn结(202/208)被暴露部分214将被一个导电金属层所覆盖。这就产生与pn结(202/208)并行流过的电流的路径从而短路了该pn结。
为改善这一短路状况，才研制出本发明的方法。本发明的方法的一个实施例是通过表2所述的工艺步骤来概述的。
表2步骤1 存储栅图案形成步骤2 LDD注入(无掩模)步骤3 源/漏注入(砷)步骤4 隔离层构成步骤5 漏洗注入步骤6 自校准硅化物之类等构成在一实施例中，本发明的工艺步骤1～4与表1的步骤1～4所表示的(以及如图2A～2D所述)常规生产工艺的步骤相同。本工艺的变化发生在“新”的步骤5，在这一步骤，在自校准硅化等之前进行一种漏洗注入步骤。此漏洗注入本质上是在邻近的场氧化物204被腐蚀之后对PN结(202/208)的n型区实行再掺杂。重要的是要注意，该漏洗注入在制造工艺中不需要附加的步骤。更确切地说，该漏洗注入可以通过在制造该器件的后续工艺中，在隔离层形成后(如，步骤4)，在任何适当的掺杂步骤期间使n型区208暴露来实现的，为简化本发明的整个讨论，将讨论或示出加工半导体器件时无掩模的工艺。
一种进行漏洗注入的优先方法可以参照表2和图3来说明。参照图3A和3B，该漏极注入步骤是通过在场氧化物204被腐蚀之后实行一种砷(离子)注入的方法来完成的。虽然，砷用于这一优先实施例，但对于精通该半导体技术的人将懂得任何适当的n型注入剂量(掺杂物)都可以替代。这个漏洗注入步骤进一步加深pn结(202/208)的n型区208的深度，这样使得该pn结(202/208)被暴露部分214被推进到在邻近场氧化物204下面的一个区域304。这个漏洗注入步骤的剂量比率可以在大约1×1014原子/厘米2和1×1015原子/厘米2之间。有关的剂量(掺杂质)能量可能在大约20×103电子—伏特和120×103电子—伏特之间。对于该漏洗注入步骤的一个实施例的优选掺杂剂量率和能量大约为3×1015原子/厘米3能量大约为80×103电子—伏特(80keV)。
参照表2的步骤6和图3C，当在pn结(202/208)的上面形成自校准硅化物(例如TiSi2)时就不再有与该结平行的电流路径。这是因为自校准硅化物216在区域308中的场氧化物204处终止并且杂质不会扩展到pn结(202/208)位于邻近氧化物204下面的位置310中。因此，通过在腐蚀场氧化物204之后，并在自校准硅化等工艺之前加深n型区208来消除该pn结的并行短路状况。
虽然参照本发明的一种优先实施例对本发明进行了详细地表示和说明，对于精通此技术的人会懂得在不脱离本发明的精神和范围，可以在形式和细节上对本发明作各种改变。
权利要求
1.一种避免具有pn结的基底表面的pn结电短路的方法，其中pn结的一部分通过腐蚀位于靠近该pn结的场氧化物而被暴露，该方法包括进行一种漏洗注入步骤，以便使该pn结的暴露部分定位在该场氧化物下面以消除此暴露部分。
2.一种制造半导体的器件中的源/漏结构的方法包括以下步骤(1)提供一种基片；(2)在所述的基片上形成一种pn结；(3)在所述的部分pn结上面形成一种场氧化物；(4)腐蚀所述场氧化物，其中所述腐蚀步骤使邻近于该基片表面的部分pn结被暴露；(5)实行一种漏洗注入使得所述pn结的暴露部在所述的场氧化物下面以消除所述的pn结的所述表面暴露；以及(6)在邻近所述场氧化物层的部分基片上形成一个导电层。
3.如权利要求2的所述方法，其中步骤5是在所述步骤4之后进行。
4.一个制造电可擦可编程只读存贮器中的源/漏结构的方法包括进行漏洗注入的步骤以将pn结的暴露部分定位于一个邻近的场氧化物下面以便消除该暴露部分。
5.如权利要求4的方法，其中进行漏洗注入的步骤还包括在邻近的氧化物隔离层被形成并腐蚀之后进行漏洗注入的步骤。
6.如权利要求4的方法，其中进行漏洗注入的步骤还包括在所述的源/漏结构被自校准硅化之前进行漏洗注入步骤。
7.如权利要求4方法，其中进行漏洗注入步骤的掺杂剂量率大约在1×1014原子/厘米2和1×1016原子/厘米2之间。
8.如权利要求4方法，其中进行漏洗注入步骤的杂质剂量的能量大约为20×103电子—伏特和120×103电子—伏特之间。
9.如权利要求4方法，其中进行漏洗注入步骤的掺杂剂量大约为3×1015原子/厘米2能量约为80×103电子—伏特(80keV)。
全文摘要
一种方法被提供用来避免邻近于基片表面的pn结短路(漏电)。该方法包括实行漏洗注入。该漏洗注入用来驱动(激励)有邻近场氧化物下面的pn结。该漏洗注入是在自校准硅化等步骤之前进行的。
文档编号H01L29/792GK1131818SQ95120269
公开日1996年9月25日 申请日期1995年11月27日 优先权日1994年11月28日
发明者理查德·威廉姆·格雷戈尔 申请人:美国电报电话公司