专利名称：具有动态可控阈电压的mos晶体管读出放大器的制作方法
技术领域：
本发明涉及读出和放大存储单元数据电位的读出放大器，具体来说涉及动态随机存取存储器中由绝缘栅型场效应晶体管构成的差分读出放大器。
个人计算机和工作站一般都包括一个用于数据存储的存储器。有一种大容量的DRAM(动态随机存取存储器)，它本身具有可读并且可写数据的存储器，DRAM可用作个人计算机、工作站等的主存储器。
图1表示一种常规DRAM中的读出放大器的结构和它的外围电路，例如由日本专利公开No.2-231760所公开的结构和电路。
现在参照图1，读出放大器5在电源节点1a接收工作电源电位Vcc，并在地接点1b接收地电位Vss，以此作为电源电位；读出放大器5响应读出放大器允许信号SEN和SEP读出并放大位线2a和2b上的电位差。
读出放大器5包括一个p沟道MOS(绝缘栅型场效应)晶体管5a、pMOS读出放大器5c、n沟道MOS晶体管5f、和NMOS读出放大器5d；晶体管5a连在电源节点1a和一个节点5b之间，并在栅极接收该读出放大器的允许信号SEP；放大器5c使位线2a和2b的较高电位的位线电位变为电源电位Vcc；晶体管5f连在地节点1b和一个节点5e之间并接收读出放大器允许信号SEN；放大器5d使位线2a和2b的较低电位的位线电位变为地电位Vss。
pMOS读出放大器5c包括p沟道MOS晶体管5ca和p沟道MOS晶体管5cb；晶体管5ca连在节点5b和2a之间，并且具有连到位线2b的栅极；晶体管5cb连在节点5b和位线2b之间，并且具有连到位线2a的栅极。
NMOS读出放大器5d括n沟道MOS晶体管5da和n沟道MOS晶体管5db；晶体管5da连在节点5e和位线2a之间并且具有连到位线2b的栅极；晶体管5db连在节点5e和位线2b之间并且具有连到位2a的栅极。NMOS晶体管5da和5db是在一个与任何其它电路区隔开的阱区内形成的，并且从一个势阱控制电路6为晶体管5da和5db提供一个阱电位VSB。
势阱控制电路6包括电流镜型差分放大器6a和控制电路6b；放大器6a响应于控制信号/ФSTR，放大基准电压Vref和节点5e的电位Va之间的差，输出表示放大结果的信号；控制电路6b响应控制信号ФSTR和来自放大器6a的信号，产生阱电位VSB。
差分放大器6a包括p沟道MOS晶体管6aa，晶体管6aa连在电源节点1a和一个节点6ab之间，在栅极接收控制信号1ФSTR；p沟道MOS晶体管6ac，它连在节点6ad和节点6ab之间，并具有连到节点6ad的栅极；p沟道MOS晶体管6af，它连在节点6ab和节点6ag之间，并且具有连到节点6ag的栅极；n沟道MOS晶体管6ae，它连在节点6ad和地节点1b之间，接收基准电位Vref；以及n沟道MOS晶体管6ah，它连在节点6ag和地节点1b之间，并且具有在节点5e接收电位的栅极。
晶休管6ac攻6af构成一个电流镜电路，向对应的晶体管6ae和6ah提供电流，而晶体管6ae和6ah又构成一个比较级。
控制电路6b包括n沟道MOS晶体管6ba，它连在接收中间电位Vcc/2的一个节点和节点6bc之间，并且具有接收控制信号ФSTR的栅极；p沟道MOS晶体管6bd，它连在节点6bc和地节点1b之间，并且具有在放大器6a的节点6ag接收输出信号的栅极；以及电容器6be，它连在节点6bc和地节点1b之间。在节点6bc产生阱电位VSB。
当启动一个存储循环时，使控制信号ФSTR为高，直到使读出放大器允许信号SEN有效(高)时为止。当启动一个存储循环时，使控制信号/ФSTR为低，直到使读出放大器允许信号SEP有效(低)时为止。
将字线3a和3b分别安排成和位线2a和2b交叉。每个字线3a和3b将存储单元连成一排，每个位线2a和2b将存储单元连成一列(在一种“开路位线结构”中)。
虽然把存储单元安排成一个由行和列组成的矩阵，但在图1中只是有代表性地表示出两个存储单元4a和4b。存储单元4a位于字线3b和位线2a的交叉点上，并且包括电容器4aa，用于以电荷形式存储信息，存储单元4a还包括一个n沟道MOS晶体管4ab，它响应位线WLO上的电位将电容器4aa连到位线2a上。电容器4aa在一个电极上(单元板)接收中间电位Vcc/2的预充电电位Vp，MOS晶体管4ab在一个主体电极(bulk)(背栅极)上接收一个预定的、恒定的、背栅极偏置负电位VBB。
存储单元4b类似地包括电容器4ba和n沟道MOS晶体管4bb。预充电电位Vp也加到电容器4aa的单元板，背栅极偏置电位VBB加到MOS晶体管4bb的背栅极。背栅极偏置电位VBB还要加到读出放大器6的MOS晶体管5f的背栅极。
现在，参照图2的波形图描述图1所示电路的操作，图2表示读出存储在存储单元4a中的一个低电平(“L”电平)数据的操作。
在如图2中的(a)所示确定一个存储循环的行地址选通信号RAS升到高电平(H电平)的时刻t0，图2中分别由(b)和(c)表示的读出放大器SEP和SEN分别为高电平和低电平。在各自的栅极接收相应允许信号SEP和SEN的p沟道MOS晶体管5a和沟道MOS晶体管5f全都不导通，因此不会给pMOS读出放大器5c和NMOS读出放大器5d提供电源电位Vcc和地电位Vss，读出放大器5不工作。
在字线3a和3b上的电位WL0和WL1如图2的(e)和(f)所示全都为低电平，存储单元4a和4b中的MOS晶体管4ab和4bb全都保持不导通，因此将数据保持在存储单元4a和4b中。
借助于未曾表示出来的位线预充电电路，将图2中的(g)所示的位线2a和2b上的电位BL和/BL预充电至预充电电位Vcc/2。通过未示出的预充电电路将图2中的(i)所示的节点5e的电位Va设置在位线预充电电位，MOS晶体管5da和5db全都变为截止。
分别依照行地址选通信号RAS、读出放大器SEP和SEN，使控制信号/ФSTR和ФSTR分别为高电平和低电平，如图2中的(d)所示。在栅极接收控制信号/ФSTR的p沟道MOS晶体管6aa处在不导通状态，差分放大器6aa因为没有加上电源电位Vcc而保持在不工作状态。在栅极接收控制信号ФSTR的n沟道MOS晶体管6ba也处在不导通状态，使控制电路6b不工作，并且在节点6bc产生的阱电位VSB保持着在图2中的(b)所示的前一有效循环中获得的地电位Vss。
当行地址选通信号RAS升到高电平，如图(2)中的时刻t0所示，则等待循环完成，并且启动存储循环(有效循环)。与此相应地，控制信号/ФSRR和ФSTR分别变低和变高，如图2中的(d)所示，从而激励了势阱控制电路6中的差分放大器6a和6b。
读出放大器5的节点5e的电位Va这时大于基准电压Vref，MOS晶体管6ah的电导大于MOS晶体管6ae的电导，所以节点6ag通过MOS晶体管6ah放电到地节点1b的电位，使节点6ag的信号电位变低，从而使控制电路6b中的MOS晶体管6bd截止。MOS晶体管6ba响应控制信号ФSTR的上升而导电，使节点6bc充电到中间电位Vcc/2。于是，由节点6bc产生的阱电位VSB以预定的时间常数上升，如图2中的(b)所示。
通过未示出的译码器对在行地址选通信号RAS的上升沿加入的行地址信号译码。由行地址信号规定的字线3a的电位WL0在时刻t1上升到高电平，如图2中的(e)所示。与此相应地，使存储单元4a中的MOS晶体管4ab导通，从而使预充电到Vcc/2的位线2a与处在电容器4aa的地电位的电极(存储节点)相连接。位线2a上的电荷流入电容器4aa的存储节点，使位线2a的电位BL从预充电电位Vcc/2下降了一点，如图2的(g)所示。由于字线3b的电位WL1保持在低电平，所以从存储单元4b向位线2b没有数据读出，并且位线2b的电位/BL保持在预充电电位Vcc/2，如图2中的(g)所示。
当读出放大器允许信号SEN在时刻t2升到高电平，如图2中的(c)所示，使读出放大器5中的MOS晶体管5f导通，从而激励了NMOS读出放大器5d，并且位线2a的电位BL下降到地电位Vss，如图2中的(g)所示。节点5e的电位Va也下降到地电位Vss，并且因变得比基准电位Vref还要低。于是，由差分放大器6a产生的信号变高，使MOS晶体管6bd导通。因为读出放大器允许信号SEN有效时MOS晶体管6ba响应控制信号ФSTR而截止，所以通过MOS晶体管6bd使阱电位VSB变为地电位Vss。虽然当在图2的(d)所示的时刻t2使读出放大器允许信号SEN变高时使控制信号ФSTR变低，但控制信号/ФSTR在低电平时仍旧保持有效。节点6ag的电位和电位Vref与Va之差成比例，并且MOS晶体管6bd使节点6bc放电，因而阱电位VSb跟随电位Va的下降而下降。
当使读出放大器允许信号SEP在图2中的(b)所示的时刻t3变为有效时，使控制信号/ФSTR变为无效(高)，如图2中的(d)所示，从而使差分放大器6a退激。MOS晶体管5a响应读出放大器允许信号SEP的下降(激励)而导通，从而激励了PMOS读出放大器5c。如图2中的(g)所示，将位线2b上的电位/BL提高到电源电位Vcc。当把位线2a和2b之间的微小电位差放大到电源电位Vcc和地电位Vss之间的电位差时，读出放大器5的读出和放大操作即告完成。
现在，参照图3A-3G描述控制势阱电位VSB的操作效果，图3A-3C中表示出图1所示的NMOS读出放大器5d的MOS晶体管5da和5db的各个节点的电位。
在本领域中众所周知的是，MOS晶体管有一个背栅极效应，即阈电压随相对于源极电位的背栅极偏置电位而变化。阈电压Vthn和相对于源极电位的背栅极偏置电位VBB满足下述关系式vthn=A+B+|VBB|,]]>其中A和B都是由晶体管参数确定的常数。若|VBB|增大，则Vthn也增大。现在参照图3A，在等待状态，MOS晶体管5da和5db在它们的栅极接收0伏(＝Vss)的势阱电位VSB，并且在它们的源极接收Vcc/2的电位Va，其中假定中间电位Vcc/2大于MOS晶体管5da和5db的阈电压Vthn。在这种条件下，|VBB|＝|Vcc/2|，并且晶体管5da和5db都有相当大的阈电压。位线2a和2b都预充电到中间电位Vcc/2。
现参照图3B，当选择了字线(3a)并将其驱动到一个选定状态(高电平的电位)时，向位线2a读出存储单元数据，位线2a的电位从中间电位Vcc/2变到Vcc/2-ΔA，其中ΔV代表一个读出电压，而位线2b的电位保持中间电位Vcc/2的预充电电位。节点5e的电位Va也保持中间电位Vcc/2的预充电电位。势阱电位VSB从地电位Vss(＝0伏)变到中间电位Vcc/2。
在读出启动之前，势阱电位VSB为中间电位Vcc/2。因此，MOS晶体管5da和5db都有彼此相等的源极和背栅极电位，或者|VBB|＝0，并且MOS晶体管5da和5db的阈电压都变得相当小。
现在参照图3c，当启动读出操作时，节点5e的电位Va下降到地电位Vss(＝0伏)。当位线2b和节点5e间的电位差(或Vcc/2-Va)变为大于MOS晶体管5da的阈电压Vth时，MOS晶体管5da导通，使位线2a放电。该阈电压Vth小于VSB＝0伏时的阈电压，并且在读出放大器允许信号SEN变为有效后马上引起位线放电。这就是说，和加有恒定的势阱电位的情况相比，读出操作的速度更高些。
在节点5e的电位Va降低期间，势阱电位VSB随着电位Va的降低而降低，并且电位VSB和Va之间的差基本保持不变，因此阈电压Vth在一很小值上保持恒定。
因为在读出操作时阈电压Vth被迫变得很小，即使电源电压Vcc降低，并且电源电压Vcc和VSB为0伏时的阈电压之间的差值极小，也能有效地使阈电压Vth变小，并能够很容易地使MOS晶体管5da或5db导通。因此，即使在低电源电压的条件下，读出放大器也能高速操作。
然而，虽然当背栅极电位(势阱电位)和源极电位(节点5e电位)相等时所提供最小的阈电压，但这样一种措施也只能消除背栅极效应。一般来说，MOS晶体管在无背栅极偏置效应时的阈电压约为0.7-1.0伏。另一方面，按照最近的发展趋势，电源电压变得越来越低，3.3伏、1.5伏、或1.2伏，目的在于快速操作和降低功率消耗。如果使1.2伏的电源电压，那么中间电压Vcc/2就是0.6伏，就不可能使用在无背栅极效应时阈电压为0.7伏的MOS晶体管。这就是说，常规的读出放大器装置不可能应用到用低电源电位操作的器件上。
此外，如图3c所示，MOS晶体管5db在栅极接收地电位，以便在完成读出操作后能够截止。但在这种状态下，锁存了存储单元数据，并且位线2b上的电位是电源电位。MOS晶体管5db的阈电压Vth保持很小，因此一个大的亚阈值电流从位线2b开始、经MOS晶体管5db和激励MOS晶体管5f的读出放大器流到地节点1b(图1)，并且增大了电流消耗。这里所说的亚阈值电流是MOS晶体管的栅极和源极的电位彼此相等时流过MOS晶体管的电流，在本领域中公知的是，当阈电压的绝对值减小时，亚阈值电流增加。
本发明的一个目的是提供一种用低电源电位高速操作的半导体存储器件。
本发明的另一个目的是提供一种能实现快速读出操作的半导体存储器件。
按本发明的半导体存储器件包括交叉耦合MOS晶体管，它们耦合在一个第一节点和一对位线之间，用于差分放大位线上的电位。每个交叉耦合MOS晶体管都有一个背栅极，对背栅极进行耦合以接收背栅极电位。第一节点在等待状态接收一个中间电位，并且在差分放大位线电位时或者说在读出操作时接收一个第一电位。将背栅板电位设定为一个确定电位。该确定电位和中间电位间的差大于中间电位和第一电位间的差。
第一电位和确定电位之间的差的绝对值不大于交叉耦合MOS晶体管的背栅极和源极/漏极的接合部的pn结扩散电位。
背栅极电位在读出操作期间随第一节点电位的变化而变化。
由于该背栅极偏置比背栅极电位和源极电位彼此相等的情况下背栅极偏置更浅些，由于背栅极效应使交叉耦合MOS晶体管的阈电压的绝对值更小些。因此，第一节点电位改变后，一个交叉耦合MOS晶体管马上按照位线电位导通，并且可在一个较早的时刻启动读出操作。此外，背栅极电位随第一节点电位的变化而变化，并且能可靠地防止交叉耦合MOS晶体管的背栅极相对于源极/漏极正向偏置。
交叉耦合MOS晶体管的阈电压的绝对值可有效地减小，因此即使减小了电源电位，并且在背栅极电位和源极电位相等的情况下中间电位接近交叉耦合MOS晶体管阈电压的绝对值，该交叉耦合MOS晶体管的阈电压的绝对值在读出操作时也是较小的，并能可靠地导通一个交叉耦合MOS晶体管，因此即使在极低的电源电位下也能实现可靠的读出操作。
从下述结合附图对本发明的详细描述中，本发明的上述目的和其它的一些目的、特征、方面、和优点都将变得更加清楚明白。
图1表示常规的读出放大器及其外围电路的结构；图2是表示图1所示的结构的操作的操作波形图；图3A-3C表示n沟道读出放大器在读出操作时的各个节点的电位；图4表示按本发明的半导体存储器件的示意总体结构；图5表示图4所示的存储阵列中的一个存储模板的示意结构；图6表示图5所示的一个子阵列及其相关外围电路的示意详细结构；图7是描述图4-6所示的存储器件的操作的波形图；图8瑶示按本发明第一实施例的读出放大器及其相关电路的特殊结构；图9是表示图8结构的操作的操作波形图；图10A表示NMOS读出放大器的各个节点在读出操作前的电位；图10B是用于描述图10A所示的读出放大器的操作的操作波形图；图11是图8所示NMOS读出放大器中的MOS晶体管的剖面图；图12是表示加结扩散电位的曲线图；图13表示按第一实施例的改进形式的NMOS读出放大器各个节点在读出操作前的所加电位；图14表示用于产生图13所示的背栅极预充电电位的一个特殊结构；图15表示按本发明第二实施例的一个子阵列及其相关外围电路的特殊结构；图16表示按本发明第二实施例的一个读出放大器及其相关外围电路的特殊结构；图17是图16所示pMOS读出放大器的MOS晶体管的剖面图；图18是表示图16所示电路操作的操作波形图；图19A表示pMOS读出放大器在按第二实施例读出操作前各个节点上所加电压；图19B是表示图19A所示的pMOS读出放大器的操作的操作波形图；图20表示按本发明第三实施例的子阵列及其相关外围电路的示意结构；图21表示按本发明第三实施例的读出放大器及其相关外围电路的示意结构；图22表示用于第四实施例的读出放大器的一个n沟道背栅极电位产生器的示意结构；图23表示用于本发明第五实施例的读出放大器的一个p沟道背栅极电位产生器的示意结构；图24表示用于本发明第六实施例的读出放大器的一个背栅极电位产生器的示意结构；图25A表示按本发明第七实施例的NMOS读出放大器的晶体管的平面布局；图25B是沿图25A中所示的XV-XV线取的剖面图；图26A表示按本发明第七实施例的pMOS读出放大器的晶体管的平面布局；以及图26B是沿图26A中所示的XX-XX线取的一个剖面图。
图4表示按本发明的一个实施例的DRAM的结构。参照图4，DRAM包括存储阵列170，存储阵列170分割成4个存储模板MM0-MM3，每个存储模板都有多个排成由行和列组成的一个矩阵的存储单元。后边会对存储阵列的详细结构作出介绍。
DRAM进一步还包括一个ZRAS缓冲器100，缓冲器100接收并缓冲外加的行地址选通信号ext/RAS，用于产生各个内部电路(和行选择有关的电路)所需的一个内部行地址选通信号/RAS；DRAM还包括一个ZCAS缓冲器110，缓冲器110接收并缓冲外加的列地址选通信号ext/CAS，用于产生各个内部电路(和列选择有关的电路)所需的一个内部列地址选通信号/CAS。信号/RAS确定存储循环周期，并且确定启动行选择操作的时间。信号/CAS确定启动列选择操作的时间以及当信号/RAS有效时读出数据的时间。
DRAM进一步还包括一个行地址缓冲器130，它响应有效的内部行地址选通信号/RAS，以便能加入一个外加的地址信号A，从而产生一个内部行地址信号RA和一个互补的内部行地址信号/RA；一个行预译码器140；它接收并预译码内部行地址信号RA和/RA，用于产生一个模块选择信号BS和一个预译码信号X；一个行译码器150，它接收模块选择信号BS和预译码信号X，用于产生一个行译码信号RD，信号RD规定了由模块选择信号BS规定的一个选定模块的一行；以及，一个字驱动器160，它接收行译码信号RD，用于驱动一个选定的行(字线)至提升电压Vpp电平的一个选定的状态。
如下面将会描述的，每个存储模板MM0-MM3都包括多个(32个)存储模块，模块选择信号BS一次选择8个存储模块(在每个存储模板中选择2个存储模块)，或者说，使8个模块选择信号(BSj)进入有效状态。预译码信号X包括16位的预译码信号X0-X15，其中按照行地址信号RA0、/RA0、RA1、和/RA1使信号X0-X3之一有效，按照行地址信号RA2、/RA2、RA3、和/RA3使预译码信号X4-X7之一有效，按照行地址信号RA4、/RA4、RA5、和/RA5使预译码信号X8-X11之一有效，按照行地址信号RA6、/RA6、RA7、和/RA7使预译码信号X12-X15之一有效。预译码信号X0-X15是按照8位行地址信号RA0-RA7(加上互补的行地址信号/RA0-RA7共16位)产生的，因此它们规定了一个存储模块中的256行里的一行。
按照行地址信号RA8、/RA8～RA11、/RA11产生模块选择信号BS。模块选择信号BS包括用于相应存储模块的模块选择信号BS0-BS127。因此，可同时规定128个存储模块中的8个存储模块。一般来说，同时激励所有的存储模板MM0-MM3，并且在每个存储模板中一次规定两个存储模块。
DRAM进一步还包括一个列地址缓冲器180，它响应有效的列地址选通信号/CAS，用于引入并锁存用作列地址信号的一个外部地址信号，以产生一个内部列地址信号CA和一个互补的内部列地址信号/CA；一个列预译码器190，它接收并预译码内部列地址信号CA和/CA，用于产生在存储阵列170中规定一个列模块的列模块选择信号CBS和在一个列模块中规定一个列的预译码信号Y；以及一个译码器200，对预译码信号Y和列模块选择信号CBS译码，用于产生在存储阵列170中规定多个列的列选择信号CSL和在选定的列上规定多个存储单元中的一个存储单元的数据选择信号DS。
如下面将会描述的，将每个存储模板MM0-MM3都分为多个列模块，每个列模块都包括128个列，并且在每个存储模板中通过列模块选择信号CBS选择一个列模块。
预译码信号Y包括12位的预译码信号Y0-Y11，其中按照列地址信号CA0、/CA0、CA1、和/CA1使信号Y0-Y3之一有效，按照列地址信号CA2、/CA2、/CA3、和/CA3使预译码信号Y4-Y7之一有效，并且按照列地址信号CA4、/CA4、CA5、和/CA5使预译码信号Y8-Y11有效。模块选择信号CBS包括64位的模块选择信号CBS0-CBS63，用于存储阵列170中相应的列模块。数据选择信号DS胺照列模块选择信号选择一个列模块。
DRAM进一步还包括为位线(列)设置的读出放大器，用于读出、放大、和锁存向位线读出的存储单元数据；一个模块相关信号产生器210，它响应行地址选通信号/RAS，对从行地址缓冲器130接收的模块地址信号进行译码，用于提供位线隔离信号BLI、读出放大器允许信号/SEP和SEN、和选择连接到全局I/O总线(以后再介绍)的一个存储模块的选择信号SEL；以及I/O电路，它响应列选择信号CSL和数据选择信号，用于把一个选定的列(位线)连到输入/输出缓冲器240上。在图4中，读出放大器和I/O电路一起用框220表示。
如下面将会介绍的，将读出放大器按排在一个按另一种方式设置的共用读出放大器结构中，从读出放大器只隔离出一个存储模块，这个存储模块与包括一个选定行的存储模块配对，并且只激励为该包括选定行的存储模块提供的读出放大器。非选定的存储模块都保持在无效(预充电)状态。I/O电路包括为存储模块提供的局部I/O线和为相应列模块提供的全局I/O线。
DRAM进一步还包括一个写/读控制电路230，它响应地址选通信号/RAS和/CAS、写允许信号/WE、输出允许信号/OE，用于提供一个写/读控制信号W0，以表明应向输入/输出缓冲器240完成哪个数据读出和数据写入；以及，一个内部电位产生电路120，用于产生大于操作电源电位的提升电位Vpp、具有中间电位的位线预充电电位VBL、具有中间电位的单元板电位Vcp、双及提供给形成一个读出放大器的势阱的势阱电位VBN。
势阱电位(n沟道背栅极电位)VBN在中间电位(Vcc＋Vss)/2和中间电位与一个pn结扩散电位中相加之和的中间进行变化。
图5表示在存储阵列170中的一个存储模板MM的结构。现参照图5，一个存储模板MM(MM0-MM3中的任何一个)包括排列成32行和16列的多个子阵列#00-#3115。在一行上的子阵列#io-#i15构成了一个存储模块MBi，在一列上的子阵列#oj-#31j构成了一个列模块CBj。每个子阵列#00-#3115都包括排列成256行和128列的多个存储单元。存储模板MM包括32个存储模块MB0-MB31和16个列模块CB0-CB15。
操作中，按照模块选择信号BS一次选择两个存储模块，并且按照列模块选择信号CBS选择一个列模块。从列译码器200(图4)过来的一个根列列选择线CSLn沿列方向在存储模板上延伸，并在一个选定的列模块(在图5中的CB15)中的相应子阵列内选择了两个列。于是，因为选择了两个存储模块(MB2和MB30)，同时总共选择了四个列或者位线对BLPa和BLPb，然后通过数据选择信号DS选择一个位线对(一位存储单元)。
图6表示图4的存储阵列170的详细结构，并且有代表性地表示出两个子阵列#a和#b及其相关的外围电路。
每个子阵列#a和#b都包括排列成256行和128列的多个存储单元173，多个(256个)字线171对应于相应的行并且在相应的行上连接存储单元173，多个位线对172对应于相应的列并且在相应的列上连接存储单元。
存储单元173包括一个电容器173a，电容器173具有接收中间电位(Vcc＋Vss)2的单元板电位Vcp的一个单元板电极和一个存储电荷形式的信息的存储节点；存储单元173还包括一个存储晶体管173b，它响应在相应字线上的电位WL，把存储节点连到相应位线对172的一个位线上。
位线对172包括位线172a和172b，用于传送彼此互补的数据信号BL和/BL。相对于位线172a或172b和字线171的交叉点来定位存储单元173。
位线172a和172b仅在一个相应的子阵列#a或#b的内部延伸，而字线171则在一个相应的存储模块170a(MB)中的所有的子阵列上延伸。
读出放大器224在子阵列#a和#b的两侧排成一行。在图6中，有代表性地表示出子阵列#a的两侧的读出放大器224。
在子阵列#a中，在偶数列上的位线对172响应于一个(位线隔离)控制信号BLIO穿过位线隔离门175连到上侧的读出放大器224，在奇数列上的位线对172响应于控制信号BLI1穿过位线隔离门175连到下侧的读出放大器224。
在子阵列#b中，在奇数列上的位线172响应于控制信号BLI2穿过位线隔离门175连到读出放大器224上。
位线隔离门175包括传输门175a和175b，传输门175a响应相关位线隔离控制信号BLI把位线172a连到读出节点NA，传输门175b响应相关位线隔离控制信号把位线172b连到读出节点NB。
位线预充电/均衡电路(EQ)174相对于读出放大器224排成一行。位线预充电/均衡电路174通过读出节点NA和NB把相应的位线对预充电到中间电位并使它们均衡；电路174包括传输门174a、174b、和174c；传输门174a用于彼此耦合读出节点NA和NB；传输门174b用于在存储模板上的位线预充电线221c上传送位线预充电电位VBL；传输门174c用于把位线预充电电位VBL传送到读出节点NB。
对于每个对应的读出放大器224，都要提供一个由p沟道MOS晶体管构成的上拉晶体管223a，并且要提供一个下拉晶体管223b。上位晶体管223a响应有关的读出放大器允许信号/SEP(/SEP0、…)，将设在一个存储模板上的电源线221a耦合到相应的读出放大器224的一个P型公共源极节点；下拉晶体管223b响应一个相关的读出放大器允许信号SEP，将设在该存储模板上的地线221b耦合到相应读出放大器224的一个n型公共源极节点。读出放大器224的p型公共源极节点通过一个p沟道公共源极线222a连在一起，读出放大器224的n型公共源极节点通过一个n沟道公共源极线222b内部耦合。
通过在一个存储模块上延伸的n沟道背栅极电位线221d将背栅极电位VBN加到每个读出放大器的p型势阱区。
p沟道和n沟道的公共源极线222a和222b只在一个子阵列上延伸，并且和同一个存储模块中的相邻子阵列中的那些公共源极线隔开。
在p沟道和n沟道的公共源极线222a和222b之间设有公共源极线预充电电路225，它响应位线均衡信号BLEQ，用于向公共源极线222a和222b传送预充电电位VBL。
为子阵列#a提供由局部I/O线226aa和226ab组成的两个线对226a，一对在上侧，另一对在下侧。在同一个列模块中的相邻的两个子阵列之间共享一对局部I/O线。例如，在子阵列4a和4b之间共享下侧的局部I/O线对226a。
包括线226ba和226bb的全局I/O线对226b在一个公共列模块的子阵列上延伸。尽管为一个列模块提供了4对全局I/O线226ba和226bb，但因为为16个存储模块要提供两对全局I/O线，所以按典型的情况只表示出两对全局I/O线。
为读出放大器224的每对读节点NA和NB提供一个局部I/O门电路227a，它响应列选择信号CSL把这对读出节点NA和NB耦合到一个相应的局部I/O线对226a。门电路227a包括传输门227aa和227ab，传输门227aa响应列选择信号CSL耦合位线172a和局部I/O线226aa；传输门227ab响应到选择信号CSLa耦合位线172b和局部I/O线226ab。
在局部I/O线对226a和全局I/O线对226bb之间。提供一个全局I/O电路227b，该电路响应选择信号SEL(SELrr＝0-63)耦合局部I/O线对226a和全局I/O线对226b，并且包括传输门227ba和227bb；传输门227ba用于耦合局部I/O线226aa和全局I/O线226ba；传输门227bb用于耦合局部I/O线226ab和全局I/O线226bb。
线221a上的电源电位Vcc可以是一个外加电源电位，或者是通过向下变换外加电源电位产生的一个内部电源电位。地电位Vss可以是一个外加的地电位，也可以像在虚地系统或分级电源线装置那样通过向上变换外部地电位产生的一个内部地电位。现在参照图7的操作波形图描述图4-6所示的DRAM的操作，图7表示的是读出低电平数据时的操作顺序。
使写允许信号/WE变高、并使输出允许信号/OE变低，并且规定数据读出方式。
在时刻t1，行地址选通信号/RAS由高电平变为低电平，如图7(a)所示，但在时刻t1之前，位线均衡信号BLEQ为高电平(如图7(d)所示)，并且位线隔离信号BLIq(q＝0-511)全为高电平提升电位Vpp(如图7(g)所示)。因此，在时刻t1，在位线预充电/均衡电路174中的MOS晶体管174a，174b、和174c以及在共享的放大器门电路175中的MOS晶体管175a和175b全都导通，并且通过位线预定电电路174把位线对172上的电位BL和/BL预充电到位线预充电电位VBL，即(Vcc＋Vss)/2，如图6(f)所示。
P沟道读出放大器允许信号/SEPr全都为高电平(如图7(h)所示)，并且n沟道读出放大器允许信号SENr全都为低电平(如图7(i)所示)，因此上拉晶体管223a和下拉晶体管223b全都截止。因为接收公共源极线均衡电路225中的高电位位线均衡信号BLEQ的MOS晶体管225a、225b、和225c全都导通，所以通过公共源极线均衡电路，225将p沟道公共源极线222a的电位CSPr和n沟道公共源极线222b的电位CSNr均衡为中间电位(Vcc＋Vss)/2。n沟道背栅极电位VBN处在地电位Vss，如图7(l)所示。
字线171上的电位WL全为低电平，如图7(e)所示。按照一个行地址信号有选择地把全局I/O线对连接到局部I/O线对的选择信号SELr全为低电平(如图7(m)所示)，并且列选择信号CSLn全为低电平(如图7(n)所示)。
均衡局部I/O线对的电位LIOr和/LIOr，并将其预充电到(Vcc＋Vss)/2，如图7(o)所示；均衡I/O线对226b的电位GIOt、/GIot(t＝0-255)，并将其预充电到电源电位Vcc，如图7(p)所示；并且数据DQ处在高阻态(Hi-Z态)，如图7(q)所示。
如图7(c)所示确定了地址信号Ai的一个行地址，并且在时刻t1行地址选通信号/RAS从高电平变为低电平，如图7(a)所示。与此相应地，位线均衡信号BLEQ从高电平变为低电平，并且停止了位线对172和公共源极线222a和222b的预充电和均衡操作。
n沟道背栅极电位VBN响应行地址选通信号/RAS的下降在时刻t2上升到预充电位VPRN，即(Vcc＋Vss)/2＋Ф，如图7(l)所示，从而使读出放大器224中n沟道MOS晶体管的阈电压下降。
通过该行地址信号(模块选择信号BS)选择的存储模块170a(MB)所用的位线隔离信号BLIq保持在提升电位Vpp，如图7(g)所示。在时刻t3，使与该选择的存储模块共享读出放大器的一个未被选择存储模块所用的位线隔离信号变低，这个未被选择的存储模块从读出放大器中隔离出来，如图7(g)所示。另外的未被选择的存储模块都耦合到相应的读出放大器上。包括由该行地址信号选择的一条字线在内的一个存储模块所用的选择信号SELr大致在时刻t3变高，从而导通在全局I/O门电路中的MOS晶体管227ba和227bb，将相应的局部I/O线226a和相应的全局I/O线226b连接起来。预充电到(Vcc＋Vss)/2的局部I/O线对226的电位(IOr、/LIOr提升到相应全局I/O线对的电位Vcc，如图7(o)所示。
如图7(e)所示，在时刻t4，通过字驱动器160将行地址信号选择的字线171的电位WL升至提升电位Vpp。然后使连到该被选中的字线171的存储单元173中的存储晶体管123b导通，并且在被选中的存储单元的存储电器1773a和相应的位线172a或172b之间传送电荷。电位BL或/BL从位线预充电电位VBL开始改变了4V，如图7(f)所示。
如图7(i)所示，在时刻t5，用于被选中的存储模块170a的读出放大器允许信号SENr上升到高电平，并且相应下拉晶体管223b变为导通，并将用于所选存储模块的n沟道公共源极线222b的电位C.SNr下拉到地电位，如图7(k)所示。
背栅极电位VBN为(Vcc＋Vss)/2＋Ф，并且在读出放大器中的每个NMOS晶体管由于背栅极效应具有极小的阈电压，这些MOS晶体管在电位CSNr下降后立即导通，从而可提供快速读出操作。如图7(l)所示，电位VBN跟随(跟踪)电位CSNr的下降从电位VPRN(＝(Vcc＋Vss)/2＋Ф)被下拉到地电位Vss。
用于所选中的存储模块的读出放大器224响应在时刻t5的电位SCNr的下降启动读出操作，从而将低于电位/BL的电位BL下拉到地电位。通过这种读出操作使电位/BL也降低了一点，如图7(f)所示。
如图7(h)所示，在时刻t6，用于所选存储模块的读出放大器允许信号/SEPr变低，从而使相关的上拉晶体管223a导通；并且，如图7(j)所示，p沟道公共源极线222a的电位被上拉到电源电位Vcc。通过上拉晶体管223a施加电源电位以激励读出放大器224，借此将处在较高电位下的一个位线的电位/BL提升到电源电位Vcc。
当电位BL和/BL分别变到地电位Vss和电源电位Vcc时，读出操作即告完成，并且通过读出放大器224锁存了电位BL和/BL。
如图7(c)所示，将地址信号Ai确定为一个列地址信号，并且如图7(b)所示，列地址选通信号/CAS在时刻t7由高电平变为低电平。如图7(q)所示，在时刻t8，由该列地址选择(规定)的列选择信号CSLn提升到高电平，使相关的局部I/O门电路227a中的导通的MOS晶体管227aa和227ab能连接相应的局部I/O线对226a和相应的位线对172。将位线对172上的电位Vcc和Vss传送到相应的局部I/O线对226a，并且将相应的局部I/O线226ab上的电位/LIOr从电源电位降低到一个钳位电平，如图7(o)所示。将局部I/O线对226a上的电位传送到相应的全局I/O线对226b，并且引出它们之间的电位差，如图7(p)所示。
如图7(p)所示，通过一个未示出的电平移动器下移全局I/O线对226b上的电位GIOt、/GIOt，从而使一个未示出的前置放大器的增益变大，该前置放大器又将要送到输入/输出缓冲器240的电位差进行了放大。如图7(f)所示，在时刻t9，输入/输出缓冲器240提供低电平的数据DQ。
在本发明中，使n沟道背栅极电位VBN大于中间电位，从而可减小读出放大器224中n沟道MOS晶体管的阈电压。因此在读出放大器允许信号SEN(SENr)激励后立即就可操作读出放大器，启动读出操作。
图8表示为存储模块MO0产生背栅极电位VBN的背栅极电位产生器的特殊结构。图8还表示出读出放大器224的一种特殊结构。
现在参照图8，读出放大器224包括一个p沟道MOS晶体管224a，它连接在位线172a和p沟道公共源极线222a之间，并且具有一个连到位线172b的栅极；一个p沟道MOS晶体管224b，它连接在p沟道公共源极线222a和位线172b之间，并且具有连到位线172a的栅极；一个n沟道MOS晶体管224c，它连在n沟道公共源极线222b和位线172a之间，并且具有连到位线172b的栅极。以及一个n沟道MOS晶体管224d，它连在n沟道公共源极线222b和位线172b上面，并且具有连到位线172a的栅极。p沟道MOS晶体管224a和224b构成了一个交叉耦合的p型读出放大器，用于将较高电位的位线上拉到电源电位Vcc；n沟道MOS晶体管224c和224d构成了一个交叉耦合的n型读出放大器，用于将较低电位的位线下拉到地电位。
n沟道MOS晶体管224c和224d的背栅极还要接收n沟道背栅极电位VBN。
p沟道MOS晶体管223a连在电源线221a和p沟道公共源极线222a之间，它的栅极接收p型读出放大器允许信号/SEPO(/SEPr)。n沟道MOS晶体管223b连在地线和n沟道公共源极线222b之间，它的栅极接收读出放大器允许信号SENO(SENr)。
n沟道背栅极电位产生器121包括在图4所示的内部电位产生电路120之中。产生器121包括一个背栅极电位控制器121a，它响应内部行地址选通信号/RAS产生三个控制信号CT1、CT2、和CT3；一个n沟道预充电电位供给电路121c，它以节点120a的电源电位Vcc和节点120b的地电位Vss作为操作电源电位进行操作，并且响应控制信号CT2产生n沟道预充电电位VPRN，并将该电位VPRN送向一个n沟道背栅极电位输出节点121b；一个n沟道MOS晶体管121d，它连接在地接点120b和输出节点121b之间，它的栅极接收控制信号CT1；以及一个n沟道MOS晶体管121e，它连在n沟道公共源极节点(线)222b和输出节点121b之间，它的栅极接收控制信号CT3。
背栅极电位控制器121a包括接收并延迟行地址选通信号/RAS的两个级联的反相器121aa和121ab，用于产生控制信号CT1；三个级联的反相器121ac、121ad、和121ae，它们接收并反相反相器121ab的输出(或者说控制信号CT1)；一个或非门121af，接收控制信号CT1和反相器121ae的输出，用于产生控制信号CT2；以及一个或非门121ag，接收反相器121ab和或非门121af的输出CT1和CT2，用于产生控制信号CT3。
n沟道预充电电位供给电路121c包括一个电阻元件121cb，它连在电源节点120a和节点121ca之间；一个p沟道MOS晶体管121cd，它连在节点121cd和121cc之间，它的栅极连到节点121cc；一个p沟道MOS晶体管121cf，它连在节点121cc和节点121ce之间，它的栅极连在节点121ce；以及一个电阻元件121cg，它连在节点121ce和地接点120b之间。电阻元件121cb和121cg有相同的电阻值，并且MOS晶体管121cd和121cf具有相同的大小。电阻元件的电阻值要充分大于MOS晶体管121cd和121cf的导通电阻(沟道电阻)，并且MOS晶体管121cd和121cf以二极管方式操作。因此，在节点121cc处的电位就是(Vcc＋Vss)/2。
n沟道预充电电位供给电路121c进一步还包括有一个n沟道预充电电位产生器121cn，它产生n沟道预充电电位VPRN，并且包括连在电源节点120a和节点121ch之间的电阻元件121cd；正极连到节点121ch并且负极连到节点121cj的二极管121ck；以及连在节点121cj和地节点120b之间并栅极连到节点121ce的p沟道MOS晶体管121cm。响应控制信号CT2的n沟道MOS晶体管121cp连在节点121ch和121b之间。二极管21ck例如由一个pn结二极构形成，并能产生pn结扩散电位中的电压降。p沟道MOS晶体管121cm按源极跟随器方式操作，并且保持它的源—栅电位差为它的阈电压Vthp的绝对值。假定MOS晶体管121cd、121cf、和121cm具有相同的阈电压Vthp。则可由下式表示电位VRRNVPRN＝(Vcc＋Vss)/2－|Vthp|＋|Vthp|＋Ф＝(Vcc＋Vss)/2＋Ф。
现在参照图9的操作波形图描述图8结构的操作。
在时刻t1之前，信号/RAS为高电平，该存储器件处在等待状态。如图9(b)所示，位线均衡信号BLEQ为高电平，电位CSPO和CSNO保持在中间电位。读出放大器允许信号/SEP0为高电平，读出放大器允许信号SEN0为低电平，MOS晶体管223a和223b截止。
由于行地址选通信号在高电平时无效，所以控制信号CT1为高电平，控制信号CT2和CT3为低电平，如图9(h)-(j)所示。因而，MOS晶体管121d导通，将电位VBN下拉至地电位Vss，如图9(l)所示。
当行地址选通信号/RAS在时刻t1变低时，信号BELQ下拉至低电平，如图9(b)所示；并且使公共源极线222a和222b进入电浮动状态。实现字线选择操作，并且在t2-t3之间的一个时刻所选字线的电位WL开始变高。
来自反相器121aa和121ab的控制信号CT1响应于行地址选通信号/RAS的下降在时刻t2变低，如图9(i)所示，从而使MOS晶体管121d截止。
响应控制信号CT1的下降，在由反相器121ac-121ae的延迟时间确定的一个预定时间内使控制信号CT2变高。在图9中，控制信号CT2在时刻t1和t4之间为高电平。与此相应地，MOS晶体管121cp导通，以便把预充电电位VPRN传送到节点121b，并且使n沟道背栅极电位VBN为电位VPRN。MOS晶体管224c和224d的阈电压得以下降。
按照时刻t2时所选字线的电位的升高来引出BL和/BL之间的电位差。
从时刻t1控制信号CT2上升或控制信号CT1下降开始算起预定时间过后，控制信号CT2在时刻t5变为低电平，MOS晶体管121cp截止，阻止预充电位VPRN向背栅极线(节点)221d传送。另一方面，来自或非门121ag的控制信号CT3响应控制信号CT2的下降在时刻t4变高，如图9(k)所示，并且MOS晶体管121e导通，把n沟道公共源极线222b连到背极线221b。
MOS晶体管224c和224d每一个都有彼此相等的源极电位和背栅极电位。
在时刻t5，使读出放大器允许信号SENO变高，从而使MOS晶体管223b导通。在r沟道公共源极线222b上的电位CSNO被下拉到地电位。因为MOS晶体管224c和224d的阈电压很小，所以MOS晶体管223b导通后立即通过MOS晶体管224d和MOS晶体管223d下拉较低的位线电位/BL，使电位CSNO下降。在放电或读出操作期间，MOS晶体管121e导通，从而使MOS晶体管224c和224d中的每一个MOS晶体管的背栅极和源极耦合在一起，并且背栅极电位跟随(跟踪)公共源极线电位的下降被降到地电位。在读出操作期间，应保持MOS晶体管224c和224d的阈电压尽可能地小，并且在MOS晶体管121e导通前激励读出放大器允许信号SEN0。但还可同时使信号SEN0或CT3升高，或者在控制信号CT3上升后使使读出放大器允许信号SEN0有效。在启动读出操作时，只要电位VBN大于电位CSNO就足够了。
在时刻t6，如图9(e)所示，使p型读出放大器允许信号/SEP0变低，并且MOS晶体管223a导通，从而激了p型读出放大器(晶体管224a和224b)。电位BL升高到电源电位Vcc。读出操作完成后，使位线电位BL和/BL变为地电位Vss和电源电位Vcc，并将其锁存。然后，进行如先前所述的数据读出操作。
当如图9(a)所示在时刻t11行地址选通信号/RAS变高时，就完成了一个存储循环，这些电位都返回到预充电状态的电位，或者说进入等待状态。因为MOS晶体管121e按照控制信号CT3变为导通，所以通过公共源极线222a和222b的均衡和预充电可使电位VBN在时刻t11上升。
借助于反相器121aa和121ab对行地址选通信号/RAS的上升的延迟作用，使控制信号CT3变低并使控制信号CT1变高，如图9的(i)和(k)所示，并且MOS晶体管121e截止，MOS晶体管121d导通，从而将电位VBN下拉到地电位Vss。
图10A表示读出操作前对n沟道MOS晶体管224c和224d所加的电位，图10B表示n沟道读出放大器部分的电位变化。
时刻t0之前，背栅极电位VBN为VPRN＝(Vcc＋Vss)/2＋Ф，大于中间电位。而电位/BL比位线预充电电位(中间电位)低ΔV。公共源极电位CSN(CSNO)为中间电位。
在时刻t0，n型读出放大器允许信号SEN(SEN0)变低，使公共源极电位CSN变低。当电位CSN在时刻t1达到电位BL(中间电位)减去阈电压Vth时，MOS晶体管224d导通，使电位/BL放电。背栅极电位VBN大于中间电位或公共源极电位，这时的阈电压Vth小于源极电位CSN和背栅极电位VBN彼此相等时的阀电压。这是因为，在一个沟道区形成反向层所需的表面电位要上移电位Ф以减小阈电压Vth。可使t1和t0之间的时间差减小，就可实现快速读出操作。
此外，即使中间电位(Vcc＋Vss)/2很低，并接近代表背栅极电位VBN为地电位的阈电压Vth(o)的数值，也能在读出操作之前使阈电压变得较小，从而有可能使n型读出放大器中的n沟道MOS晶体管224c或224d可靠的导通。于是，可实现能用极低电源电压操作的并且能提供快速读出操作的DRAM。
读出操作后，背栅极电位VBN为地电位，n沟道MOS晶体管224c和224d的阈电压和读出操作时的这个阈电压相比变得较大，并且可以抑制通过MOS晶体管224c或224d流入地线221的准阈值电流，从而减小了通过读出放大器224进行数据锁存期间的电流消耗。
图11是读出放大器224中MOS晶体管224c和224d的简化方块图。参照图11，在p型半导体基片(p型基片)301上形成一个n型势阱区(n型阱)302。在阱302上形成p型阱303a和303b，它们彼此电隔离并且具有比p型基片301高的杂质浓度。
在n型阱302的表面上并且在p型阱302a的外部形成一个高杂质浓度n型(n+)杂质区304a，接收加到n型阱302的电源节点(线)221a的电源电位Vcc。
在p型阱303a的表面，形成高杂质浓度p型(p+)杂质区304b，接收加到p型阱303a的背栅极电位VBN。
在p型阱303a的表面，形成相互隔开的高杂质浓度n型(n+)杂质区224ca、224cb(224db)、和224da。在n+杂质区224ca和224cb(224db)之间的沟道区上的一个栅极绝缘膜224cd上，形成栅电极224cc。在n+杂质区224cb(224db)和224da之间的沟道区上的一个栅极绝缘膜224dd上形成栅电极224dc。
MOS晶体管224c包括栅电极224cc、用作漏极的n+杂质区224ca、和用作源极的n+杂质区224cb。MOS晶体管224d包括栅电极224dd、用作源极的n+杂质区224db、和用作漏极的n+杂质区224da。n+杂质区224ca和栅电极224dc连到位线172a，栅电极224cc和n+杂质区da连到位线172b。n+杂质区224cb(224cd)由MOS晶体管224c和224d共享，并连到公共源极线222b。
在p型阱303b的表面，形成彼此隔开的高杂质浓度n型(n+)杂质区223ba和223bb、以及p+杂质区304c。在n+杂质区223ba和223bb之间的沟道区上的一个栅极绝缘膜223bd上形成一个栅电极223bc。
p+杂质区304c用于接收加到p型阱303b的地电位。MOS晶体管223b包括作为漏极连到公共源检线222b的n+杂质区223ba、接收读出放大器允许信号SEN0的栅电极223bc、和作为源极连到地线221b的n+杂质区223bb。
pn结扩散电位Ф是n+杂质区224ca、224cb、224da和p型阱303a之间的电位。换言之，pn结电位Ф是用于导通p/n+结二极管的电压。
图12是表示pn结特性的曲线，其中水平轴代表背栅极电位VBN和公共源极节点电位CSNO之间的差VBN-CSNO，垂直轴代表从p型阱303a流入n+区224cb的电流I。如图12清晰可见，当电位差VBN-CSNO超过pn结扩散电位Ф时，一个大的电流I骤然流出。
因此，即使当如图10A所示公共源极电位CSN(CSNO或CSNr)为中间电位时栅极电位VBN升高到预充电电位VPRN，电位差VBN-CSNO也是Ф，并且只有极少量电流I从p型阱流到n+杂质区224ca，不会发生严重问题。
但还可能存在某种问题，即可能减小读出电压ΔV。这就是说，当位线电位/BLK为(Vcc＋Vss)/2－ΔV时，位线电位/BL和背栅极电位VBN(＝VPRN)之间的差是Ф＋ΔV。因此，电流I有可能从p型阱303a流入n+杂质区224da，从而提高了位线电位/BL，降低了读出电位ΔV。
为了避免出现这种情况，最好将背栅极预充电电位VPRN设定为(Vcc＋Vss)/2＋Ф－ΔV，如图13所示。
为了减小背栅极预充电电位，应使电位产生器121cn中电阻元件121cg的阻值小于电阻元件121cb的阻值，如图14所示。节点121cc的电位应为中间电位减去读出电压，或者说为(Vcc＋Vss)/2－ΔV。另外，可以使MOS晶体管121cf的阈电压的绝对值大于晶体管121cm的这个值。
实施例2图15表示按本发明第二实施例的一个子阵列及其相电路的结构。除了下面所描述的以外，图15的结构与图6的结构相同，用相同的标号表示这些相对应的部分，并省去了对这些部分的描述。
在图15的结构中，提供一个p沟道背栅极电位线221e，线221e在具有2048对位线的一个存储模板上延伸，以便向读出放大器224中的p沟道MOS晶体管提供p沟道背栅极电位VBP。没有提供p沟道背栅极电位线。p沟道背栅极电位在电源电位Vcc和p沟道预充电电位VPRN之间变化。
图16表示图15的读出放大器及其外围电路的结构。在图16中，读出放大器224包括接收可变的背栅极电位VBP(VBPmm＝0-511)的交叉耦合的p沟道MOS晶体管224a和224b，以及交叉耦合的n沟道MOS晶体管224c和224d。
用于产生背栅极电位VBP的p沟道背栅极电位产生器122包括和图8所示的控制器121a结构相同的背栅极电位控制器121a；反相器122a、122b、和122c，分别接收并反相控制信号CT1、CT2、和CT3，并产生控制信号/CT1、/CT2、和/CT3；一个p沟道预充电电位供给电路122d，它以电源电位Vcc和地电位Vss作为电源电位操作，并产生电平在中间电位和各间电位减去pn结扩散电位Ф之差的电位之间的背栅极预充电电位VPRN；一个p沟道MOS晶体管122e，它连在电源节点120a和p沟道背栅极线221e之间，它的栅极接收控制信号/CT1；以及，一个p沟道MOS晶体管122f，它耦合在背栅极线221e和p沟道公共源极线222a之间，它的栅极接收控制信号/CT3。
p沟道预充电电位供给电路122d包括一个p沟道预充电电位产生器122dh，用于从电源电位Vcc和地电位Vss产生预充电电位VPRN；以及一个p沟道MOS晶体管122dp，它响应控制信号/CT2，用于向背栅极线221e传送预充电电位VPRP。
p沟道预充电电位产生器122dn包括一个电阻元件122db，它连在电源节点120a和节点122da之间；一个n沟道MOS晶体管122dd，它连在节点122da和节点122dc之间，它的栅极连到节点122da；一个n沟道MOS晶体管122df，它连在节点122dc和节点122de之间，它的栅极连到节点122dc；以及，一个电阻元件122dg。出于先前介绍过的理由，要使电阻元件122db的阻值小于电阻元件122dg的阻值，当然也可以让这两个阻值彼此相等。要使电阻元件122db和122dg的阻值充分大于MOS晶体管122dd和122df的导通电阻(沟道电阻)，从而可使MOS晶体管122dd和122df按二极管方式工作。MOS晶体管122dd和122df具有相同的大小，或者说相同的栅极宽度/栅极长度。
电位产生器122dh进一步还包括一个n沟道MOS晶体管122di，它连在电源节点120a和节点122dh之间，它的栅极连到节点122da；一个二极管122dk，例如由pn结二极管形成，连在节点122dh和预充电电位输出节点122dj之间；以及，一个电阻元件122dl，它连在节点122dj和地节点120b之间。
电阻元件122dl有限流功能，MOS晶体管122di按源极跟随器方式工作。因为电阻元件122db的阻值小于电阻元件122dg的阻值，所以节点122dc的电位为(Vcc＋Vss)/2＋ΔV。节点122da的电位为(Vcc＋Vss)/2ΔV＋Vth。MOS晶体管122di按源极跟随器方式工作，在节点122dh处的电位是(Vcc＋Vss)/2＋ΔV。因此，预充电电位VPRP为(Vcc＋Vss)/2＋ΔV－Ф，其中Ф为二极管122dk的正向压降，或者是MOS。晶体管224a和224b的pn结扩散电位。
图17是图16所示的p型读出放大器的示意剖面图。现参照图17，在P型半导体基片(p型基片)301的表面上形成一个n型阱区(n型阱)304a，在阱区304a的表面上形成MOS晶体管224a和224b。MOS晶体管224a包括在n型阱304a上形成的高杂质浓度p型(p+)杂质区224aa、与p+杂质区224aa隔开的p+杂质区224ab、以及在一个栅极绝缘膜上形成的栅电极224ac，该栅极绝缘膜是p+杂质区224aa和224ab之间的沟道区上形成的。
MOS晶体管224b包括p+杂质区224ab(224bb)、在p型阱304a的表面上形成的与p+杂质区224ab(224bb)隔开的一个p+杂质杂质区224ba、以及在一个栅极绝缘膜224bd上形成的栅电极224bc，该膜位于p+区224ba和224ab(224bb)之间的沟道区上。这里，标号224ab和224bb代表由MOS晶体管224a和224b共享的同一个p+杂质区。
p+杂质区224aa和栅电极224bc一起耦合到位线172a，栅电极224ac和p+杂质区224ba一起耦合到位线172b。n型阱304a在n型阱304a的表面上形成的高杂质浓度n型(n+)杂质区305a接收背栅极电位VBP，并耦合到背栅极线221e。p+杂质区224ab(224bb)耦合到公共源极线222a。
pn结扩散电位Ф是p+杂质区224aa、224ab、或224ba与n型阱304a之间的电位差。例如，如果公共源极电位CSPO比背栅极电位VBP大扩散电位Ф，则杂质区224ab(224bb)和n型阱304a之间的pn结果正向偏置导通的，并且电流从p+杂质区224ab(224bb)流入n型阱304a。于是，可保持VBP≥CSPO＋Ф。
在p型基片301上形成与n型阱304a隔开的n型阱304b，在n型阱304b上形成激励p型读出放大器的MOS晶体管223a。MOS晶体管223a包括在n型阱304b上形成的并耦合到公共源极线222a上的一个p+杂质区223aa、在n型阱304b上形成的与p+杂质区223aa隔开的并且耦合到电源节点221a的一个p+杂质区223ab、以及在一个栅极绝缘膜223ad上形成的用于接收p型读出放大器允许信号/SEPO的一个栅电极223ac，该栅极绝缘膜223ad是在p+杂质区223aa和223ab之间的沟道区上形成的。
n型阱304b通过在n型阱304b的表面上形成的n+杂质区305b接收电源电位Vcc。现在，参照图18的操作波形图描述图16所示的电路的操作。因为行和列的操作与图7的操作波形图中所示的第一实施例相同，所以这里只描述读出操作。在第二实施例中，完成的是改变背栅极电位VBP的操答，而不是改变背栅极电位VBN的操作。
在时刻t1之前，由反相器122a(图16)产生的控制信号/CT1是低电平，如图18(d)所示；来自反相器122c的控制信号/CT2是高电平，如图18(e)所示；来自反相器122b的控制信号CT3是高电平，如图18(f)所示；来自反相器122b的控制信号/CT3是高电平，在时刻t1，行地址选通信号/RAS由高电平变低，如图18(a)所示。因此，p沟道MOS晶体管122e响应低电平的控制信号/CT1而导通，p沟道MOS晶体管122f和122dp响应高电平的控制信号/CT2和/CT3而截止。借助于导通的MOS晶体管122e使公共源极线221e上的电位VBP为电源电位Vcc的电平，如图18(g)所示。
当如图18(a)所示行地址选通信号/RAS在时刻t1由高电平变为低电平时，来自背栅极电位产生器121a的控制信号CT1和CT2在时刻t2(参看图7或9)分别变为低电平和高电平，并且来自反相器122a的控制信号/CT1在时刻t10变为高电平，来自反相器122c的控制信号/CT2在时刻t10变为低电平，如图18(d)和(e)所示。与此相应地，MOS晶体管122e截止并且MOS晶体管122dp导通，并且向背栅极线221a传送来自电位产生器122dn的预充电电位VBP，因此背栅极电位VBP从电源电位降到预充电电位VPRP。n型阱304a预充电到该预充电电位VPRN(＝(Vcc＋Vss)/2－Ф＋ΔV)，源极电位CSPO和预充电电位VPRP之间的差等于电平Ф－ΔV，它小于pn结扩散电位Ф(其中Ф～-0.6伏，ΔV～0.1伏或更小)，所以没有电流从p+杂质区224aa、224ab、或224ba流入n型阱304a，同时，MOS晶体管224a和224b的阈电压的绝对值充分小于背栅极电位VBP为电源电压Vcc的情况下的这个绝对值。
在时刻t5，使读出放大器允许信号有效，以导通MOS晶体管223b，并激励n型读出放大器中的MOS晶体管224c和224d。使较低电位的位线电位BL和/BL放电到地电位。
在时刻t6如图18(e)所示，控制信号/CT2响应控制信号CT2的下降而变高，并且MOS晶体管122dp截止，禁止向背栅极线221e传送预充电电位VPRP。还有，如图18(f)所示，在时刻t6控制信号/CT3响应控制信号CT3的上升而下降，并且MOS晶体管122f导通以相互耦合背栅极线221e和公共源极线222a。
在和这种相互耦合基本上相同的时刻，使读出放大器允许信号/SEPO有效，以导通上拉MOS晶体管223a。相应地，公共源极电位CSPO升高到电源电位Vcc，因此背栅极电位VBP跟随公共源极电位CSPO的升高而升高到电源电位Vcc。
因为MOS晶体管224a和224b的阈电压较小，因此公共源极电位SCPO升高后、或者读出放大器允许信号/SEPO激励后，MOS晶体管224a和224b立即导通，在较早的时刻升高了较高电位的位线电位BL和/BL，因此实现了快速读出操作。
为了在启动读出操作时使MOS晶体管224a和224b的阈电压的绝对值尽可能地小，最好使读出放大器允许信号/SEPO在比控制信号/CT3变化略早的时刻变为有效。然而，在背栅极电位VBP小于公共源极电位CSPO的情况下，也可以在MOS晶体管122f导通后激励读出放大器允许信号/EPO。为了确保电位VBP能高速跟踪公共源极电位CSPO而变低，最好在控制信号/CT3变低之前使控制信号/CT2变高。然而，控制信号/CT2也可以在读出放大器允许信号/SEPO激励后变高。
在时刻t7，较高电位的位线电位BL和/BL升高到电源电位Vcc，完成了读出操作，并且锁存了位线172a和172b上的数据(电位)。然后，像在第一实施例那样(参照图7)，在一个选中的存储单元上进行数据读出或数据写入。
图19A表示启动读出操作之前在p型读出放大器(MOS晶体管224a和224b)的各个节点上的所加电位。
如图19A所示，公共源极电位CSPO为中间电位(Vcc＋Vss)/2，背栅极电位VBN为预充电电位VPRP＝(Vcc＋Vss)/2－Ф＋ΔV，位线电位/BL为(Vcc＋Vss)/2－ΔV。位线电位BL为中间电位(Vcc＋Vss)/2。
在MOS晶体管224a的栅极电位和源、漏极电位之间的差是Ф－ΔV，并且达个差不超过pn结扩散电位Ф，因此没有电流流入背栅极或n型阱304a(图17)。MOS晶体管224b的背栅极和漏极间的电位差为Ф－2ΔV，并且这个电位差也不超过pn结扩散电位Ф。
如果较高电位的位线电位BL和/BL为(Vcc＋Vss)/2＋ΔV，如图19中的括号中所示，则漏极相对于背栅极的电位差为Ф并且不超过pn结扩散电位Ф因此能可靠地防止由于电流从漏极流到背栅极(n型阱)引起的读出电压下降ΔV。
背栅极电位VBP小于电源电位Vcc，有效地提高了MOS晶体管224a和224b的源极电位，并使MOS晶体管224a和224b的阈电压Vthp的绝对值变小。
如图19B所示，当在时刻t6激励读出放大器允许信号/SEPO使其变低时，将公共源极电位CSPO上拉到电源电位Vcc。当在时刻t12将源极电位CSPO从中间电位(Vcc＋Vss)/2开始升高了MOS晶体管224a和224b的阈电压的绝对值|Vthp|以便进行如图19(b)虚线所示的高电位数据读出时，MOS晶体管224a导通。对于位线电位/BL为(Vcc＋Vss)/2－ΔV的低电平数据读出，MOS晶体管224a在源极电位CSPO为(Vcc＋Vss)/2－ΔV＋|Vthp|时导通。即使在p型读出放大器激励之前位线电位/BL降到地电位Vss，也会使MOS晶体管224a和224b的阈电压Vthp的绝对值较小，并且在启动p型读出放大器操作时使MOS晶体管224a更加导通，并产生大的电流动动，从而以高速度升高了较高电位的位线电位BL。
即使在背栅极电位VBP为电源电位Vcc时中间电位(Vcc＋Vss)/2接近PMOS读出放大器晶体管224a和224b的阈电压的绝对值，也能在读出操作时使MOS晶体管224a和224b的阈电压Vthp的绝对值足够地小，从而可实现在极低电源电位下工作的DRAM。
在时刻t12完成读出操作。在此操作中，随着源极电位CSPO的变化上拉电位VBP，并能可靠地保持MOS晶体管224a的阈电压的绝对值很小。
这里，在图19B的(i)中，由于MOS晶体管122f(图16)存在电阻分量，所以电位VBP的变化相对于电位CSPO的变化有一个延迟。另一方面，在图19B的(ii)中，电位VBP曾经等于电位CSPO，然后电位VBP就随电位CSPO而变化。在这种情况下，MOS晶体管122f的电阻分量就是可忽略不计的，并且为了使MOS晶体管224a和224b的阈电压的绝对值尽可能地小，在时刻r13应使控制信号/CT3变低。
在读出操作后进行数据锁存时，因为MOS晶体管224a和224b每一个的源极电位CSPO和背栅极电位VBP都彼此相等，所以要使阈电压Vthp的绝对值相当大，并且能够可靠地抑制子阈值电流，以在数据锁存操作期间实现低功率消耗。
让电阻元件122db和122dg的电阻值为相同数值，即可将预充电电位VBP设置在(Vcc＋Vss)/2－Ф。
实施例3图20表示按本发明第三实施例的一个子阵列及其相关电路的结构。在图20的结构中，在有2048对位线172的一个模板(16个列模块)上设有n沟道背栅极线221d，用于向读出放大器224中的n沟道MOS晶体管传送背栅极电位VBN；以及，p沟道背栅极线221e，用于向p沟道MOS晶体管传送背栅极电位VBP。其它的结构与第一和第二实施例相同，并用相同的标号代表相应的部分。
图21表示产生n和p型背栅极电位VBN和VBP的读出放大器224及其外围电路的结构。
现参照图21，n沟道背栅极电位产生器121的结构与图8所示相同，并且相应的部分具有相同的标号。按照响应行地址选通信号/RAS产生的控制信号CT1、CT2、和CT3，n沟道背栅极电位VBN在预充电位VPPN(＝(Vcc＋Vss)/2＋Ф－ΔV)和地电位Vss之间变化。
p沟道背栅极电位产生器122具有和图16所示的产生器相同的结构，并且相应的部分具有相同的标号。背栅极电位产生器122还可以利用背栅极电位控制器121a。对于p沟道背栅极电位产生器不提供背栅极电位控制器，从而可减小电路面积和功率消耗。
n沟道出放大器部分以及p沟道读出放大器部分的电路结构和剖面结构都分别和第一及第二实施例相同。
n沟道背栅极电位VBN响应行地址选通信号/RAS从地电位Vss变化到预充电电位VPRN，即中间电位(Vcc＋Vss)/2再加上pn结扩散电位Ф，并且跟随n沟道公共源极电位CSN(CSNO，CSNr)变到地电位Vss。
p沟道背栅极电位VBP响应行地址选通信号/RAS的下降从电源电位Vcc变到p沟道背栅极预充电电位VPRP，即中间电位(Vcc＋Vss)/2减去pn结扩散电位Ф(～0.6伏)，并且跟随p沟道公开源极电位CSP(CSPO，CSPr)变到电源电位Vcc。
第三实施例的结构与第一和第二实施例基本相同，并进行类似的操作并且可以得到类似的有益效果。
这里，可分别将预充电电位VPRN和VPRP设定为(Vcc＋Vss)/2＋Ф－ΔV和(Vcc＋Vss)/2－Ф＋ΔV。
实施例4图22表示按本发明第四实施例的n沟道背栅极电位产生器的示意结构。在图22的结构中，n沟道预充电电位供给电路121c包括提供电源电位Vcc的一个电源节点120a以代替n沟道预充电电位产生器121cn。其它的结构与第一和第三实施例相同，并且对相似的部件使用相同的标号。背栅极电位VBN加到NMOS读出放大器224cd(MOS晶体管224c和224d)。
随着集成度的提高，为了实现高速操作并降低功耗，将电源电位Vcc降到3.3伏、1.5伏、1.2伏、或更小。如果电源电位为1.0伏，则电位差Vcc-Vss小于两倍pn结扩散电位Ф，或2Ф。于是，可得到下述程(1)和(2)″(Vcc＋Vss)/2＜Vcc，…(1)Vcc≤2Ф＋Vss，Vcc＋Vcc≤2Ф＋Vcc＋VssVcc≤(Vcc＋Vss)/2＋Ф…(2)因此，电源电位Vcc本身就可用作预充电电位VPRN。在这种条件下，如果控制信号CT2的高电平为电源电位Vcc，而不是高于电源电位Vcc的提升电位，则由于MOS晶体管121cp的阈电压较小，可使预充电电位VPRN小于(Vcc＋Vss)/2＋Ф，并因此可将预充电电位VPRN设在高于中间电位的(Vcc＋Vss)/2＋Ф－ΔV。
控制信号CT1-CT3的变化方式与第一和第三实施例相似，因此操作情况及有益效果也都和第一及第三实施例相同。
此外，不需要n沟道预充电电位产生器121cn，因此减小了电路面积。
同时，可用在栅极接收反向控制信号/CT2的p沟道MOS晶体管代替n沟道MOS晶体管121cp。
实施例5图23表示产生预充电电位VBP的p沟道预充电电位产生器122，该电位VBP加到读出放大器224的p沟道MOS晶体管224a和224b的背栅极上。在图23中，p沟道预充电电位供给电路122d包括一个地节点120b，以代替p沟道预充电电位产生器122dn。其它的结构和第一及第三实施例相同，对于相似的部件采用相同的标号。在此结构中，在电源电位Vcc和地电位之间的差Vcc－Vss不大于2倍pn结扩散电位Ф，或Vcc－Vss≤2Ф。
于是，可获得下述方程Vc－2Ф≤VssVcc＋Vss－2Ф≤Vss＋Vss(Vcc＋Vss)/2－Ф≤Vss＜Vcc这就是说，地电位Vss本身就满足了p沟道背栅极电位VPRP的条件。P沟道M OS晶体管122dp响应控制信号/CT2向p沟道背栅极线221e发送用作背栅极电位VPRP的地电位。如果计及p沟道MOS晶体管122dp的阈电压，则由于该阈电压在p沟道MOS晶体管122dp上较小，可将预充电电位VBP设定为(Vcc＋Vss)/2－Ф＋ΔV。
不仅通过减小电源电位，而且通过使用分级电源线结构，都能得到条件Vcc－Vss≤Ф，在分级电源线结构中，下移电源电位并且上移地电位，并且用移动的电位作为操作电源电位。
控制信号/CT1-/CT3改变的方式与第一和第三实施例相同，因此可以实现相同的操作和类似的有益效果。
此外，不需要p沟道预充电电位产生器122dn，因此可减小电路面积和功率消耗。
可以使用接收控制信号CT2的n沟道MOS晶体管来替代p沟道MOS晶体管122dp。
实施例6图24表示按本发明第六实施例的n型和p型预充电电位产生器120和121的示意结构。在第六实施例中，电源电位Vcc和地电位Vss之间的差，在NMOS读出放大器部分(n沟道MOS晶体管224c和224d)中不大于P型阱和n+杂质区之间的pn结扩散电位Ф的两倍，而在PMOS读出放大器部分(p沟道MOS晶体管224a和224b)中不大于n型阱和P+杂质区之间的pn结扩散电位Ф的两倍。
因此，电源电位Vcc本身就可以是n沟道预充电电位VPRN，地电位Vss本身就可以是p沟道预充电电位VPRP。
在图24中，p沟道背栅极电位产生器121c包括提供电源电位Vcc的电源节点120a和n沟道MOS晶体管121cp，晶体管121cp响应来自背栅极电位控制器121a的控制信号CT2，有选择地向背栅极线221d传送电源电位Vcc至NMOS读出放大器224cd。
n沟道预充电电位产生器122d包括提供地电位Vss的地节点120b和P沟道晶体管122dp，晶体管122dp响应来自反相器122c的控制信号/CT2有选择地向背栅极线221e传送地电位Vss位，反相器122c接收来自背栅极电位控制器121a的控制信号CT2。
图24的结构与第四和第五实施例的组合结构基本相同，并且实现和第四及第五实施例相同的操作和有益效果。在图22-24中用类似的标号代表相同的部件，并且省去了具体的描述。在n型和p型背栅极电位产生器121和122之间共享背栅极电位控制器121a，因此减小了电路面积和功率消耗。
实施例7在第七实施例中，构成读出放大器的MOS晶体管是在SOI(硅在绝缘体上)基片上形成的。
图25A表示n沟读出放大器晶体管224c和224d的示意平面图，图25B是沿图25A的线XV-XV取的剖面图。
现在参照图25A，彼此隔开地形成p+杂质区315a、n+杂质区224ce、n+杂质区224cg(224dg)、n+杂质区224de、和p+杂质区314b，它们沿线XV-XV排齐。
围绕p+杂质区315a和n+杂质区224ce、并且和p型主体区相对地形成一个栅电极224ch。在p+杂质区315a和n+杂质区224ce之间的区域设有一个沟道区。
p+杂质区315a通过一个接触孔314f耦合到背栅极电位线221d，栅电极224ch通过一个接触孔314c连到位线172b，n+杂质区224ce通过一个接触孔314a耦合到位线172a。在栅电极224ch外部的N+杂质区224cg(224dg)通过一个接触孔314b耦合到p沟道公共源极线222b。
通过n+杂质区224dg(224cd)使栅电极224dh与栅电极224ch分隔开，栅电极224dh包围着N+杂质区224de和P+杂质区315b并且和P型主体区相对。栅电极224dh通过接触孔314he耦合到位线172a，n+杂质区224de通过一个接触孔314d耦合到位线172b，P+杂质区315b通过接触孔314g耦合到背栅极电位线221d。接触孔314f、314a、314d、和314e排成一条直线，并且接触孔314c和314e的位置相对于接触孔314b基本上是点对称的。在n+杂质区315d和315c的外部设置LOCOS(硅的局部氧化)膜313，以便进行元件隔离。
现在参照图25B，在p型半导体基片311上的一个绝缘层312(如氧化硅)上形成相应的杂质区。在P+杂质区315a和n+杂质区224ce之间并且包围这些区315a和224ce形成一个相当低杂质浓度的p型(P-)杂质区(主体区)224cg。在P-主体区224cf上的一个栅极绝缘膜224ci上形成栅电极224ch。在n+杂质区224ce和224cg(224dg)之间的P-杂质(主体)区224cf连续延伸，以便与p+和n+杂质区315a和224ce之间的主体区224cf相连。这就是说，P-杂质区(主体区)224cf包围了n+杂质区224ce。
穿过绝缘膜224di面对P-主体区224df形成栅电极224dh。P-主体区224df包围着n+杂质区224de，并且也定位在n+杂质区224de和P+杂质区315b之间。
在n+杂质区224de和P+杂质区315b之间的P-主体区224df上形成的绝缘膜224di上还定位栅电极224dh。
n沟道读出放大器224c包括用于接收位线电位/BL的栅电极224ch、作为漏极用于接收位线电位BL的n+杂质区224ce、作为源极用于接收公共源极电位CSN的n+杂质区224cg(224dg)、以及作为背栅极通过P+杂质区315a接收势阱栅极电位VBN的P-主体区224cf。
n沟道读出放大器224d包括用于接收位线电位BL的栅电极224dh、作为源极用于接收公共源极电位CSN的n+杂质区224dg(224cg)、作为漏极用于接收位线电位/BL的n+杂质区224de、以及作为背栅极的P-主体区224df。
在P+杂质区315a和n+杂质区224ce之间的主体224cf上形成的栅电极224ch抑制耗尽层从n+杂质区224ce扩展到P+杂质区315a附近的主体区224cf中，从而抑制了漏电流。P+杂质区315b附近的栅电极224df按类似的方式抑制在n+杂质区224de和P+杂质区315b之间的漏电流。
通过主体区224cf和n+杂质区224ce及224cg之间的结的电位、并且通过P-主体区224df和n+杂质区224dg及224de之间的结的电位来提供pn结扩散电位Ф1(或Ф)。
n+杂质区224ce、224cg(224dg)、和224de的下表面接触到绝缘层312，并且在P+杂质区224ce及224cg和P-主体区224cf之间的结的面积、以及在n+杂质区224dg及224de和P-主体区224df之间的结的面积都较小，因此可减小通过这些P-/n+结流动的漏电流。此外，主体区224cf和224df都是在绝缘膜312上形成的，而不是在一个n型阱的表面上形成的，因此根本不存在阱—阱的结电容，因此可以用较少的电流对主体区224cf和224df进行高速的充电和放电。再有，晶体管224c和224d在源极和漏极区都已经减小了结电容，因此这些晶体管224c和224d可快速操作，导致通过NMOS读出放大器(晶体管224c和224d)实现的快速读出操作。
图26A表示读出放大器224中PMOS读出放大器的MOS晶体管224a和224b的平面设计图，图26B是沿图26A的XX-XX线取的示意剖面图。在图26A和26B中，和图25A及25B相似的部件用相同的标号表示。
参照图26A和26B，在p型硅半导体基片或p型阱311上淀积绝缘层312，在绝缘层312上形成p沟道读出放大器晶体管224a和224b。
在绝缘层312上设置彼此隔开的n+杂质区315c、P+杂质区224ae、p+杂质区224ag(224bg)、P+杂质区224be、和n+杂质区315d，它们沿线XX-XX排齐。n-杂质区(主体区)224af包围着P+杂质区224ae和n+杂质315c。穿过栅极施绝缘膜224ai面对n-主体区224af形成栅电极224ah，栅电极224ah通过接触孔314j耦合到位线172b。n+杂质区315c通过接触孔314n耦合到背栅极位线221e，以便向n-杂质区224af施加背栅极电位VBP。P+杂质224ae通过接触孔314h耦合到位线172a。P+杂质区224ag(224bg)耦合到公共源极电位线222a。
p沟道读出放大器晶体管224a包括接收位线电位/BL的一个栅极224ah、作为漏极接收位线电位BL的一个P+杂质区224ae、作为源极接收公共源极电位CSP的一个P+杂质区224ag、以及作为背栅极的一个n-主体区224af。
n-杂质区224bf包围P+杂质区224be和n+杂质区315d。P+杂质区通过接触孔314k耦合到位线172b。n+杂质区315d通过接触孔314p耦合到公共源极电位线221e，以便向主体区224bf施加背栅极电位VBP。穿过栅极绝缘膜224bi面对n-主体区224bf形成栅电极224bh，并通过接触孔314m将栅电极224bh耦合到位线172b。
p沟道读出放大器晶体管224b包括作为源极接收公共源极电位CSP的P+杂质区224bg(224ag)、作为漏极接收位线电位/BL的P+杂质区224be、接收位线电位BL的栅电极224bh、以及作为背栅极接收背栅极电位VBP的n-杂质区(主体区)224bf。
接触孔314n、314h、314i、314k、和314p相互排齐，接触孔314j和314m相对于接触孔314i点对称设置。
设置位于P+杂质区224ae和n+杂质区315c之间的主体区224af上的栅电极224ah、并且设置位于P+杂质区224be和n+杂质区315d之间的主体区224bf上的栅电极224bh，是为了抑制耗尽层从n+杂质区315c和315d的扩展，以便抑制P+杂质区224ae、224be和n+杂质区315c、315d之间的漏电流。
通过在主体区224和P+杂质(源/漏)区224ae、224ag之间的结上的电位和在主体区224bf和P+杂质(源/漏)区224be之间的结上的电位，来提供加结扩散电位Ф或Ф2。
n-杂质区224ae和224be彼此隔开。P+杂质区224ag(224bg)在晶体管224a和224b之间共享。
在如图26A和26B所示的PMOS读出放大器部分的结构中，P+杂质区224ae、224ag(224bg)、和224be的下表面都和绝缘膜312接触，并且在P+杂质区224ae、224ag和主体区224af之间的结的面积、以及在P+杂质区224be、224bg(224ag)和主体区224bf之间的结的面积都很小，因此减小了漏电流，从而减小了功耗。
此外，由于减小了结的面积，所以减小了背栅极(主体区)和源极及漏极区(P+杂质区)之间的结电容，因此可由晶体管224a和224b实现快速读出操作。
主体区224af和224bf是在绝缘层上形成的所以不需要用势阱来提供主体区224af和224bf。因此在背栅极区阱—阱的结电容消失，并且可以用较少的电流消耗高速改变背栅极电位VBP。
即使对于读出放大器使用SOI结构，读出操作和存储单元选择操作也和前边的那些实施例相同，并且也可得到和前边的那些实施例相同的有益效果。
如先前所述，可以实现用低电源电位以高速操作的半导体存储器件。
可以仅对为选中的子阵列提供的读出放大器来改变背栅极电位VBP和VBN。在这样一种结构中，可减小功率消耗。通过使用激励读出放大器允许信号SEN(SENr)和/SEP(SEPr)的电路，或者通过组合控制信号CT1-CT3、存储模块选择信号BS、以及读出放大器允许信号SEN和/SEP的结构，就可以实现这样的结构。按另一种方式，所有的读出放大器可以接收同时变化的背栅极电位VBP和VBN。
虽然已经详细描述和说明了本发明，但应清楚地认识到，但这仅仅是说明性的一些示例，而不是限制性的，本发明的构思和范围仅由所附的权利要求书限定。
权利要求
1.一种读出放大器电路，用于差分放大第一位线(172a)和与所说第一位线配对的第二位线(172b)上的电位，所说第一和第二位线在一个中间电位上预充电，中间电位在一个第一电源电位和一个与所说第一电源电位不同的第二电源电位之间，所说读出放大器包括一个第一激励晶体管(223a，223b)，它耦合在接收所说第一电源电位的一个第一电源节点(221a，221b)和预充电到所说中间电位的一个第一节点(222a，222b)之间，并且响应变为有效的第一读出放大器允许信号(/SEPr；SENr)，电耦合所说第一电源节点和所说第一节点；一个第一读出晶体管(224a；224c)，它连接在所说第一节点和所说第一位线之间，并且具有耦合到所说第二位线的一个栅极(224ac；224cc；224ah；224ch)，并且具有接收第一背栅极电位(VBP；VBN)的一个背栅极(303a；303c；224af；224cf)，第一背栅极电位(VBP；VBN)在所说第一读出放大器允许信号激励之前预充电到第一预充电电位(VPRPVPRN)并且在所说第一读出放大器允许信号激励期间随所说第一节点上的电位而变化，在所说第一预充电电位和所说第一电源电位之间的差的绝对值大于所说中间电位和所说第一电源电位之间的差；以及一个第二读出晶体管(224b；224d)，它连接在所说第一节点和所说第二位线之间，并且具有耦合到所说第一位线的一个栅极(224bc；224dc；224bh；224dh)和接收所说第一背栅极电位的一个背栅极(304a；303a；224bf；224df)。
2.如权利要求1的读出放大器电路，其中每个所说第一和第二读出晶体管(224a，224b；224c，224d)都包括一个第一电导型的第一杂质区(224aa；224ca；224ae；224ce)，它电连接到第一和第二位线(172a，172b)的一个相应的位线上；一个与所说第一杂质区隔开的所说第一电导型的第二杂质区(224ab；224cb；224ag；224cg)，它电连接到所说第一节点；一个与所说第一电导型不同的第二电导型的主体区(304a；303a；224af；224bf；224cf，224df)，用作所说背栅极；并且其中在所说第一预充电电位(VPRP；VPRN)和所说中间电位之间的差的绝对值不大于在所说第一、第二杂质区和所说主体区之间的一个结上的pn结扩散电位(Ф)。
3.如权利要求2的读出放大器电路，其中，所说第一和第二位线(172a，172b)之一的电位改变了一个读出电压(ΔV)，该读出电压(ΔV)是在所说背栅极预充电到所说第一预充电电位期间由读出存储单元数据引起的；并且其中，将所说第一预充电电位(VPRP；VPRN)的电平设置成能使所说差的绝对值大于零并且不大于所说pn结扩散电位减去所说读出电压的一个数值。
4.如权利要求1的读出放大器电路，其中所说第一和第二读出晶体管(224a；224b)中的每一个都包括一个p沟道绝缘栅型晶体管，并且所说第一电源电位就是所说读出放大器电路的操作电源电位，并且所说第二电源电位就是所说读出放大器电路的地电位。
5.如权利要求1的读出放大器电路，其中所说第一和第二读出晶体管(224c，224d)中的每一个都包括一个n沟道绝缘栅型晶体管，并且所说第一电源电位就是所说读出放大器电路的地电位，所说第二电源电位就是所说读出放大器电路的操作电源电位。
6.如权利要求5的读出放大器电路，其中所说第一预充电电位(VPRN)是所说读出放大器电路的操作电源电位。
7.如权利要求4的读出放大器电路，其中所说第一预充电电位(VPRP)是所说读出放大器的地电位。
8.如权利要求1的读出放大器电路，其中所说第一和第二读出晶体管(224a；224b；224c；224d)是在一个具有绝缘层(312)的SOI基片上形成的，该绝缘层(312)是在一个半导体区(311)上形成的。
9.如权利要求1的读出放大器电路，进一步还包括一个第二激励晶体管(223b；223a)，它耦合在一个第二电源节点(221b；221a)和一个第二节点(222b；222a)之间，第二电源节点(221b；221a)接收所说第二电源电位，第二节点(222b；222a)预充电到所说中间电位并且响应变为有效的第二读出放大器允许信号(SENr；/SEPr)，电耦合所说第二电源节点和所说第二节点；一个第三读出晶体管(224c；224a)，它连接在所说第二节点和所说第一位线之间，并且具有耦合到所说第二位线的一个栅极(224cc；224ac；224ch；223ah)并且具有接收第二背栅极电位(VBN；VBP)的一个背栅极(303c；303a；224af；224af)，第二背栅极电位(VBN；VBP)在所说第二读出放大器允许信号激励以前预充电到第一预充电电位(VPRNVPRP)，并且在所说第二读出放大器允许信号激励期间与所说第二节点上的电位一起变化，所说第二预充电电位和所说第二电源电位之间的差的绝对值大于所说中间电位和所说第二电源电位之间的差的绝对值；以及一个第四读出晶体管(224d，224a)，它连在所说第二节点和所说第二位线之间，并且具有耦合到所说第一位线的一个栅极(224dc；224bc；224dh；224bh)和接收所说第二背栅极电位的一个第二背栅极(303a；304a；224df；224cf)。
10.如权利要求9的读出放大器电路，其中所说第三和第四读出晶体管(224c，224d；224a，224b)中的每一个都包括第二电导型的一个第三杂质区(224ca；224aa；224ce；224ae)，它电连接到第一和第二位线(172a，172b)中的一个相应的位线；与所说第三杂质区隔开的所说第二电导型的一个第四杂质区(224cb；224ab；224cg；224ag)，它电连接到所说第二节点；以及一个与所说第一电导型不同的第一电导型的第二主体区(303a，304a；224cf；224df；224af，224bf)，用作所说第二背栅极，并且其中在所说第二预充电电位(VPRNVPRP)的所说中间电位之间的差的绝对值不大于在所说第三、第四杂质区和所说第二主体区之间的一个结上的pn结扩散电位(Ф)。
11.如权利要求10的读出放大器电路，其中所说第一和第二位线(172a，172b)中的一个位线的电位改变了一个读出电压(ΔV)，该读出电压(ΔV)是在所说背栅极预充电到所说第二预充电电位期间由读出存储单元数据引起的；并且其中将所说第二预充电电位(VPRP；VPRN)的电平设置成能使所说的差的绝对值大于零并且不大于所说pn结扩散电位减去所说读出电压的一个数值。
12.如权利要求9的读出放大器电路，其中所说第三和第四读出晶体管(224；224)中的每一个都包括一个p沟道绝缘栅型晶体管，所说第二电源电位是所说读出放大器电路的操作电源电位，所说第一电源电位是所说读出放大器电路的地电位。
13.如权利要求9的读出放大器电路，其中所说第三和第四读出晶体管(224c，224d)中的每一个都包括一个n沟道绝缘栅型晶体管，所说第二电源电位是所说读出放大器电路的地电位，所说第一电源电位是所说读出放大器电路的操作电源电位。
14.如权利要求13的读出放大器电路，其中所说第二预充电电位(VPRN)是所说读出放大器的操作电源电位。
15.如权利要求12的读出放大器电路，其中所说第二预充电电位(VPRP)是所说读出放大器电路的地电位。
16.如权利要求9的读出放大器电路，其中所说第三和第四读出晶体管(224c224d；224a，224b)是在具有绝缘层(312)的一个SOI基片上形成的，该施绝层(312)是在一个半导体区(311)上形成的。
17.一种半导体存储器件，包括一个第一和第二位线(172a，172b)，每个位线都连接预定数目的存储单元(173)；一个读出放大器(224)，包括一个第一读出晶体管(224a；224c)，它连接在一个第一节点(222a)和所说第一位线之间，并且具有一个耦合到所说第二位线和第一背栅极的控制栅极；以及，一个第二读出放大器(224b；224d)，它连接在所说第一节点和所说第二位线之间，并且具有一个耦合到所说第一位线和第二背栅极的控制栅极，所说第一和第二背栅极连接到一个第一背栅极节点，用于差分放大所说第一和第二位线上的电位；一个第一读出放允许晶体管(223a；223b)，它耦合在第一电源节点(221；221b)和所说第一节点之间，并且响应变为有效的第一读出放大器允许信号，电连接所说第一电源节点和所说第一节点；预充电电路(174)，它耦合到所说第一节点，响应变为有效的预充电指令信号使所说第一节点在一个中间电位上预充电，该中间电位在所说第一电源电位和与所说第一电源电位不同的第二电源电位之间；第一背栅极电位产生器(122dn；121cn)，它以所说第一和第二电源电位操作，产生一个第一背栅极预充电电位(VPRP；VPRN)，使其电平在所说中间电位和所说第二电位之间；第一装置(122p；121cp)，它耦合在所说第一背栅极电位产生器和所说第一背栅极节点之间，响应变为有效的第一控制信号(CT2)向所说第一背栅极节点传送所说第一背栅极预充电电位；第二装置(122f；121e)，它耦合在所说第一节点和所说第一背栅极之间，响应变为有效的第二控制信号(CT3)，电连接所说第一节点和所说第一背栅极节点；以及控制器(121a)，用于接收存储循环启动指令信号，并且响应所说存储循环启动指令信号的激励，用于激励在所说第一读出放大器允许信号激励之前要加到所说第一装置的所说第一控制信号，并且用于激励在所说第一读出放大器允许信号激励期间的所说第二控制信号，所说预充电指令信号响应所说存储循环启动指令信号的激励面去激励，并且所说第一读出放大器允许信号响应所说存储循环启动指令信号的激励而被激励。
18.如权利要求17的半导体存储器件，其中所说控制器(121a)包括第一延迟装置(121aa，121ab)，用于接收所说存储循环启动指令信号(/RAS)，将所说存储循环启动指令信号延迟一个第一预定的时间，以产生第三控制信号(CT1)；一个第一门装置(121ac-121ae，121af)，用于接收所说第三控制信号，响应所说第三控制信号的去激励激励所说第一控制信号(CT2)一个第二预定的时间；以及一个第二门装置(121ag)，用于接收所说第一和第三控制信号，响应所说第一和第三控制信号这两个信号的去激励来激励所说第二控制信号。
19.如权利要求17的半导体存储器件，进一步还包括一个第三装置(122e；121d)，它耦合在所说第一电源节点(120a；120b)和所说第一背栅极节点(221e；221d)之间，并且响应变为有效的所说第三控制信号(CT1)，电连接所说第一电源节点和所说第一背栅极节点。
20.如权利要求18的半导体存储器件，其中所说第一和第二读出晶体管(224a，224b；224c，224b)中的每一个都包括第一电导型的一个第一杂质区(224aa；224ca；224ae；224ce)，它电连接到第一和第二位线(172a，172b)中的相应的一个位线上；与所说第一杂质区隔开的所说第一电导型的一个第二杂质区(224ab；224cb；224ag；224cg)，它电连接到的所说第一节点上，以及与所说第一电导型不同的第二电导型的一个主体区，(304a，303a；224af；224bf；224cf；224df)，它用作所说背栅极，并且其中在所说第一背栅极电位(VPRP；VPRN)和所说中间电位之间的差的绝对值不大于在所说第一、第二杂质区和所说主体区之间的一个结上的pn结扩散电位(Ф)。
21.如权利要求20的半导体存储器件，其中所说第一和第二位线(172a，172b)中的一个位线的电位改变了一个读出电压(ΔV)，这一改变是在所说第一控制信号(CT2)激励之前由于读出存储单元数据而引起的，并且其中设定所说第一背栅极预充电电位(VPRP；VPRN)的电平，使所说差的绝对值不大于零并且不大于所说pn结扩散电位减去所说读出电压的一个数值。
22.如权利要求17的半导体存储器件，其中所说第一和第二读出晶体管(224a；224b)中的每一个都包括一个p沟道绝缘栅型晶体管，所说第一电源电位是一个操作电源电位，所说第二电源电位是地电位，并且所说第一背栅极预充电电位(VPRP)是地电位。
23.如权利要求17的半导体存储器件，其中所说第一和第二读出晶体管(224c，224d)中的每一个都包括一个n沟道绝缘栅型晶体管，所说第一电源电位是地电位，所说第二电源电位是操作电源电位，并且所说第一背栅极预充电电位(VPRN)是操作电源电位。
24.如权利要求17的半导体存储器件，其中所说第一和第二读出晶体管(224a，224b，224c，224d)是在具有绝缘层(312)的一个SOI基片上形成的，该绝缘层(312)是在一个半导体区(311)上形成的。
25.如权利要求17的半导体存储器件，其中所说读出放大器(224)进一步还包括一个第三读出晶体管(224c；224a)，它耦合在一个第二节点(222b；222a)和所说第一位线(172a)之间，并且具有耦合到所说第二位线(172b)和一个第三背栅极的一个控制栅极；以及一个第四读出晶体管(224d，224b)，它耦合在所说第二节点和所说第二位线之间，并具有耦合到所说第一位线和一个第四背栅极之间的控制栅极，所说第三和第四背栅极连接到一个第二背栅极节点(221d；221a)；并且所说预充电电路(174)包括耦合到所说第二节点的装置，以便响应变为有效的预充电指令信号将所说第二节点预充电到所说中间电位，并且其中所说半导体存储器件进一步还包括第二背栅极电位产生器(122cn；121dn)，用所说第一和第二电源电位操作，用于产生其电平在所说中间电平和所说第一电源电位之间的第二背栅极预充电电位(VPRN；VPRP)一个第一连接装置(121cp，122dp)，它耦合在所说第一背栅极电位产生器和所说第二背栅极节点之间，响应变为有效的所说第一控制信号(CT2)向所说第二背栅极节点传送所说第二背栅极预充电电位；一个第二连接装置(121e；122f)，它耦合在所说第二节点和所说第二背栅极节点之间，响应所说变为有效的第二控制信号(CT3)电连接所说第一节点和所说第二背栅极节点；一个第二读出允许晶体管，耦合在接收所说第二电源电位的第二电源节点(221b；221a)之间并响应第二读出允许信号用于耦合所说第二节点到所说第二电源节点。
26.如权利要求25的半导体存储器件，进一步还包括耦合在所说第二电源节点(120b；120a)和所说第二背栅极节点(221d；221c)之间，响应所说存储循环启动指令信号的去激励，电连接所说第二电源节点和所说第二背栅极节点。
27.如权利要求25的半导体存储器件，其中所说第三和第四读出晶体管(224c，224d；224a，224b)中的每一个都包括一个第二电导型的第三杂质区(224ca；224aa；224ca；224ae)，它电连接到第一和第二位线(172a，172b)中的一个相应的位线上；一个与所说第三杂质区隔开的所说第二电导型的第四杂质区(224cb；224ab；224cg；224ag)，它电连接到所说第二节点；以及，一个与所说第二电导型不同的第一电导型的第二主体区(303a；304a；224cf；224df；224af；224bf)，用作所说第三或第四背栅极，并且其中的所说第二预充电电位(VPRNVPRP)和所说中间电位之间的差的绝对值不大于在所说第三、第四杂质区和所说第二主体区之间的一个结上的pn结扩散电位(Ф)。
28.如权利要求27的半导体存储器件，其中所说第一和第二位线(172a，172b)中的每一个位线的电位变化了一个读出电压(ΔV)，这个电压变化是由读出存储单元数据引起的，并且将第二预充电电位(VPRP；VPRN)的电平设置成能够使所说差的绝对值大于零并且不大于所说pn结扩散电位减去所说读出电压的一个数值。
29.如权利要求25的半导体存储器件，其中所说第三和第四读出晶体管(224a，224b)中的每一个都包括一个p沟道绝缘栅型晶体管，所说第二电源电位是操作电源电位，所说第一电源电位和所说第二背栅极预充电电位都是地电位。
30.如权利要求25的半导体存储器件，其中所说第三和第四读出晶体管(224c，224d)中的每一个都包括一个n沟道绝缘栅型晶体管，所说第一电源电位和所说第二背栅极预充电电位都是操作电源电位，所说第二电源电位是地电位。
31.如权利要求25的半导体存储器件，其中的所说第三和第四读出晶体管(224c，224d；224a，224b)是在具有绝缘层(312)的一个SOI基片上形成的，绝缘层(312)是在一个半导体区(311)上形成的。
全文摘要
在读出操作启动之前，将n沟道读出放大器晶体管(224c，224d)的背栅极电位设置到大于操作电源电位和地电位之间的中间电位的背栅极预充电电位，然后在读出操作期间，背栅极电位随着n型公共源极节点电位(CSN)的下降而下降。n型公共源极节点(221b)预充电到该中间电位。设置背栅极预充电电位，使其不大于中间电位加上一个pn结扩散电位之和的电位，从而抑制了自每个读出放大器晶体管的背栅极至源极或漏极的漏电流。
文档编号H01L21/8242GK1135659SQ9610042
公开日1996年11月13日 申请日期1996年1月11日 优先权日1995年1月12日
发明者筑出正树, 有本和民 申请人:三菱电机株式会社