专利名称：具有波纹形电极的叠层电容器的制作方法
技术领域：
本发明涉及一种半导体器件及其制作方法。
多种多样的半导体器件已被用于集成电路和大规模集成(LSI)电路中，在用作其它用途的半导体器件中，动态随机存储器(以下简称DRAM)是本领域中为人所熟知的随机读写存储器，DRAM的工作体现在各存贮单元上，每个存贮单元都是由单一传导晶体管和单一电容器共同构成。在这种结构中，DRAM的每个存贮单元都具有简单的结构并适宜于半导体器件的高度集成。
有关DRAM的这种存贮单元的最新技术进展倾向于采用具有三维结构的电容器，以便于在更高的密度对DRAM进行集成。这是因为电容器的这种三维结构使电容器占用的面积减小，并使电容器的结构更精细。总之，具有三维结构的这种电容器可以被称之为三维电容器，它具有一个下置电极、一个上置电极以及一个置于下置电极和上置电极之间的绝缘介质薄膜。下置电极和上置电极可以被笼统地分别称作第一电极和第二电极，而所述绝缘介质薄膜则可被称为电容绝缘薄膜。此外，下置或第一电极还常被称作存贮电极。
同时，三维电容器还应具有比预定电容更大的电容，以保证DRAM工作的稳定性和可靠性，在此情况下，人们已在考虑增大包含于三维电容器中的下置或第一电极的表面面积。
其中，值得一提的是，三维电容器被分类成两种，即沟槽型电容器和叠层型电容器，它们被分别简称作沟槽电容器和叠层电容器。虽然沟槽电容器和叠层电容器均各有优缺点，但在抗其它电路产生的噪声和α射线的特性以及小电容下的工作稳定性方面，叠层电容器优于沟槽电容器。因此，对于要求设计标准在0.15微米左右的1Gb DRAM，人们期望叠层电容器比沟槽电容器有效。
针对这种叠层电容器，最近人们提出了许多有关鳍式结构和圆柱结构的设计。
例如号码为Hei 5-82750，即82，750/1993的尚未进行实质审查的日本专利文献公开一种鳍结构的叠层电容器，此项内容将被称作第一项参考技术。在它所公开的叠层电容器中，下置或第一电极的形状被做成具有一组彼此隔离开来的鳍的鳍结构。这组鳍连接于一个与半导体衬底相接触的基干，并在半导体衬底上方沿水平方向从基干伸展出去，鳍与鳍之间留有空隙。换言之，所述的叠层电容器的下置电极从剖面看，就象一棵树，它有树干和从树干伸展开来的一组树枝。
这种叠层电容器的缺点是，它的鳍或枝在厚度变薄的时候机械强度变弱，因而下垂或变形。
此外，号码为Hei4-264,767，即264767/1992的尚未进行实质审查的日本专利文献提供了一种圆柱结构的叠层电容器，或可将其称为第二项参考技术。在此第二项参考技术所提供的叠层电容器中，下置电极具有一个多圆柱结构，它由一组直立的圆柱组成，这些圆柱直立在半导体衬底上成同轴关系并且每两个相邻的直立圆柱之间留有空隙。这种多圆柱结构看似一组立于半导体衬底上的同轴的墙，并且每两个相邻的墙之间留有空隙。
在这种情况下，最好每个圆柱或墙的厚度都很薄，从而能够获得高集成度和大电容，但是这种薄墙壁的机械强度将变弱，并且还得为之开发出一种新材料，既很轻，又有良好的覆盖台阶状结构的特性。在这些情况下，要想由增加圆柱以获得更大电容也会受到限制。
在中间过渡阶段，随着DRAM的存储容量的提高，单个存储单元的平展面积变窄。但是，即使是在存贮容量提高的时候，每个电容器的电容也应保持基本不变，以防止由于α射线辐射而造成的软错误。考虑到这种情况，在采用第一项参考技术的鳍结构时，叠层电容器应会变得更高。这将导致存储单元的阵列部分和周边部分的高度差异增大，由而引起光刻工艺中的分辨率下降以及连线的断线或短路。
本发明的第一个目的是提供一种具有叠层结构，并具有好的机械强度的电容器。
本发明的第二个目的是提供一种具有上述类型并可以容易地用厚度很薄的薄膜制成的电容器。
本发明的第三个目的是提供一种包含上述电容器的半导体器件。
本发明的第四个目的是提供一种制作上述电容器和半导体器件的方法。
作为本发明的第一项内容，一种电容器包括第一电极、与第一电极相对的第二电极以及置于第一电极和第二电极之间的绝缘介质薄膜。第一电极包含一个从剖面看由一系列折迭部分分段组成的波纹形电极。所述波纹形电极是由成份为导电材料的波纹形的墙壁来界定的，所述波纹形的墙壁包括一系列折迭的部分并且包围着一个空区。
根据本发明的第二项内容，一种用作存储单元的半导体器件包括一个晶体管和一个电容器，所述电容器连接于所述晶体管并且包含有一个连接于所述晶体管的第一电极、与第一电极相对的第二电极、以及置于第一电极和第二电极之间的一个绝缘介质薄膜。电容器的第一电极包括一个从剖面看由一系列折迭部分分段构成的成波纹形的波纹形电极。而所述晶体管包括一个扩散进半导体衬底的第一区、一个扩散进半导体衬底的第二区，在第一区和第二区之间的半导体衬底上留有一个沟槽区；所述晶体管还包括一个在沟槽区上的栅绝缘薄膜、一个淀积在栅绝缘薄膜上的栅电极、一根电连接于第一区的位(bit)线、一根连接于栅电极上的字(word)线、以及一个将晶体管的第二区和电容器的第一电极电连接起来的导电体。
根据本发明的第三项内容，一种方法用于制作由一个第一电极、一个与第一电极相对的第二电极以及一个置于第一电极和第二电极之间的绝缘介质薄膜构成的电容器。所述方法包括下列步骤制作一个具有波纹形的侧壁的模具；将波纹形的侧表面用一个波纹形状的导电薄膜覆盖起来；将所述模具与所述导电薄膜分离，保留所述波纹形状的导电薄膜从而形成一个用作第一电极的波纹形电极。
其中，制作模具的步骤还包括下列内容选择第一种隔离材料和不同于第一种隔离材料的第二种隔离材料；交替地将第一种隔离材料的第一重隔离薄膜和第二种隔离材料的第二重隔离薄膜叠层在一起，形成一个第一种和第二种隔离薄膜的叠层，该叠层包含一组第一种隔离薄膜和第二种隔离薄膜，它有一个中心区域和一个周边区域，周边区域围绕在中心区域的周围；将第一种隔离薄膜从所述周边区域去除，而保留所述中心区域和第二种隔离薄膜，以此将所述叠层制作成锯齿形，从而成为波纹构形的侧表面。这样，就制成了所述模具。制作所述模具的步骤还可以有另一种选择，它包括下列内容选择第一种隔离材料和不同于第一种隔离材料的第二种隔离材料；交替地将第一种隔离材料的第一重隔离薄膜和第二种隔离材料的第二重隔离薄膜叠层在一起形成一个第一种和第二种隔离薄膜的叠层，该叠层包含一组第一种隔离薄膜和第二种隔离薄膜，它具有一个设定区域和一个周边区域，周边区域围绕在设定区域的周围；对叠层的设定区域进行打孔，形成一个穿透叠层的接触孔，将一种等同于第二种隔离材料的支柱材料填充于所述接触孔中，形成一个支柱；仅将所述叠层的周边区域中的第一种隔离材料刻蚀掉，而所述支柱以及第二种隔离薄膜则不被刻蚀掉，保留在叠层中，从而成为所述模具。
图面说明
图1(A)至1(F)是按照工艺顺序描述现有技术中的一种方法的剖视图。
图2是用来描述现有技术中的另一种方法的剖视图。
图3(A)是本发明的第一个实施例所提供的半导体器件的平面示意图。
图3(B)是图3(A)中所示的半导体器件沿B-B线的剖视图。
图4(A)至4(F)是用来按步骤描述制作图3(A)和3(B)中所给出的半导体器件的方法的剖视图。
图5(A)至5(C)是用来描述制作图3(A)和3(B)中所给出的半导体器件的另一种方法的剖视图。
图6是可用图5(A)至5(C)所示的方法来制作的半导体器件的改变形式。
图7(A)至7(F)是用来制作图3(A)和3(B)所给出的半导体器件的第三种方法的剖视图。
图8是关于本发明所提供的半导体器件和现有技术中的半导体器件的特性比较示意图。
图9是本发明的第二个实施例所提供的半导体器件的剖视图。
图10是本发明的第三个实施例所提供的半导体器件的剖视图。
为便于更好理解本发明，下面先描述一种现有技术中的半导体器件，它与本说明书前叙部分中所引用的第一项参考技术大致相同，如图1(A)至1(F)所示。在图1(A)中，制备好的P型半导体衬底101的主表面朝向图1(A)的上方，背面朝向图1(A)的下方。半导体衬底101的主表面被选择性地氧化，以形成多个场氧化物薄膜，在图1(A)至(F)中，这些场氧化物薄膜仅用一个场氧化物薄膜102来表示，半导体器件的各元件区就是在这些场氧化物薄膜中形成的。在本实例中，每个元件区都界定一个存储单元区，在图1(A)至1(F)中，这些存储单元区都仅用一个存储单元区来代表。
如图1(A)所示，在半导体衬底101的主表面上的存储单元区之内依次形成一个栅氧化物薄膜103和一个栅电极104。通过将N+杂质扩散入半导体衬底101中，在位于栅氧化物薄膜103两侧的存储单元区中形成第一扩散层和第二扩散层，即N+型区域105和106。第一扩散区105将与一根栅线连接，而第二扩散层106则作为一个存贮结点，有关栅线和存贮结点的内容将在下文介绍。这样，第一扩散区105、第二扩散区106、栅氧化物薄膜103和栅电极104就共同形成了一个传导晶体管。此外，在场氧化物薄膜102上还有一个栅电极连接图形107，它电连接于与上述存储单元相邻的另一个存储单元的栅电极，图1(A)至1(F)未给出该存储单元。
接下来，如图1(A)所示，用化学气相淀积(CVD)方法淀积上一个层间绝缘薄膜108。一个可以是氮化硅薄膜的刻蚀拦阻薄膜109也通过CVD方法被淀积在层间绝缘薄膜108上。之后，成份为二氧化硅的第一隔离薄膜110、掺N+型杂质的第一多晶硅薄膜111、成份为二氧化硅的第二隔离薄膜112、掺N+型杂质的第二多晶硅薄膜113和成份为二氧化硅的第三隔离薄膜114被依次淀积在刻蚀拦阻薄膜109上。其中，第一、第二、第三隔离薄膜110、112、114的厚度均为30纳米，而第一和第二多晶硅薄膜111、113的厚度均为20纳米。
如图1(B)所示，利用反应离子刻蚀(RIE)方法进行干法刻蚀，选择性地依次刻蚀第三隔离薄膜114、第二多晶硅薄膜113、第二隔离薄膜112、第一多晶硅薄膜111，第一隔离薄膜110、刻蚀拦阻薄膜109和层间绝缘薄膜108，从而在第二扩散层106上打开一个接触孔115，使第二扩散层106的表面暴露出来。
然后，在接触孔115的内表面上和第三隔离薄膜114上淀积一个第三多晶硅薄膜116，如图1(C)所示。和第一、第二多晶硅薄膜111、113一样，所示第三多晶硅薄膜116也掺有N+型杂质，其厚度约为50纳米。
接着，利用光刻工艺和干法刻蚀工艺，将隔离薄膜110、112、114和多晶硅薄膜111、113组成的叠层结构制作成如图1(D)所示的图形形状，从此以后，该形状将被称作存贮电极构形。
由图1(D)立即可知，在上述图形制作过程中，层间绝缘薄膜108未被刻蚀，这说明是刻蚀拦阻薄膜109的保护作用使层间绝缘薄膜108免受刻蚀。
下面，用湿法刻蚀将第一、第二、第三隔离薄膜110、112、114去掉，该湿法刻蚀使用的刻蚀剂由包括氟酸在内的化学溶液构成。在湿法刻蚀过程中，刻蚀拦阻薄膜109不被刻蚀，依然保护层间绝缘薄膜108，使其不被刻蚀剂刻蚀。
这样，只有第一、第二、第三多晶硅薄膜111、113和116保留在刻蚀拦阻薄膜119上，其形状如图1(E)所示，它们共同作为电容器的下置电极，也即电容器的存贮电极来工作，下文将对此详述。如图1(E)，该存贮电极具有树形结构，其树干垂直于第二扩散层106的表面，其第一、第二、第三枝118、119、120从树干向侧方伸展。这样的树形结构也可以被称作是具有第一、第二、第三鳍，即118、119、120三个鳍的鳍形结构。
如前所述，在厚度上，第三鳍120和树干厚于第一、第二鳍118和119，以便于给第一、第二鳍和树干118和119以足够的支撑力。于是，我们就制成了具有第一、第二、第三鳍或枝118、119、120的三重鳍结构的存贮电极121。其中，鳍或枝118、119、120连在树干上，树干对它们起支撑作用。
然后，在图1(F)中被用一道粗线划出来的一个绝缘介质薄膜122被淀积在三重鳍结构的存贮电极的整个表面，该绝缘介质薄膜122也可以被称作为电容器绝缘介质薄膜，如图1(F)所示。再在存贮电极上形成一个掺N+型杂质的多晶硅薄膜，并用RIE干法刻蚀工艺加工其形状，将其作成电容器的上置电极123。该上置电极123也可被称作为平板电极。
于是，我们制成了存储单元，也就是由单一传导晶体管和单一电容器组成的半导体器件。在之后的工艺中，在第一扩散层105上形成一根位(bit)线与之相连，并将位线通过层间绝缘薄膜108放在平板电极123上。
图1(A)至(F)所示半导体器件的缺陷已在本说明书的前叙部分中描述。
下面参照图2来介绍现有技术中的另一种半导体器件，它与本说明书前叙部分中所引用的第二项参考技术大致相同。该半导体器件也是由一个传导晶体管和一个电容器组成。
如图2所示。制备一个P型硅衬底201，其主表面朝上，背面朝下。在衬底主表面上形成多个场氧化物薄膜从而界定各元件区，即存储单元各区。图中仅用一个场氧化物薄膜202来代表所有的场氧化物薄膜。然后，在每个存储单元区之内依次形成一个栅氧化物薄膜203和一个栅电极204。下一步是进行扩散，在栅氧化物薄膜203和栅电极204的两侧上形成N+型第一扩散层205和第二扩散层206。于是，我们制成了包含有第一、第二扩散层205、206、栅氧化物薄膜203和栅电极204的传导晶体管。
用一个层间绝缘薄膜207将场氧化物薄膜202和传导晶体管覆盖。再将层间绝缘层207选择性地开一个口，从而在第二扩散层206上形成一个用作存贮结点的接触孔。
接下来就是在第二扩散层206上形成电容器。具体过程是，在第二扩散层206上形成一个用作电容器的下置电极的一部分的底层电极208，并与第二扩散层206进行电连接。在底层电极208上形成一组圆柱形的电极作为存贮电极。在此实例中，第一、第二、第三圆柱电极209、210、211在底层电极208上作同轴排列并电连接于底层电极208。第一圆柱电极209的直径小于第二圆柱电极210的直径，而第二圆柱电极210的直径则小于第三圆柱电极211的直径。换言之，第一、第二、第三圆柱电极209、210、211的直径按209到210到211的顺序顺次增大。于是，一个用作存贮电极的具有三重圆柱结构的电容器下置电极212就制成了。
在形成存贮电极之后，形成一层绝缘薄膜213将存贮电极212的全部表面覆盖，在绝缘薄膜213上淀积成一个用作平板电极的上置电极214，从而完成电容器的制作。至此，我们在存储单元区内制成了由单一传导晶体管和单一电容器组成的半导体器件。
如图2所示，第一、第二、第三圆柱电极的每一个相对于半导体衬底201的主表面垂直而立，就象直立在底层薄膜208上的几座墙，并具有从底部到顶部的隆起高度。换言之，每个圆柱电极或者说每座墙从底部到顶部的水准高度各不相同。
在这里，值得注意的是绝缘薄膜213和平板电极214应该完全覆盖几座墙的表面。事实上，由于每座墙都很高，而且鉴于现有的用来形成平板电极214的材料，要用平板电极214来将几座墙的所有表面覆盖起来是很困难的。所以，图2所示的电容器具有一定的缺点，这些缺点已在本说明书的前叙部分有所描述。
参见图3(A)和图3(B)，本发明的第一个实施例所提供的半导体器件包括一个传导晶体管21和一个电容器22，二者都可以作为动态随机存储器(DRAM)中的存储单元来工作。这里，传导晶体管应当与一根字(word)线23和一根位线24相连，而电容器22电连接于传导晶体管21，并且每根字线23应置于每根位线24之下。此外，位线24和字线23埋在层间绝缘薄膜25之中(见图3(B))。
图3(A)中还显示了另外一根字线23′，它与邻近的一个传导晶体管相接(图中未给出此邻近的传导晶体管)。为简化描述，图3(A)仅给出了位于字线23上方的部分和电容器22，电容器22在图3(A)中用上置电极或平板电极26(图中的划斜线部分)来表示。此外，图3(B)是图3(A)沿B-B线的剖视图。在图3(B)中，层间绝缘薄膜25提供了一个基准表面，电容器22就叠在层间绝缘薄膜25提供的基准表面上。位线24和字线23位于基准表面以下，如图3(B)所明示。
在图3(B)中，传导晶体管21包含有扩散进P型半导体衬底33的存储单元区的N+型第一扩散层31和第二扩散层32、栅氧化物薄膜35以及组成字线23的一部分的栅电极。存储单元区由一个场氧化物薄膜34和形成于存储单元区之内的第一、第二扩散层31、32来界定。传导晶体管21本身的制作方法可以与图1(A)至1(F)和图2所示的方法相同。
这里，值得注意的是在图3(A)和3(B)中，第一扩散层31通过一个接触突起36和一个钨质位线基座37与位线24作电连接。为此，层间绝缘薄膜25被选择性地打孔，在第一扩散层31上形成一个接触孔，填充接触孔，从而在接触孔内形成接触突起36，并且接触突起36与位线基座37相连，位线基座37与位线24相连。如图3(B)所示，位线24被层间绝缘薄膜25覆盖并埋在其中。最后形成层间绝缘薄膜25，覆盖字线23、23′、位线24并提供一个制备电容器22的基准表面。
进一步，透过层间绝缘薄膜25打开一个接触孔38，触及第二扩散层32，填充接触孔38，从而形成电容器22的接触突起39，接触突起39延伸至层间绝缘薄膜25所提供的基准表面。接触突起39由导电材料构成。
这样，如前所述，第一扩散层31电连接于位线24，并可称之为位线层，而第二扩散层32电连接于电容器22，并可称之为存贮层。
在提供了基准表面的层间绝缘薄膜25上，电容器22以图3(B)所示的叠层的方式存在，更具体地说，电容器22具有一个下置电极、一个上置电极和一个置于下置电极和上置电极之间的绝缘薄膜。下置电极和上置电极可以分别被称作第一和第二电极。在图3(B)所示的实例中，电容器22的下置电极包括一个位于层间绝缘薄膜25所提供的基准表面上并电连接于接触突起39的底层41。并且，该下置电极还包含有一个延伸的部分42，如图3(B)所示，从横断面看，该延伸部分42具有象波纹管一样的构形，它连接于底层41上，从基准表面上延伸出来。波纹形状的延展部分42的平面视图为矩形，如图3(A)所示，它围绕着一个矩形的空区(图3(A))，该矩形空区形成于延展部分42的中央。延展部分的内侧邻近矩形空区，外侧远离矩形空区。
制作上述波纹形结构的方法将在下文详述。该波纹形结构具有一系列的折皱或叠纹，这些皱和纹交替出现在内侧和外侧。换言之，波纹形结构构成一个连续的曲折的通道形状，这个弯曲形状的通道具有一组象条纹状面盔的板条一样的构成，板条在延伸部分42内侧和外侧间横向伸展并且每两个相邻的面盔板条间都留有空隙，波纹形结构的一组皱或纹连接着两个相邻的面盔板条，这些皱或纹的走向大致垂直于基准表面，如图3(B)所示。于是，面盔板条一个压叠着另一个并在相邻两个间留有空隙，竖直地构成一个叠层结构，支撑这种结构的支撑力源于交替出现在延伸部分的内侧和外侧的叠纹。在此点上，延伸部分42将被称作波纹形部分成曲折部分。
该波纹形部分42，可以由导电材料构成，如掺N+型杂质的多晶硅，其厚度为10纳米。
图3(B)中，一个电容器绝缘介质薄膜覆盖了波纹形部分42的整个表面以及底层薄膜41的中央部分。并且，在电容器绝缘介质薄膜43上形成了电容器22的平板电极26，作为上置电极或第二电极。因此，底层薄膜41和波纹形部分42被平板电极26覆盖并埋于其中。总之，电连接于传导晶体管21的电容器22就是用上述方法制成的。于是，我们得到了DRAM的一个存储单元，它由单一传导晶体管21和单一电容器22共同构成。
下面结合图4(A)至4(F)，对制作图3(A)和3(B)所示的半导体器件的方法加以说明。这里，设定图4(A)至4(F)所示的半导体器件被用作1G DRAM的存储单元。描述的顺序是按照从图4(A)到4(F)的工艺步骤的顺序，而且各图中的相同部件和部分采用一致的标号。
如图4(A)，首先制备P型半导体衬底33，它的主表面朝向图4(A)的上方，其背面与主表面相对。选择性地对半导体衬底33局部进行氧化，形成场氧化物薄膜34。形成这样的场氧化物薄膜的方法可以是沟槽元件隔离方法或者硅的凹槽局域氧化(LOCOS)方法，这两种方法均是该领域中已知的方法。在半导体衬底33主表面上场氧化物薄膜之内界定一个元件区或存储单元区。在存储单元区之内形成一个MOS晶体管，作为传导晶体管，它包括第一扩散区31、第二扩散区32、栅氧化物薄膜35和用作字线的一部分的栅电极23。第一、第二扩散区31和32可以被称作位线扩散层和电容器扩散层，因为它们分别连接于位线24和电容器22。
在形成栅电极或字线23的同时，在场氧化物薄膜34上形成另一根字线23′，并使之与一个相邻的存储单元相连接。
在此实例中，栅氧化物薄膜35可以是厚度为6纳米的氧化硅薄膜，而栅电极或字线23、23′则可以是硅化钛/多晶硅多层薄膜，厚度为100纳米，也可以称之为钛多硅薄膜。此外，第一、第二扩散层31和32由N+型扩散层构成，深度为约0.1微米。
在这种情况下，利用化学气相淀积(CVD)方法，淀积出厚度约为500纳米，成份可以是氧化硅的层间绝缘薄膜的第一部分25a，并采用化学与机械抛光(CMP)方法将其表面抛光成平扁的表面。
然后，在第一扩散层31上对层间绝缘薄膜的第一部分25a进行开口或钻孔，形成一个接触孔，再用一种象钨、氮化钨、硅化钨一类的导电材料填充接触孔，从而形成电连接于第一扩散层31的位线突起36。
在层间绝缘薄膜的第一部分25a上用CVD方法淀积一个厚度为300纳米的钨薄膜，并通过光刻工艺和干法刻蚀工艺对此钨薄膜进行精细图形加工，最终形成位线24和位线基座37，如图3(A)所示，位线基座37电连接于位线24。
接着，采用与层间绝缘薄膜的第一部分25a类似的方法，淀积出厚度为400纳米的层间绝缘薄膜的第二部分25b，以将位线24和位线基座37覆盖。这样，层间绝缘薄膜的第一部分、第二部分25a和25b共同构成了层间绝缘薄膜25。
下一步，利用精细图形加工工艺，在第二扩散层32上对层间绝缘薄膜25打孔，形成一个接触孔38。利用低压CVD方法淀积一多晶硅层，这里的低压CVD采用磷化氢与硅烷(SiH4)或二硅烷(Si2H6)的混合气体。该多晶硅层包括有浓度为1.5×1019原子数/立方厘米的磷作为杂质，利用CMP方法对其进行抛光，形成电容器接触突起39。磷的浓度也可变为1.5×1020原子数/立方厘米。
下面，采用与电容器接触突起39类似的方法，淀积一层含有磷杂质，厚度为约200纳米的多晶硅薄膜，用作对多晶硅薄膜进行图形加工时的底层薄膜41。这里，多晶硅薄膜在图中用标号41′表示，并在下文称作未进行图形加工的底层薄膜。
接着，用常压CVD方法，将第一种三重隔离薄膜46和第二种三重隔离薄膜47以图4(A)所示的方式交替叠层在底层薄膜41′上。第一种三重隔离薄膜46的每一重都是由磷硅玻璃(PSG)薄膜构成，它含有克分子浓度为5％(5mol％)的磷，每重厚度为约70纳米，第二种三重隔离薄膜的每一重由氧化硅薄膜构成，每重厚度约为20纳米。
如图4(B)，用光刻工艺和干法刻蚀工艺对第一种、第二种三重隔离薄膜46、47和未进行图形加工的底层薄膜41′进行图形加工，将它们制作成图形加工后的第一种、第二种三重隔离薄膜48、49和底层薄膜41。图形加工后的第一种、第二种隔离薄膜48、49的每重及底层薄膜41的大小均为0.5平方微米。
此后，对图形加工后的第一种隔离薄膜48进行刻蚀而使图形加工后的第二种隔离薄膜49不受刻蚀影响，从而使在位于电容器接触突起39上方的位置上、图形加工后的第一种隔离薄膜48的中心部分作为绝缘支柱50加以保留。如图4(C)所示。
进行这种选择性刻蚀的方法是一种利用HF气体的选择性工艺处理方法，该方法公开在号码为Hei6-181188，即181188/1994的日本专利文献中，此专利尚未进行实质审查。该方法在以下将被称作选择性HF气体刻蚀。
具体地说，在充以600帕的HF气体和不高于1帕的另一种气体的混合气作为反应气体的刻蚀间内，在室温下，按预定的时间长度对图形加工后的第一种隔离薄膜48进行刻蚀。
在这种条件下，图形加工后的第一种隔离薄膜48的每一重薄膜的刻蚀速率为1000纳米/分钟，而图形加工后的第二种隔离薄膜49的每一重薄膜的刻蚀速率为1.5纳米/分钟。考虑到这种情况，预定的刻蚀时间可定为8到10秒钟，最后获得的结果是，绝缘支柱50的每部分的直径是约0.1微米，而且图形加工后的第二种隔离薄膜49其两个表面仅被轻微地刻蚀了0.4纳米，就是说，仅仅减薄了其总厚度20纳米的二十分之一。这说明，图形加工后的第二种隔离薄膜49的每一重薄膜在厚度上绝不会发生严重问题。
如图4(D)所示，在图形加工后的第二种隔离薄膜40和绝缘支柱50的整个表面上形成一个厚度为20纳米的波纹形电极薄膜51。波纹形电极薄膜51由一层低压CVD方法淀积而成的、掺有浓度为1×1019至1×1020原子数/立方厘米的磷杂质的多晶硅薄膜组成。
然后，用各向异性干法刻蚀方法对多晶硅薄膜进行各向异性或部分地刻蚀，从波纹形电极薄膜51将多晶硅薄膜的最外表部分和放在层间绝缘薄膜25上的一部分去除。
结果，波纹形电极42被保留在层间绝缘薄膜25、绝缘支柱50和图形加工后的第二种隔离薄膜49上，如图4(E)所示。从图4(E)中可以看出，波纹形电极42通过底层薄膜41，与电容器接触突起39作电连接。在此结构中，底层薄膜41与波纹形电极42共同作为电容器的下置或第一电极。
采用湿法刻蚀法将图形加工后的第二种隔离薄膜49和绝缘支柱50去除，这里所采用的湿法刻蚀法是在象氟酸一样的化学刻蚀剂之内进行。这样，仅剩下波纹形电极42保留在底层薄膜41上，如图4(F)所示。制成的波纹形电极42的大小为0.5平方微米，高度为0.3微米。
在去除图形加工后的第二种隔离薄膜49和绝缘支柱50的过程中，层间绝缘薄膜25也不可避免地被湿法刻蚀工艺刻蚀了0.1微米的厚度。但这样一个刻蚀厚度不会给层间绝缘薄膜25带来任何严重问题。
为了避免对层间绝缘薄膜25的这种刻蚀，可以将一层富含硅原子的氮化硅或氧化硅薄膜覆盖在层间绝缘薄膜25之上，作为掩膜绝缘薄膜。
如上所述，在制作该波纹形电极42的过程中，图形加工后的第二种隔离薄膜49和绝缘支柱50被用作模具，该模具是以有良好选择性的选择性气体HF刻蚀法形成的，因此，第一或下置电极具有精确的构形，并作为存贮电极来工作。
随后，在底层薄膜41和波纹形电极42上淀积一层很薄的氮化硅薄膜作为绝缘介质薄膜43，其厚度为约5纳米，再在氮化硅薄膜上淀积一层多晶硅薄膜作为电容器的平板或第二电极26，如图3所示。这样，存储单元26的制作就完成了，它包括一个单一传导晶体管和一个单一电容器。
实际上，平板或第二电极26应当被淀积在波纹形电极42中的空隙上，为此，在具体设计中，图形加工后的第一种隔离薄膜48中每一重薄膜的厚度两倍于波纹形电极42和绝缘介质薄膜43厚度之和。
下面结合图5(A)至5(C)对制作图3(B)中所示的存储单元的另一种方法加以说明。图5(A)至5(C)所示的方法与图4(A)至4(C)所示的方法的不同之处在于制作图5(A)至5(C)中用标号50所表示的绝缘支柱的方法不同，因此，下述说明将主要针对直到绝缘支柱50形成的一系列工艺步骤。从图5(A)中可以看出，在形成未进行图形加工的底层薄膜41′之前，其工艺过程与图5中所示的工艺过程类似，所以，下述说明中，在形成未进行图形加工的底层薄膜41′之前的工艺过程将被略去。
用常压CVD方法，在未进行图形加工的底层薄膜41′上淀积一组叠层结构的隔离薄膜。具体而言之，第一种三重结构的隔离薄膜46和第二种三重结构的隔离薄膜47，以图4(A)至4(F)所示的类似方式交替淀积成叠层，并像在图4(A)至4(F)中那样被分别称为第一种隔离薄膜，这里，第一种隔离薄膜46是由BPSG(硼磷硅玻璃)薄膜构成的，BPSG薄膜即含有硼玻璃和磷玻璃的氧化硅薄膜。在此实例中，第一种隔离薄膜的每一重薄膜都包括克分子浓度约为5％(5mol％)的磷和克分子浓度约为10％(10mol％)的硼，并且厚度为70纳米。同时，第二种隔离薄膜47的每一重薄膜都由氧化硅薄膜构成，厚度为约20纳米。
如图5(A)所示，成份可以是氮化硅的一层起保护作用的绝缘薄膜52被淀积在第一种隔离薄膜的最顶层的上面，厚度约为10纳米。
见图5(B)，用干法刻蚀法选择性地去除起保护作用的绝缘薄膜52、第二种隔离薄膜47和第一种隔离薄膜46的某些部分，形成一个支柱孔53。该孔透过起保护作用的绝缘薄膜52、第二种隔离薄膜47和第一种隔离薄膜46，直径为0.1微米，深度为150纳米。
然后，采用CVD方法将成份为氧化硅的绝缘介质54填充或掩埋于支柱孔53之中和起保护作用的绝缘薄膜52之上，厚度为约150纳米。掩埋用绝缘介质54的淀积工艺在400℃下进行，且用四乙氧基硅烷(TEOS)气和氧气的混合气作为反应气体。有证据表明，这样的混合气体对于覆盖台阶形状的淀积过程具有很好的效果。
用CMP方法对掩埋用绝缘介质54进行抛光，抛光到用作刻蚀拦阻薄膜的保护用绝缘薄膜52。如图5(C)所示，绝缘支柱50被掩埋在第一种、第二种隔离薄膜46和47中。值得注意的是，在此例中，构成绝缘支柱50的材料与第二种隔离薄膜47的材料是相同的，但在图4(C)中，构成绝缘支柱50的材料与第一种隔离薄膜46的材料是相同的。
对第一种隔离薄膜46、第二种隔离薄膜47和未进行图形加工的底层薄膜41进行图形加工，将它们分别地制作成图形加工后的第一种隔离薄膜48、图形加工后的第二种隔离薄膜49和底层薄膜41，就象图4(B)所示的一样。然后，进行选择性气体HF刻蚀，仅将图形加工后的第一种隔离薄膜48去除。结果，类似图4(C)所示的那样，图形加工后的第二种隔离薄膜49和绝缘支柱50被保留在底层薄膜41上。
按照这种方法，较之于结合图4(C)所介绍的方法，可以很容易地控制选择性HF工艺处理过程而将图形加工后的第一种隔离薄膜48去除。在此，用一种混合气体来填充处理室，该混合气体由600帕HF气体和压力不高于1帕的水蒸汽组成，仅仅图形加工后的第一种隔离薄膜48在室温下被刻蚀。在此条件下，图形加工后的第一种隔离薄膜48被刻蚀的速率为2000纳米/分钟，称之为第一刻蚀速率，而图形加工后的第二种隔离薄膜49和绝缘支柱50被刻蚀的速率为1.5纳米/分钟，称之为第二刻蚀速率。第一刻蚀速率远大于第二刻蚀速率，这意味着在选择性气体HF刻蚀过程中，有可能保持足够的工艺处理的伸缩余地。
按照这种结构，形成绝缘支柱50所采用的材料相对于HF气体具有很低的腐蚀速率，即在本方法的工艺过程中被刻蚀的程度很小，这也意味着绝缘支柱50并不总是要位于图形加工后的第二种隔离薄膜49的每一重薄膜的中心区，这一点不同于图4(C)中所示的绝缘支柱的情况。
如图6所示，绝缘支柱50位于靠近图形加工后的第二种隔离薄膜49的下边缘的部分。由是，在用上述方法形成波纹形电极42时，在存储单元大小一定的时候，使波纹形电极42具有可选的平面构形成为可能。
下面参见图7(A)至7(F)，就本发明所提供的方法加以说明。它将在下文被称作第三方法。与图4所描述的工艺步骤相比，在完成层间绝缘薄膜25的淀积，也即完成层间绝缘薄膜的第二部分25b的淀积之前，第三方法的各相应步骤与之相同，故此这部分内容将不再描述。
在图7(A)中，采用CVD方法，将成份可以是氮化硅的掩膜绝缘薄膜55淀积成约20纳米的厚度。然后，用常压CVD的方法将一组隔离薄膜的叠层淀积在掩膜绝缘薄膜55的上面。具体而言，第一种类的三层薄膜和第二种类的三层薄膜相互交替地淀积在掩膜绝缘薄膜55上，它们将被分别称作第一种隔离薄膜46和第二种隔离薄膜47。实际上，第一种隔离薄膜由含有克分子浓度为5％(5mol％)的磷杂质的磷硅玻璃(PSG)薄膜构成，而第二种隔离薄膜47则由厚度为20纳米的氧化硅薄膜构成。并且，在第一种隔离薄膜46的三层薄膜中，最下边一层的厚度为40纳米，而其余两层的厚度约为70纳米。
如图7(B)所示，第一种、第二种隔离薄膜46和47中位于电容器接触突起39上方的一部分被干法刻蚀法选择性地去除，形成了隔离层刻蚀孔56，它把电容器接触突起39的表面和掩膜绝缘薄膜55的一部分暴露出来。
如图7(C)所示，按照预定的刻蚀位置，仅仅将第一种隔离薄膜46选择性地沿侧向进行刻蚀，从而在第一种隔离薄膜46间形成一个内凹的空区57。进行这种选择性刻蚀的方法等同于结合图4和5所描述的选择性HF处理工艺。此内凹空区是由暴露于内凹空区57的第一种、第二种隔离薄膜46和47的壁界定的，具体而言，由600帕的HF气体和压力不高于1帕的水蒸汽组成的混合气体作为反应气体被引入刻蚀间中，在室温下按预定的时间对第一种隔离薄膜46进行刻蚀。
在此条件下，第一种隔离薄膜46以第一刻蚀速率，即1000纳米/分钟被刻蚀，而第二种隔离薄膜47则以第二刻蚀速率，即1.5纳米/分钟被刻蚀，所以，仅第一种隔离薄膜46被显著地刻蚀，而第二种隔离薄膜基本上未被刻蚀。
如图7(D)所示，波纹形电极51以20纳米的厚度被淀积在第二种隔离薄膜47的最上一重薄膜上和内凹空区57的侧壁上。在此例中，波纹形电极薄膜51是由含有磷杂质的多晶硅薄膜构成的，并是用低压CVD方法淀积而成的。
如图7(E)所示，波纹形电极薄膜51在各向异性刻蚀的作用下，其最上层被部分地去除，形成了波纹形电极42。由此不难理解，波纹形电极42的构形各部分取决于内凹空区57的侧壁的形状。从图7(E)中可以看出，波纹形电极电连接于电容接触突起39。
如图7(F)所示，保留在掩膜绝缘薄膜55上的第一种、第二种隔离薄膜46和47接着也被湿法刻蚀法去除，这里所用的湿法刻蚀法是采用氟酸品类化学溶液的湿法刻蚀法。这里，掩膜绝缘薄膜55的作用是保护第二种层间绝缘薄膜的25b部分，使其免受湿法刻蚀工艺的影响。至此，经过上述工艺或步骤，波纹形电极42就被制成了，并可作为一个单一电容器的存贮电极来工作。
然后，采用结合图4(A)至4(F)所描述的方法，相继形成电容器绝缘薄膜和平板电板。
参见图8，共中的横、纵坐标分别表示电容器存贮电极的高度和电容器的存贮电容(fF)。下面将对采用结合图4(A)至4(F)和图7(A)至7(F)所描述的方法制作的、用于1GDRAM存储单元的电容器的优点加以说明。该电容器的扁平表面大小为0.3×0.5(微米)，当电容绝缘薄膜按氧化硅薄膜厚度计时，此电容绝缘薄膜的厚度为4纳米。
图8中，本发明所提供的电容器的特性用实线C1来表示，为便于比较，图1和图2所描述的现有技术中的电容器的特性在此分别用点划线C2和C3来表示。就是说，曲线C2表示现有技术中具有三重鳍的鳍形结构电容器的特性，而曲线C3则表示现有技术中具有三重圆柱的多圆柱型电容器的特性。此外，通常的具有立方体形状的叠层电容器的特性由曲线C4来表示。
从图8中立即容易看出，本发明所提供的电容器在电容量上明显地大于现有技术中具有鳍结构、多圆柱结构和立方体结构的电容器。例如，当存贮电极的高度等于0.5微米时，现有技术中具有鳍结构和多圆柱结构的电容器的电容介于25至30fF之间，而本发明所提供的电容器则具有45fF的电容。所以，本发明所提供的电容器的电容约1.5-1.8倍于现有技术中具有鳍结构和多圆柱结构的电容器的电容。
这里，让我们做一个有关本发明所提供电容器和现有技术中的电容器的高度的比较。从图8之中可以看出，即使本发明提供的电容器的高度被降低至现有技术中的电容器的高度的一半，本发明的电容器也能获得与其差不多大小的电容。
实际中，电容器通常被设计成具有约30fF的电容。图8中，当电容等于30fF时，本发明所提供的电容器的存贮电极的高度约为0.3微米。另一方面，鳍结构和多圆柱结构的电容器高度则落在0.5和0.6微米之间。并且，当采用立方体结构时，存贮电极的高度将为约2微米左右，这个高度大于本发明提供的电容器存贮电极的总高度。
图9给出了本发明的第二个实施例所提供的一种半导体器件，它在结构上与图3(A)和3(B)所示的器件大致相同，只是图9中所示的电容器与图3(A)和3(B)中的有某些不同。图9中，底层薄膜41形成于电容器接触突起39之上并与之进行电连接，一个整形的波纹形电极42a电连接于底层薄膜41。
值得注意的是，本例子中的整形的波纹形电极42a具有不平整或者说不规则的表面，如图9所示的那样。这样一个不规则的表面是按下列方法形成的。首先，用含有磷杂质的非晶硅薄膜制成波纹形电极42，然后，在一个处理室之内在600至700℃的处理温度下对非晶硅的波纹形电极42做热处理。在热处理过程中，处理室被保持在等于或较低于10-5托的高真空状态。在这种条件下，由非晶硅构成的波纹形电极42的表面被糙化，形成直径约为5纳米的多晶硅晶粒。结果，波纹形电极42被变成前面所描述的，具有不规则表面的整形的波纹形电极42a。
研究发现，这样一种整形的波纹形电极42a的表面面积两倍于未经过这种整形的波纹形电极42的表面面积，这种结构能够在存贮电极高度减小的情况下获得大的电容。
图10给出了本发明的第三个实施例所提供的半导体器件，它在结构上与图3(A)与图3(B)给出的器件大致相同，只是图10中的电容器有所改变。具体地讲，一个电容接触孔38穿透层间绝缘薄膜25，触及第二扩散层32，如图10所示。换言之，电容接触孔38的侧壁由层间绝缘薄膜25界定，底部由第二扩散区32界定。
之后，底层薄膜41a被淀积在电容接触孔38的侧壁和底部以及层间绝缘薄膜25的表面上。底层薄膜41a是厚度为20纳米左右，掺有磷杂质的多晶硅薄膜。电容接触孔38的直径约为200纳米。
波纹形电极42被制作在底层薄膜41a上，并与之进行电连接，从而形成电容器的存贮或第一电极。在此结构中，底层薄膜41a的一部分也延伸至电容接触孔38之中并用作存贮电极的一部分。由于电容器接触孔38的直径扩大，电容也随之增大。
如前所述，用选择性气体HF刻蚀方法，对一个一个交替叠层在一起的两种不同的绝缘薄膜中的一种进行选择性刻蚀，从而形成一个模具式结构，波纹形电极42或整形的波纹形电极42a的制作就是利用这种模具式结构来完成的。采用选择性气体HF刻蚀方法能够有效地提高两种不同绝缘薄膜的刻蚀速率间之比例。例如，有时这一比例可等于或高于1000。由而，这样一种模具结构可以立即容易地制作并可精确控制，并最终使得波纹形电极能够被稳定和精确地控制。
至此，我们已经结合几个实施例，对本发明做了深入的描述，本领域的技术人员可以很容易地在这些描述的基础上以各种其它的方式来实施本发明。例如，上述的描述仅限于掺N+型杂质的多晶硅波纹形电极，但波纹形电极还可由氮化钛一类的金属材料构成。此外，第一种隔离薄膜46和第二种隔离薄膜47可以不限于含杂质的氧化硅薄膜和不含杂质的氧化硅薄膜的组合，还可以由刻蚀速率不同的物质来构成，只要两种刻蚀速率的比例满足某一设定的数值，如，第一种隔离薄膜46可以是氧化硅薄膜，第二种隔离薄膜47可以是氮化硅薄膜；另一种选择是，第一种隔离薄膜46由氧化硅薄膜构成，而第二种隔离薄膜47由富含硅原子的氧化硅薄膜构成。
进一步讲，波纹形电极可以不只是扁平面上的矩形，还可以是圆形或如六边形等的多边形。
总之，波纹形电极看似一叠交迭在一起的电极，并用作存贮电极。本发明所提供的电容器的存贮电极具有较强的机械强度，并具有比现有技术中鳍结构和多圆柱结构的存贮电极更宽的有效面积。存贮电极的这种结实的结构使存贮电极的厚度有可能变得更薄并有利于对存贮电极进行精细图形加工。
而且，本发明提供的电容器具有隆起高度低的特点，有利于减小由于高度不同而造成的存储单元和外围电路间的水平差异，所以解决了关于光刻工艺中所要求的聚焦范围的问题。这也说明上述结构避免了分辨率下降的问题。
权利要求
1.一种电容器，包括一个第一电极、一个与所述第一电极相对的第二电极、和一个置于第一电极和第二电极之间的绝缘介质薄膜，其特征在于，所述第一电极包括一个从剖看由一系列折迭部分分段构成的波纹形电极。
2.一种如权利要求1所述的电容器，其特征在于，所述波纹形电极是由一座由一种导电材料构成的波纹形的墙壁界定的，所述波纹形的墙壁包括所述的一系列折迭的部分并围成一个在其内的空区。
3.一种如权利要求2所述的电容器，其特征在于，所述第一电极包括一个由一种导电材料构成的底层薄膜，所述的波纹形电极电连接于该底层薄膜并具有一个裸露的表面。
4.一种如权利要求3所述的电容器，其特征在于，所述绝缘介质薄膜覆盖在所述波纹形电极的裸露的表面上。
5.一种如权利要求4所述的电容器，其特征在于，所述绝缘介质薄膜被第二电极所覆盖。
6.一种如权利要求5所述的电容器，其特征在于，所述第二电极是被淀积在所述绝缘介质薄膜上的，并与第一电极相对。
7.一种如权利要求1所述的电容器，其特征在于，所述波纹形电极是由一个导电薄膜形成的。
8.一种如权利要求7所述的电容器，其特征在于，所述导电薄膜是由掺杂质的多晶硅构成的。
9.一种如权利要求8所述的电容器，其特征在于，所述波纹形电极是由一座由导电材料构成的波纹形的墙壁界定的，所述波纹形的墙壁包括所述的一系列的折迭部分并围成一个在其内的空区。
10.如权利要求9所述的电容器，其特征在于，所述第一电极包括一个由导电材料构成的底层薄膜，所述的波纹形电极电连接于该底层薄膜并具有一个裸露的表面。
11.一种如权利要求10所述的电容器，其特征在于，所述绝缘介质薄膜覆盖在所述波纹形电极的裸露的表面。
12.一种如权利要求11所述的电容器，其特征在于，所述绝缘介质薄膜被第二电极所覆盖。
13.一种如权利要求12所述的电容器，其特征在于，所述第二电极是被淀积在所述绝缘介质薄膜上的，并与第一电极相对。
14.一种如权利要求1所述的电容器，其特征在于，所述波纹形电极是由具有不规则表面的导电薄膜构成的。
15.一种如权利要求14所述的电容器，其特征在于，所述不规则表面是由颗粒的排列形成的。
16.一种如权利要求15所述的电容器，其特征在于，所述的颗粒是由多晶硅的晶粒组成的。
17.一种如权利要求14所述的电容器，其特征在于，所述的不规则表面是通过处理掺有一种杂质的非晶硅而形成的。
18.一种作为存贮单元来工作的半导体器件，由一个晶体管和一个电连接于所述晶体管的电容器构成，所述电容器包括一个与所述晶体管相连的第一电极、一个与第一电极相对的第二电极、以及一个置于第一电极和第二电极之间的绝缘介质薄膜，其特征在于，所述第一电极包括一个从剖面看由一系列折迭部分分段构成的波纹形电极。
19.一种如权利要求18所述的半导体器件，其特征在于，所述波纹形电极是由一座由导电材料构成的波纹形墙壁界定的，所述波纹形的墙壁包括所述的一系列折迭的部份并围成一个在其内的空区。
20.一种如权利要求19所述的半导体器件，其特征在于，所述第一电极包括一个由导电材料构成的底层薄膜，所述的波纹形电极电连接于该底层薄膜并具有一个裸露的表面。
21.一种如权利要求20所述的半导体器件，其特征在于，所述绝缘介质薄膜覆盖在波纹形电极的裸露的表面上。
22.一种如权利要求21所述的半导体器件，其特征在于，所述绝缘介质薄膜被第二电极所覆盖。
23.一种如权利要求22所述的半导体器件，其特征在于，所述第二电极是被淀积在所述绝缘介质薄膜上的，并与第一电极相对。
24.一种如权利要求18所述的半导体器件，其特征在于，所述波纹形电极是由一个导电薄膜形成的。
25.一种如权利要求24述的半导体器件，其特征在于，所述导电薄膜是由掺有一种杂质的多晶硅构成的。
26.一种如权利要求18所述的半导体器件，其特征在于，所述波纹形电极是由一座由导电材料构成的波纹形的墙壁界定的，所述波纹形的墙壁包括所述的一系列的折迭部分并围成一个在其内的空区。
27.一种如权利要求18所述的半导体器件，其特征在于，所述波纹形电极是由具有不规则表面的导电薄膜构成的。
28.一种如权利要求27所述的半导体器件，其特征在于，所述不规则表面是由颗粒的排列形成的。
29.一种如权利要求28所述的半导体器件，其特征在于，所述颗粒是由多晶硅的晶粒组成的。
30.一种如权利要求18所述的半导体器件，其特征在于，所述晶体管包括一个扩散进半导体衬底的第一区；一个扩散进半导体衬底的第二区，并且在第一区和第二区之间的半导体衬底上留有一个沟槽区；一个位于所述沟槽区上的栅绝缘薄膜；一个淀积在所述栅绝缘薄膜上的栅电极；一根电连接于所述第一区的位线；一根连接于所述栅电极的字线；以及一个将晶体管的第二区和电容器的第一电极电连接起来的导电体。
31.一种如权利要求30所述的半导体器件，其特征在于，所述导电体是由一个在第二区和第一电极之间伸展的一个接触突起构成的。
32.一种如权利要求31所述的半导体器件，其特征在于，它还包括一个覆盖在第一区、第二区、栅绝缘薄膜、含接触突起的栅电极、位线、和字线上面的层间绝缘介质。
33.一种如权利要求30所述的半导体器件，其特征在于，电容器的第一电极含有一个位于所述波纹形电极正下方的底层薄膜；所述导电体是由延伸至第二区的该底层薄膜的一个延长部分构成的。
34.一种电容器，包括彼此相对的两个电极和置于两个电极之间的绝缘薄膜，其特征在于，两个电极中特定的一个具有从剖面上看水平地和竖直地交替折迭的曲折的构形。
35.一种如权利要求34所述的半导体器件，其特征在于，所述曲折的构形是交替地沿某一设定的方向和与此没定的方向相对的方向弯曲而成的构形。
36.一种如权利要求35所述的半导体器件，其特征在于，所述第一电极具有一个在平面上的设定形状。
37.一种如权利要求36所述的半导体器件，其特征在于，所述设定的形状是矩形。
38.一种如权利要求36所述的半导体器件，其特征在于，所述设定的形状是多边形。
39.一种用来制作由一个第一电极、一个与第一电极相对的第二电极和置于第一、第二电极之间的一个绝缘介质薄膜构成的电容器的方法，其特征在于，它包括下列步骤制作一个具有波纹形侧表面的模具；将波纹形侧表面用一个波纹形的导电薄膜覆盖起来；将所述模具与导电薄膜分离，保留波纹形的导电薄膜从而形成一个用作第一电极的波纹形电极。
40.一种如权利要求39所述的方法，其特征在于，它还包括如下步骤在波纹形电极上形成所述绝缘介质薄膜；和在所述绝缘介质薄膜上淀积一个作为第二电极的导体。
41.一种如权利要求39所述的方法，其特征在于，其中制作模具的步骤又包括下列步骤选择第一种隔离材料和不同于第一种隔离材料的第二种隔离材料；交替地将第一种隔离材料的第一重隔离薄膜和第二种隔离材料的第二重隔离薄膜叠层在一起，形成一个第一种和第二种隔离薄膜的叠层，该叠层包含一组第一种隔离薄膜和第二种隔离薄膜，它有一个中心区域和一个周边区域，周边区域围绕在中心区域的周围；将第一种隔离薄膜从所述周边区域去除，而保留所述中心区域和第二种隔离薄膜，以此将所述叠层制作成锯齿形，从而成为波纹构形的侧表面，以制成模具。
42.一种如权利要求41所述的方法，其特征在于，第一种隔离材料的刻蚀速率不同于第二种隔离材料的刻蚀速率，而且大于第二种隔离材料的刻蚀速率。
43.一种如权利要求42所述的方法，其特征在于，所述将第一种隔离薄膜从周边区域去除的步骤包括利用第一种隔离材料和第二种隔离材料的刻蚀速率的差异，选择性地刻蚀第一种隔离薄膜以及将所述叠层制作成锯齿形，从而在叠层的侧表面形成波纹构形。
44.一种如权利要求43所述的方法，其特征在于，第一种隔离材料和第二种隔离材料是刻蚀速率互不相同的绝缘材料。
45.一种如权利要求44所述的方法，其特征在于，第一种隔离薄膜的每一重薄膜都是由掺有一种杂质的氧化硅薄膜构成的，而第二种隔离薄膜的每一重薄膜都是由不掺杂质的氧化硅薄膜构成的。
46.一种如权利要求44所述的方法，其特征在于，第一种隔离薄膜的每一重薄膜都是由氧化硅薄膜构成的，而第二种隔离薄膜的每一重薄膜都是由氮化硅薄膜构成的。
47.一种如权利要求39所述的方法，其特征在于，其中制作模具的步骤又包括下列步骤选择第一种隔离材料和不同于第一种隔离材料的第二种隔离材料；交替地将第一种隔离材料的第一重隔离薄膜和第二种隔离材料的第二重隔离薄膜叠层在一起形成一个第一种和第二种隔离薄膜的叠层，该叠层包含一组第一种隔离薄膜和第二种隔离薄膜，它具有一个设定区域和一个周边区域，周边区域围绕在设定区域的周围；对叠层的设定区域进行打孔，形成一个穿透叠层的接触孔；将一种等同于第二种隔离材料的支柱材料埋填于所述接触孔中形成一个支柱；仅将叠层的周边区域中的第一种隔离薄膜刻蚀掉，而所述支柱以及第二种隔离薄膜则不被刻蚀，保留在叠层中从而成为所述模具。
48.一种如权利要求47所述的方法，其特征在于，所述第一种隔离薄膜和第二种隔离薄膜分别是由掺有一种杂质和不掺杂质的氧化硅薄膜构成的。
49.一种如权利要求48所述的方法，其特征在于，所述掺杂质的氧化硅薄膜是由含有磷或者既含磷又含硼的玻璃材料构成的氧化硅薄膜。
50.一种如权利要求48所述的方法，其特征在于，刻蚀步骤是用选择性气体HF刻蚀技术进行的。
51.一种如权利要求39所述的方法，其特征在于，其中制作模具的步骤还包括下列步骤选择第一种隔离材料和不同于第一种隔离材料的第二种隔离材料；交替地将第一种隔离材料的第一重隔离薄膜和第二种隔离材料的第二重隔离薄膜叠层在一起形成一个第一种和第二种隔离材料的叠层，该叠层包含一组第一种隔离薄膜和第二种隔离薄膜，它具有一个设定区域和一个周边区域，周边区域围绕在设定区域的周围；对叠层的设定区域进行打孔，形成一个穿透叠层的接触孔；从设定区域向周边区域有选择地仅对第一种隔离薄膜进行刻蚀，使之成为一个波纹构形的内表面作为侧表面，从而制作所述模具。
52.一种如权利要求51所述的方法，其特征在于，第一种和第二种隔离薄膜分别是由掺有一种杂质和不掺杂质的氧化硅薄膜构成的。
53.一种如权利要求52所述的方法，其特征在于，所述掺杂质的氧化硅薄膜是由含磷或者即含磷又含硼的玻璃材料构成的氧化硅薄膜。
54.一种如权利要求53所述的方法，其特征在于，所述刻蚀步骤是采用选择性气体HF刻蚀技术来进行的。
全文摘要
本发明公开了一种可以被用作存贮单元的半导体器件，它包括一个电容器，一个波纹形电极被一个绝缘薄膜覆盖，并被用作电容器的下置电极，与一个上置电极相对。从剖面看，该叠层电极是由一系列水平地和竖直地交替叠在一起的折迭的部分界定的。具体而言，波纹形电极是由一座波纹形的墙壁形成的，该波纹形的墙壁围成一个空区并在一个平面上具有矩形或多边形的形状。作为另一种形式，波纹形的墙壁具有一种由颗粒的聚合形成的不规则的表面，以便有效地增大下置电极的表面。
文档编号H01L21/8242GK1151086SQ9610988
公开日1997年6月4日 申请日期1996年10月3日 优先权日1995年9月29日
发明者渡边启仁, 本间一郎 申请人:日本电气株式会社