在半导体器件内制作内连线的方法

专利名称：在半导体器件内制作内连线的方法
技术领域：
本发明涉及一种集成电路元件中连接线构造(Wiring structure)的制作，特别是涉及介质层通孔(vias)与延伸穿过介质层通孔而连接到埋置的连接线(Wiring lines)或接线盘垫(pads)的内连线(interconnect)的制作。
许多高集成化半导体电路都使用了多层连接线的构造，以将元件内部的各个区域互相连接起来，以及将集成电路内的一个或多个元件连接起来。在制作这种构造时，现有技术是先制成第一层连接线，再在其上沉积一金属间电介质层，穿透金属间电介质层而形成一介质层通孔，以便暴露出第一层连接线的一部分，再将金属沉积于介质层通孔内，形成一种垂直延伸的内连线或“插塞”(plugs)。接着在金属间电介质层上形成一第二层连接线，第二层连接线中的其中一条与插塞接触，以将第一层连接线连接到电路中的其他导体上。现有技术中穿透金属间电介质层而制作介质层通孔的方法，以及现有技术中用来将金属插塞制成连接线层之间的垂直内连线的方法，可能会形成具有令人无法接受的电阻的内连线，造成无法令人满意的内连线结构。


图1-3中显示一种现有的多层连接线结构以及制作该构造的一种方法。图1中显示处于制作过程一中间步骤的一个半导体电路，其中一层绝缘材料12覆盖着一半导体基底10。第一层连接线14设置于绝缘材料层12上，这层连接线通常与制作在半导体基底上另一端的一个或多个元件(未显示)接触。一金属间电介质层16覆盖着第一层连接线14与绝缘材料层12的未被第一层连接线所覆盖的部分。图2中显示图1的元件的一个介质层通孔18穿透金属间电介质层16而形成，并向下到达第一层连接线14的表面。该介质层通孔利用各向异性蚀刻制成。通常，介质层通孔形成于连接线或接触垫的尾端或边缘处。不论是由于设计，对准或工艺误差，介质层通孔的一部分可能会形成于第一层连接线14的一个边缘之上，形成了所谓的“未接着介质层通孔”(unlanded via)。当未接着介质层通孔形成时，特别是当介质层通孔蚀刻程序使用连接线14的金属表面作为蚀刻阻挡层时，介质层通孔可能会沿着第一层连接线的侧壁延伸进入金属间电介质层16内，形成了邻接着连接线14的一个空穴20。
图3显示了图2的构造在后续工艺步骤中，在介质层通孔内形成一金属插塞24以与第一层连接线14接触的情形。在一典型的结构中，第一层连接线14可为铝、铜、铝与硅或铜的合金，或其他制作起来不昂贵的导电材料。金属插塞通常是由钨制成的，但其他包括铝或铜的材料也是可以使用的。从上述现有技术的描述可以看出，金属插塞24的形成会在一个未接着的介质层通孔内沿着一条连接线将任何空穴20的内部填充起来。事实上，图3中所显示型态的内连线构造，可能会在不同批次中与在每一单一晶圆上，都显示出不同程度的电阻特性。由于会损伤元件的性能及降低产品的成品，高阻值的电阻与变动的电阻两者都是不能接受的。
因此本发明的一个目的在于提供一种制作金属内连线结构的方法，其具有更均匀且可预期的电阻。
为实现上述目的，本发明的一个实施例提供一种在一半导体器件中制作内连线构造的方法。在一半导体基底上，邻接着第一绝缘层提供一导电层，该导电层与第一绝缘层具有共同平面的上表面。一蚀刻阻挡层沉积在导电层与第一绝缘层的上表面上，其与第一绝缘层不同，第二绝缘层沉积在蚀刻阻挡层上，其与蚀刻阻挡层不同，并蚀刻出一介质层通孔以暴露出蚀刻阻挡层的一部分，被蚀刻的介质层通孔至少局部地形成于导电层上方。介质层通孔内的蚀刻阻挡层再被去余，并再于介质层通孔内填充一导电材料。
根据本发明的另一要点，一种在一半导体器件内制作内连线的方法，其在一半导体基底上，提供一个具有一边缘与一上表面的绝缘层。沿着绝缘层的边缘提供一金属层，该金属层具有一上表面，此表面电连接至半导体基底上。一电介质层沉积在绝缘层与金属层的上表面上，接着在蚀刻阻挡层上沉积一电介质层。一介质层通孔穿透电介质层而形成，以暴露出蚀刻阻挡层，并再去除介质层通孔内的蚀刻阻挡层，以暴露出金属层的至少一部分。再在介质层通孔内形成一金属插塞，以将金属层连接至形成于电介质层之上的一导体。
根据本发明的再一要点，一种在半导体器件中制作内连线的方法，其包括在一半导体基底上提供一绝缘层，并在绝缘层上形成一下陷的图形。金属层被平坦化以在绝缘层中形成对应于下陷图形的第一层金属连接线的图形。绝缘层与金属线的表面上再沉积一蚀刻阻挡层，之后再于蚀刻阻挡层上沉积一电介质层。一介质层通孔穿透电介质层而形成，以暴露出蚀刻阻挡层，之后介质层通孔内的蚀刻阻挡层被去除，以暴露出金属连线的至少一部分。此时介质层通孔内即可以形成一金属插塞。
以下结合附图来详述本发明的优选实施例，附图中图1-3显示现有技术的第一层连接线的内连线，并用以说明其制作方法；图4显示当使用形成了未接着插塞构造的钨插塞技术时所产生的一种问题的情形；以及图5-11显示根据本发明制作多层连接线结构的工艺的具体步骤和阶段。
本发明提供一种可以制作不同层次的连接线之间的内连线的方法。本发明的优选实施例特别适用于经由一个未接着的介质层通孔，亦即，只局部地制作于第一层连接线上方的介质层通孔，而接触一较低层的连接线。这种未接着介质层通孔可能是由于设计不良所造成的，特别是在缩小几何尺寸的元件之中可能出现此情况。未接着介质层通孔的过度蚀刻会沿着金属连接线而形成间隙，会将经由介质层通孔所形成的接触电阻增加到无法接受的程度。本发明可以减少因为对未接着介质层通孔的过度蚀刻而出现间隙，以至影响了经由这些介质层通孔而造成接触电阻的可能性。此外，本发明的优选实施例特别适用于利用钨插塞技术或其他相似的技术来填充介质层通孔的情况。如同下面所将详细描述的，利用化学气相沉积来制作插塞，特别是制作钨插塞，在未接着介质层通孔内可能会倾向于形成具有无法接受的高电阻的被毒化介质层通孔(poisoned vias)。应用本发明的优选实施例可以满足在未接着介质层通孔内制作更可靠的钨插塞的要求。
简言之，本发明的优选实施例在第一层连接线以及相邻的第一绝缘层上提供了一层蚀刻阻挡层。第二绝缘层通常是被沉积在第一层连接线以及第一绝缘层上方的蚀刻阻挡层之上。对第一连接线的接触是利用穿透第二绝缘层而蚀刻出一介质层通孔而实现的，其利用蚀刻阻挡层来限制介质层通孔蚀刻程序的垂直方向进行程度。在介质层通孔内的蚀刻阻挡层再被除去，以在介质层通孔内形成在垂直方向上延伸的内连线或插塞，之后再制成与内连结插塞接触的第二层连接线。
在一个具体的实施例中，本发明利用在第一绝缘层的表面上形成下陷部分，而在一半导体基底的第一绝缘层上制作出一种多层的内部连结构造。先利用化学机械研磨法将金属层的多余部分由第一绝缘层的表面去除掉，接着再将金属层与第一绝缘层的表面平坦化，以便制成第一层连接线的图形。一蚀刻阻挡层，其材料最好与形成第一绝缘层的材料不同，再沉积于第一层连接线与第一绝缘层之上。第二层的绝缘层，其材料最好与形成蚀刻阻挡层的材料不同，沉积于蚀刻阻挡层之上。再穿透绝缘层形成一介质层通孔，之后蚀刻阻挡层由介质层通孔内被除去。当介质层通孔未接着时，将介质层通孔内的蚀刻阻挡层除去便会暴露出第一层连接线的一部分以及第一绝缘层的一部分。由于本发明的优选实施例中使用一蚀刻阻挡层，优选的介质层通孔蚀刻程序便可以形成一个介质层通孔，而不致于沿着连接线而形成间隙。如同后面将进一步讨论的，本发明这一要点在某些实施例中具有特定的优点。在介质层通孔被开挖出来之后，在粘着和粘附层便可以沉积于介质层通孔内，接着便可以制成与钨插塞接触的第二连接线。
本发明的要点，包括在此予以详细说明的实施例，可以避免至少某些介质层通孔毒化的机制(mechanism)，因而可以制成更可靠，具有低电阻的内连线。由本发明的特点可以解决的一种介质层通孔毒化机制显现在图4中。图4中显示第一层连接线14形成于覆盖在半导体基底10上的一绝缘层12上。在如同前述参考图2所描述的一蚀刻程序中，通过绝缘层16制成一个未接着的介质层通孔，其结果是造成了沿着与金属连接线14邻接的一个空穴20，因而形成了图中所显示的未接着介质层通孔。为了要达到使一钨插塞粘结于介质层通孔内的目的，通常会在介质层通孔内形成一粘着或粘附层22。利用选择性地使用诸如WF6的气体源进行化学气相沉积，钨插塞24接着便可以形成在介质层通孔内。
如图4所显示的构造中会出现多种问题。首先，一般是使用一种等离子蚀刻气体来蚀刻介质层通孔，该等离子蚀刻气体是由包含有碳与氟，诸如CF4或CF6的气体中获得的，而这便使得介质层通孔蚀刻的程序通常会造成聚合物(polymers)的形成或沉积，这是蚀刻反应的副产品。通常，这些聚合物会被陷在邻接着金属连接线而形成的空穴20中，并甚至在利用诸如ACT935(Ashland Chemicals公司制造)的溶剂进行清洗之后仍会残留在空穴20之内。空穴20内的聚合物残余成为内连线制造工艺后续每一处理步骤中的一个污染来源。例如，粘着层的沉积，由物理气相沉积(如溅射)法所获得的钛或氮化钛，便会在被污染的空穴20之上造成极差的阶状覆盖率。这样，在一个未接着的介质层通孔内沉积一粘着层22的典型结果，便会包含一个局部封闭的空穴的形成，其内部空间捕捉住了诸如聚合物的污染物。以WF6气体源所进行的后续的钨的化学气相沉积，便可能会与陷在空穴20内的聚合物发生作用，其可能的结果为，所形成的钨插塞与其下层的第一层连接线14之间产生了不良接触。这些残余物也可能会干扰钨插塞与其上覆盖的第二连接线之间良好接触的形成。
实质上，本发明在一个未接着的介质层通孔蚀刻到达第一层的连接线的期间，利用避免空穴20的形成而可以应付解决这些问题。下面将参考图5-11说明本发明的优选实施例。这些图中绘示了一条内连线构造的一种特定构形的制作形成步骤。虽然这些实施例描述了本发明的具体实施例，但本发明的要点同样也可适用于其他的内连线的构形，或使用其他制作材料的情况。此外，虽然后面的讨论中明确指出第一与第二层的连接线，但应当理解，这仅是标示而已，本发明可以适用于更高层次的连接线，或者制成非相邻层次(例如，第一与第三或其他层)之间的连接线。
本发明可以被融入多种不同的制作连接线与内连线构造的方法中。制作适当第一层连接线的图形的一种方法是先在半导体基底上提供一种金属层，接着再使用现有的光刻技术使金属层成像而制作成连接线。一层绝缘材料层接着沉积于已成像的金属连接线上，之后再进行化学机械研磨或回蚀的程序，以将第一层连接线上的绝缘层的指定部分除去。研磨或回蚀的程序提供了金属连接线的一个图形，其具有将金属连接线分离开的绝缘区域，而连接线的表面则在实质上是与绝缘区的表面处于同一平面上的。图7-11中所显示的步骤接着即可以依下述方式进行。
根据本发明的一种不同的且目前更好的制作连接线的方法，使用了一种选择性沉积的工艺。图5中显示一基底10，其上可能具有多个半导体元器件(未显示)。虽然第一层连接线与基底的至少一部分或基底中的半导体元件的至少一部分直接接触，但通常，一保护层或绝缘材料12会被预先设置于集成电路元件的表面上。一层电介质材料层30，如一层氧化硅，利用诸如等离子增强化学气相沉积(PECVD，plasma-enhanced chemical vapor deposition)法进行沉积。接着可以进行现有的光刻腐蚀技术，以便形成一光致抗蚀剂掩模或硬化掩模，其暴露出对应于所要制成连接线的图形区域上方的电介质层30。接着进行各向异性蚀刻，以在电介质层30中形成沟渠或下陷部分，其深度在大约2,000-10,000A之间。在某些情况下，蚀刻的深度可以延伸穿透电介质层30，并使用其下层的保护层或绝缘层12作为沟渠蚀刻的阻挡层。在其他情况中，蚀刻的深度可以只局部地延伸通过电介质层30，并使用蚀刻的时间长度来决定较厚电介质层30中的沟渠的深度。
金属接着被沉积于元件的表面上，填充于电介质层30的沟渠或下陷部分内，并覆盖电介质层30表面的其他部分。被沉积的金属可以是利用化学气相沉积法，或利用物理气相沉积技术所沉积的“热”铝。第一层连接线可包含由不同形态的金属所构成的层状或复合构造，或者包含金属与其他材料两者。在金属层沉积完成之后，多余的材料便由电介质层30的表面上，利用化学机械研磨而除去，以提供金属连接线32，其上表面实质上与电介质层30的表面同在一个平面上，如图6中所显示的情形。优选的连接线制作程序中的沟渠蚀刻，金属沉积与化学机械研磨，可以提供狭窄的第一金属连接线的图形，比其他的金属沉积与光刻技术工艺所获得的要可靠。
接着，一蚀刻阻挡层34(图7)形成在元件的表面上，覆盖了第一层金属连接线32，以及电介质层30的表面上其暴露区域的表面。最好，蚀刻阻挡层34应以与电介质层30不同的绝缘材料制成。最好是，蚀刻阻挡层34以与沉积于蚀刻阻挡层上的绝缘材料层36也不同的材料制成。使用不同的材料可以容许通过多层绝缘结构的蚀刻程序在每一个交界面都停止下来。通常，电介质层30以氧化硅制成，而被沉积于蚀刻阻挡层34表面上的绝缘材料层36也为氧化硅。蚀刻阻挡层的一种适当材料因此即可能为氮化硅。蚀刻的工艺可在氧化硅与氮化硅两者之间具有高度的选择性，特别是当使用诸如感应耦合等离子(inductively-coupled plasma)或螺旋波等离子(helicon wave plasma)的高密度等离子蚀刻工艺时。
氮化硅蚀刻阻挡层34可以利用CVD沉积到大约200至1,000A之间的厚度。最好，阻挡层34应具有足够的厚度，以便能够可靠地用作蚀刻的阻挡物。必要的厚度可以小到100A，依据介质层通孔所要形成通过的电介质层36的厚度，并依据电介质层30与金属连接线32的表面平坦度而定。如图6所示，如果经过研磨程序在电介质层30与金属连接线32之间的表面造成了明显的阶状高度差，则可能需要较厚层的氮化硅来确保较好的完全阶状覆盖率。在每一次蚀刻阻挡层完成时，一金属间电介质层36便可以利用，例如，氧化硅的PECVD工艺而形成。
接着便通过金属间电介质层36而制成一介质层通孔。利用现有的光刻技术或等效的方法，在金属间电介质层的表面上先形成一介质层通孔蚀刻掩模。接着以蚀刻法制作介质层通孔38，其最好是在一高密度等离子蚀刻机内采用各向异性腐蚀工艺，其中等离子体是由包括CF4，C2F6与CO2的气体源的混合气体获得的。此蚀刻步骤最好应在蚀刻阻挡层34处停止。接着，利用诸如在CHF3中所进行的一次各向异性蚀刻工艺，可对介质层通孔38内的蚀刻阻挡层进行蚀刻，并在进行至电介质(氧化硅)层30之处停止。介质层通孔蚀刻掩模可在此时除去，或在蚀刻阻挡层被除去之前先除去。
参考图9，其中一粘着或粘附层40最好被沉积在金属间电介质层36的表面上，并也沉积于介质层通孔38之内。使用这种粘着层是较好的作法，因为增进导电插塞与第一层连接线之间的粘着，便可以减小剥离(lift off)的可能性。粘着层40可以为单独的钛，氮化钛，钛钨合金，氮化钽，或其他合适的材料，或上述材料的组合，通常是利用物理气相沉积法沉积数百埃的厚度。
最好，接着便应在介质层通孔内形成一金属插塞42，并与粘着层接触，如图10中所显示的情形。例如，钨插塞可以利用WF6气体源进行化学气相沉积(CVD)而制成。在某些情况下，使用其它包括例如铝的材料来制成插塞42是适当的选择。目前优选的钨CVD工艺可将钨沉积于整个粘着层上。这样就其粘着层覆盖了金属间电介质层36的一部分的元件而言，最好应使用化学机械研抛(CMP)或回蚀的程序来将介质层通孔外，电介质层36表面上所沉积的钨除去，并将钨插塞与电介质层36的表面上所沉积的钨除去，并将钨插塞与电介质层36的上表面予以平坦化，以形成如图所示的插塞。在优选的研磨程序中，粘着层40由电介质层36的表面上除去。其结果，便需要在电介质层36与插塞42上沉积一第二层的粘着层44，其组成以及沉积的程序与第一粘着层40相似。其所造成的构造显示于图11之中。
之后，上述工艺过程可以重复下去，以便制作第二层连接线，包括与第二层粘着层44接触的第二层连接线46，如图11所示。上面所描述的工艺可适用于第二层连接线的制作，包括利用各种不同工艺步骤形成钨与铝。虽然本发明是针对制作第一与第二连接线层之间的内连线而进行说明的，但应当理解，这些说明涵概了在不同层次上的导体或导体区之间所进行的连接。本发明的方法并不要求导体为连接线或者导体必须形成于互相邻接的层次上，尽管本发明某些要点的最佳应用确实在此种构造之中。
虽然以上已结合优选实施例公开了本发明，但是其描述并非用以限定本发明，本领域的技术人员在不脱离本发明精神的情况下，可作出各种更动与润饰，因此本发明的保护范围应当由后附权利要求书来限定。
权利要求
1.一种在一半导体元件内制作内连线构造的方法，其步骤包含在一半导体基底上，邻接着一第一绝缘层提供一导电层，该导电层与第一绝缘层具有共同平面的上表面；在导电层与第一绝缘层的上表面上沉积一蚀刻阻挡层，其与第一绝缘层不同；在蚀刻阻挡层上沉积一第二绝缘层，其与蚀刻阻挡层不同；蚀刻出一介质层通孔，以暴露出蚀刻阻挡层的一部分，被蚀刻的介质层通孔至少局部地形成在导电层上方；去除介质层通孔内的蚀刻阻挡层；以及在介质层通孔内填充一导电材料。
2.如权利要求1所述的方法，其中导电层为金属材料，且其中导电层与绝缘缘层的共同平面表面利用研除形成。
3.如权利要求1所述的方法，其中导电层与绝缘层的共同平面表面是利用绝缘层进行回蚀而形成的。
4.如权利要求1所述的方法，其中去除蚀刻阻挡层的步骤也将绝缘层的一部分暴露出来。
5.一种在一半导体元件内制作内连线的方法，其步骤包含在一半导体基底上，提供具有一边缘与一上表面的一绝缘层；沿着绝缘层的边缘提供一金属层，该金属层具有一上表面；在蚀刻阻挡层上沉积一电介质层；穿透电介质层形成一介质层通孔，以暴露出蚀刻阻挡层；去除介质层通孔内的蚀刻阻挡层，以暴露出金属层的至少一部分；以及在介质层通孔内形成一金属插塞以将金属层连接至形成于电介质层之上的一导体。
6.如权利要求5所述的方法，其中去除的步骤也将绝缘层的一部分暴露出来。
7.如权利要求5所述的方法，其还包含在介质层通孔内在金属层上沉积一粘着层的步骤。
8.如权利要求7所述的方法，其中金属插塞是利用在介质层通孔之内在电介质层表面上，将插塞金属以化学气相沉积法进行沉积，其后再将电介质层表面上的插塞金属去除而形成的。
9.一种为半导体元件制作内连线的方法，其步骤包含在一半导体基底上提供一绝缘层；在绝缘层上形成下陷的一图形；在绝缘层上沉积一金属层；将金属层平坦化，以在绝缘层中形成对应于下陷的图形的第一层金属连接线的图形；在绝缘层与金属线的表面上沉积一蚀刻阻挡层；在蚀刻阻挡层上沉积一电介质层；穿透电介质层形成一介质层通孔，以暴露出蚀刻阻挡层；去除介质层通孔内的蚀刻阻挡层以暴出金属连线的至少一部分；与在介质层通孔内形成一金属插塞。
10.如权利要求9.所述的方法，其中去除的步骤也将绝缘层的一部分暴露出来。
11.如权利要求9所述的方法，其还包含在介质层通孔内在金属连线上沉积一粘着层的步骤。
12.如权利要求11所述的方法，其中金属插塞是利用在介质层通孔之内在电介质层表面上，将插塞金属以化学气相沉积法而形成，其后再将电介质表面上的插塞金属去除而形成的。
13.如权利要求9所述的方法，其还包含形成与电介质层以及金属插塞接触的一第二层连接线的步骤，其中金属插塞将第二层连接线连接至第一层连接线。
14.如权利要求9所述的方法，其中形成下陷图形的步骤还包含在绝缘层上形成一掩模，以及局部地蚀刻穿过绝缘层的步骤。
15.如权利要求14所述的方法，其中平坦化的步骤包含对金属层进行化学机械研磨的步骤。
16.如权利要求15所述的方法，其中绝缘层为氧化硅，且蚀刻阻挡层为氮化硅。
17.如权利要求16所述的方法，其中电介质层包含有氧化硅。
18.如权利要求14所述的方法，其中金属插塞是利用首先在介质层通孔内在第一层连接线上沉积一粘着层而形成的。
19.如权利要求18所述的方法，其包含利用化学气相沉积法至少在介质层通孔内沉积钨的步骤。
20.如权利要求19所述的方法，其还包含形成与电介质层以及金属插塞接触的一第二层连接线的步骤，其中金属插塞是将第二层连接线连接至第一层连接线。
全文摘要
一种在半导体元件内制作内连线的方法,包含:在一半导体基底上,邻接着一第一绝缘层提供一导电层,该导电层与第一绝缘层具有共同平面的上表面;在导电层与第一绝缘层的上表面上沉积一蚀刻阻挡层,其与第一绝缘层不同;沉积一第二绝缘层,其与蚀刻阻挡层不同;蚀刻出一介质层通孔,以暴露出蚀刻阻挡层的一部分,被蚀刻的介质层通孔至少局部地形成在导电层上方;去除通孔内的蚀刻阻挡层;以及在通孔内填充一导电材料。
文档编号H01L21/28GK1193813SQ9710304
公开日1998年9月23日 申请日期1997年3月14日 优先权日1997年3月14日
发明者孙世伟 申请人:联华电子股份有限公司