专利名称：导电体连线的制造方法
技术领域：
本发明是有关于一种集成电路导电体连线的制造方法，特别是关于集成电路的制造过程中，利用化学气相沉积法形成的金属来形成“金属连线”和“金属栓法”的方法。
当集成电路元件不断缩小，进入亚微米技术领域时，为了提高集成电路元件的集成密度，连线技术也跟着不断缩小，微细的金属线条越来越不容易形成，同时，“接触窗”，和“介层孔”的阶梯覆盖问题也愈趋严重。例如，由于光刻对金属蚀刻选择比率太高，利用光刻技术与等离子体蚀刻技术来形成0.15微米到0.35微米之间宽度的金属线条是非常困难的。另一方面，金属线条越来越细时，由于金属线条的厚度并没有减少，因此，金属线条的“厚度”对金属线条的“宽度”的比值越来越高，造成相当陡峭的地形地势，相当不利于后续薄膜沉积和光刻工艺。
为了要解决金属线条的“厚度”对金属线条的“宽度”的比值越来越高的问题，由日本的NEC半导体公司工程师在1995年提出了一种利用化学气相沉积法形成的埋层金属来形成“金属连线”和“金属栓柱”的方法，现在简述其方法如下列。首先，在硅半导体晶片表面形成一层介电层和一层硬掩膜，所述“硬掩膜”是作为蚀刻终止层的用途。
接着，利用光刻技术形成第一个光刻胶图形，再利用等离子体蚀刻技术蚀去一部份的所述“硬掩膜”和所述“介电层”，以在所述“介电层”表面形成第一个浅凹沟。接着，再利用另外一层光刻掩膜形成第二个光刻胶图形，所述“第二个光刻胶图形”覆盖住一部份的所述“第一个浅凹沟”，而露出一部份的所述“第一个浅凹沟”。由于所述“硬掩膜”的蚀刻速率比所述“介电层”小很多，所以，在光刻工艺有对准偏差时，所述“硬掩膜”可以当作蚀刻终止层以防止所述“硬掩膜”下方的所述“介电层”被蚀刻掉。
然后，利用等离子体蚀刻技术继续蚀去露出的所述“第一个浅凹沟”，一直到露出底层金属层，使所述“第一个浅凹沟”成为“第二个深凹沟”。接着，去除所述“第二个光刻胶图形”和所述“硬掩膜”后，再利用化学气相沉积法形成一层金属层，所述金属层填满所述“第一个浅凹沟”和“第二个深凹沟”。
利用等离子体蚀刻技术或化学机械抛光技术去除所述“第一个浅凹沟”和“第二个深凹沟”以外区域的所述金属层，以在所述“第一个浅凹沟”内形成金属连线，在所述“第二个深凹沟”内则形成“金属栓柱”。
本发明的主要目的是提供一种集成电路导电体连线的制造方法，特别是关于利用化学气相沉积法形成的金属来形成“金属连线”和“金属栓柱”的方法。
兹说明本发明的主要制程方法如下列。
首先，在硅半导体晶片表面形成一层第一介电层。所述“硅半导体晶片”包含有场氧化层、金属氧化物半导体场效应晶体管或“电容器”和“电阻器”等电性元件，而所述“金属氧化物半导体场效应晶体管”并含有栅氧化层、栅极与源极/漏极。所述“第一介电层”则通常是利用低压化学气相沉积法形成的掺杂二氧化硅层，其反应气体是硅甲烷或四乙基硅酸盐，其厚度介于3000至8000埃之间。通常，并利用化学机械抛光技术来平坦化所述“第一介电层”。
接着，形成一层第二介电层，然后，利用光刻技术形成第一个光刻胶图形，以所述“第一个光刻胶图形”作为蚀刻掩膜，利用等离子体蚀刻技术蚀去所述“第二介电层”和一部份厚度的所述“第一介电层”，以在所述“第一介电层”表面形成第一个浅凹沟。然后，利用光刻技术，侧向蚀去一部份的所述“第一个光刻胶图形”以露出一部份的所述“第二介电层”，再利用等离子体蚀刻技术蚀去露出的所述“第二介电层”，所述等离子体蚀刻终止于所述“第一介电层”表面，蚀刻结束后并去除所述“第一个光刻胶图形”。
接着，利用光刻技术形成第二个光刻胶图形，所述“第二个光刻胶图形”覆盖住一部份的所述“第一个浅凹沟”和一部份的所述“第二介电层”，而露出一部份的所述“第一个浅凹沟”和一部份的所述“第二介电层”。然后，以所述“第二个光刻胶图形”和露出一部份的所述“第二介电层”作为蚀刻掩膜，利用等离子体蚀刻技术蚀去露出的所述“第一介电层”，所述等离子体蚀刻终止于所述“第一介电层”底层的金属层，使所述“第一个浅凹沟”成为“第一个深凹沟”。然后，去除所述“第二个光刻胶图形”和所述“第二介电层”。此时，在所述“第一介电层”表面形成所述“第一个浅凹沟”和“第一个深凹沟”。
接着，利用化学气相沉积法形成一层金属层，所述金属层包含铜、钛、钨、铝和氮化钛等金属，所述金属层并填满所述“第一个浅凹沟”和“第一个深凹沟”。最后，利用等离子体蚀刻技术或化学机械式抛光技术去除所述“第一个浅凹沟”和“第一个深凹沟”以外区域的所述金属层，以在所述“第一个浅凹沟”内形成第一金属连线，在所述“第一个深凹沟”内则形成第一金属栓柱。
形成一层第三介电层第四介电层，重复运用上述方法，可形成“第二个浅凹沟”和“第二个深凹沟”，并进而在所述“第二个浅凹沟”内形成“第二金属连线”，在所述“第二个深凹沟”内形成“第二金属栓柱”，其中，所述“第二金属连线”是透过所述“第一金属栓柱”跟所述“第一金属连线”作电性接触。
为对本发明的特征及功效作进一步了解，以下兹结合附图对本发明作进一步说明于后，其中
图1至图11是本发明实施例的工艺过程剖面示意图。
以下利用集成电路的双层金属连线技术的“介层孔”来说明本发明的方法，但本发明的方法能应用到多层金属连线技术集成电路。
首先，在电阻值约3.5ohm-cm、晶格方向100的P型硅半导体晶片20表面形成场氧化层，所述“场氧化层”的厚度介于3000埃到6000埃之间，作为隔离电性元件之用。然后，在所述“P型硅半导体晶片20”上形成金属氧化物半导体场效应晶体管，所述“金属氧化物半导体场效应晶体管”含有栅氧化层、栅极与源极/漏极。同时，在所述“场氧化层”上也形成多晶硅或多晶硅化物以作为所述“金属氧化物半导体场效应晶体管”的局部连线。所述“场氧化层”、所述“金属氧化物半导体场效应晶体管”和“局部连线”均未显示在图1。
参考图1。接着，形成一层绝缘层22，并在所述“绝缘层22”上形成第一金属连线24。所述“绝缘层22”通常是利用化学气相沉积法形成的硼磷玻璃薄膜或磷玻璃薄膜，其厚度介于3000到8000埃之间，完成所述“绝缘层22”的沉积后，利用传统热流整技术使所述“绝缘层22”平坦，所述热流整温度介于850℃到950℃之间，所述热流整时间介于10分钟到40分钟之间。也可以利用习知的化学机械抛光技术来平坦化所述“绝缘层22”。接着，利用光刻技术与等离子体蚀刻技术蚀去所述“绝缘层22”，以形成“接触窗”，所述“接触窗”的底部是所述P型硅半导体晶片20的“源极/漏极”或所述“局部连线”，后续的“金属栓柱”将透过所述“接触窗”跟所述“源极/漏极”或所述“局部连线”作电性接触。所述“第一金属连线24”是由钛、氮化钛与铝合金构成，其中，钛金属位于氮化钛的下方，并跟所述“金属氧化物半导体场效应晶体管的源极/漏极区域作电性接触。
接着，形成一层第一介电层26第二介电层28，其中，有利用习知的化学机械抛光技术来平坦化所述“第一介电层26”，如图2所示。然后，利用光刻技术形成第一个光刻胶图形30，如图3所示。所述“第一介电层26”通常是利用等离子体增强式化学气相沉积法形成的二氧化硅，其沉积温度介于300℃到400℃之间，其厚度介于3000到6000埃之间。所述“第二介电层28”则通常是利用“等离子体增强式化学气相沉积法”形成的氮化硅，其沉积温度介于300℃到400℃之间，其厚度介于500至2000埃之间；所述“第二介电层28”也可以是利用“等离子体增强式化学气相沉积法”形成的非晶硅。
然后，以所述“第一个光刻胶图形30”作为蚀刻掩膜，利用等离子体蚀刻技术各向异性刻蚀所述“第二介电层28”和一部份厚度的所述“第一个介电层26”，以在所述“第一介电层26”表面形成第一个浅凹沟31，如图4所示。对所述“第二介电层28”和所述“第一介电层26”的“各向异性的蚀刻”，可以利用磁场增强式反应离子式等离子体刻蚀技术或传统的反应离子式等离子体蚀刻技术，在亚微米半导体技术领域，通常是使用“磁场增强式反应离子式等离子体刻蚀技术”，其等离子体反应气体一般是CF4、CHF3和Ar等气体。
然后，利用光刻技术，将所述“第一个光刻胶图形30”浸置于氧气等离子体中，以侧向蚀去一部份的所述“第一个光刻胶图形30”，以露出一部份的所述“第二介电层28”，再利用等离子体蚀刻技术各向异性蚀去露出的所述“第二介电层28”，所述等离子体蚀刻终止于所述“第一介电层26”表面，如图5所示，蚀刻结束后并去除所述“第一个光刻胶图形30”，如图6所示。对所述“第二介电层28”的“各向异性的蚀刻”，是利用“磁场增强式反应离子式等离子体蚀刻技术”，其等离子体反应气体是CF4、CHF3和Ar等气体。
接着，利用光刻技术形成第二个光刻胶图形34，所述“第二个光刻胶图形34”覆盖住一部份的所述“第一个浅凹沟31”和一部份的所述“第二介电层28”，而露出一部份的所述“第一个浅凹沟31”和一部份的所述“第二介电层28”，如图7所示。然后，以所述“第二个光刻胶图形34”和露出一部份的所述“第二介电层28”作为蚀刻掩膜，利用等离子体蚀刻技术各向异性的蚀去露出的所述“第一介电层26”，所述等离子体蚀刻终止于所述“第一介电层26”底层的所述“第一金属连线24”，使所述“第一个浅凹沟31”成为“第一个深凹沟35”，如图8所示。所述“第一个深凹沟35”呈“阶梯型”，提供了较理想的阶梯覆盖能力。然后，去除所述“第二个光刻胶图形34”和所述“第二介电层28”，如图9所示，此时，在所述“第一介电层26”表面形成所述“第一个浅凹沟31”和“第一个深凹沟35”。对露出的所述“第二介电层28”的“各向异性的蚀刻”，也是利用“磁场增强式反应离子式等离子体蚀刻技术”，其等离子体反应气体是CF4、CHF3和Ar等气体。
参考图10和图11。接着，利用化学气相沉积法形成一层金属层38，所述“金属层38”包含铜、钛、钨、铝或氮化钛等金属，所述“金属层38”并填满所述“第一个浅凹沟31”和“第一个深凹沟35”，如图10所示。最后，利用等离子体蚀刻技术或化学机械抛光技术去除所述“第一个浅凹沟31”和“第一个深凹沟35”以外区域的所述“金属层38”，以在所述“第一个浅凹沟31”内则形成第二金属栓柱38A，在所述“第一个深凹沟35”内则形成第二金属栓柱38B，如图11所示，其中，所述“第二金属连线38A是透过所述”第二金属栓柱38B跟所述“第一金属连线24”作电性接触。
完成图11的结构后，可以再重复利用上述方法形成上一阶层的“金属连线”和“金属栓柱”，亦即，本发明的工艺方法能应用到多层金属连线技术集成电路中。
权利要求
1.一种导电体连线的制造方法，其特征在于，是包含下列步骤在硅半导体晶片表面形成一层第一介电层，所述“硅半导体晶片”表面含有第一导电材料；形成一层第二介电层；利用光刻技术形成第一个光刻胶图形，以所述“第一个光刻胶图形”作为蚀刻掩膜，利用蚀刻技术蚀去所述“第二介电层”和一部份厚度的所述“第一介电层”，以在所述“第一介电层”表面形成浅凹沟；侧向蚀去一部份的所述“第一个光刻胶图形，以露出一部份的所述“第二介电层”，再利用蚀刻技术蚀去露出的所述“第二介电层”，所述蚀刻终止于所述“第一介电层”表面；去除所述“第一个光刻胶图形”；利用光刻技术形成第二个光刻胶图形，所述“第二光刻胶图形”覆盖住一部份的所述“浅凹沟”和一部份的所述“第二介电层”，而露出一部份的所述“浅凹沟”和一部份的所述“第二介电层”；以所述“第二个光刻胶图形”和露出一部份的所述“第二介电层”作为蚀刻掩膜，利用蚀刻技术蚀去露出的所述“第一介电层”，所述等离子体蚀刻终止于所述“第一介电层”底层的“第一导电材料”，使所述“浅凹沟”成为“深凹沟”；去除所述“第二个光刻胶图形”和所述“第二介电层”以在所述“第一介电层”表面形成所述“浅凹沟”和“深凹沟”；形成一层金属层，所述“金属层”并填满所述“浅凹沟”和“深凹沟”；去除所述“浅凹沟”和“深凹沟”以外区域的所述金属层，以在所述“浅凹沟”内形成第一金属连线，在所述“深凹沟”内则形成第一金属栓柱。
2.按权利要求1所述的一种导电体连线的制造方法，其特征在于，其中所述硅半导体晶片包含有场氧化层、“金属氧化物半导体场效应晶体管”、“电容器”、“电阻器”和导电材料。
3.按权利要求1所述的一种导电体连线的制造方法，其特征在于，其中所述“金属氧化物半导体场效应晶体管”包含有栅氧化层、栅极与源极/漏极。
4.按权利要求1所述的一种导电体连线的制造方法，其特征在于，其中所述“第一介电层”可由两种以上的介电层组成。
5.按权利要求1所述的一种导电体连线的制造方法，其特征在于，其中所述“第二介电层”，是利用“等离子体增强式化学气相沉积法”形成的氮化硅，其厚度介于500到2000埃之间。
6.按权利要求1所述的一种导电体连线的制造方法，其特征在于，其中所述“第二介电层”是利用“等离子体增强式化学气相沉积法”形成的非晶硅。
7.按权利要求1所述的一种导电体连线的制造方法，其特征在于，其中所述“金属层”是以化学气相沉积法形成。
8.按权利要求1所述的一种导电体连线的制造方法，其特征在于，其中所述的去除所述“浅凹沟”和“深凹沟”以外区域的所述“金属层”，可利用等离子体蚀刻技术对所述“金属层”进行各向异性的回蚀刻，也可以利用化学机械抛光技术。
9.一种导电体连线的制造方法，其特征在于，是包含下列步骤在硅半导体晶片表面形成一层第一介电层，所述“硅半导体晶片”表面含有栅极与源极/漏极；形成一层第二介电层；利用光刻技术形成第一个光刻胶图形，以所述“第一个光刻胶图形”作为蚀刻掩膜，利用蚀刻技术蚀去所述“第二介电层”和一部份厚度的所述“第一介电层”，以在所述“第一介电层”表面形成浅凹沟；侧向蚀去一部份的所述“第一个光刻胶图形，以露出一部份的所述“第二介电层”，再利用蚀刻技术蚀去露出的所述“第二介电层”，所述蚀刻终止于所述“第一介电层”表面；去除所述“第一个光刻胶图形”；利用光刻技术形成第二个光刻胶图形，所述“第二光刻胶图形”覆盖住一部份的所述“浅凹沟”和一部份的所述“第二介电层”，而露出一部份的所述“浅凹沟”和一部份的所述“第二介电层”；以所述“第二个光刻胶图形”和露出一部份的所述“第二介电层”作为蚀刻掩膜，利用蚀刻技术蚀去露出的所述“第一介电层”；去除所述“第二个光刻胶图形”和所述“第二介电层”以在所述“第一介电层”表面形成所述“浅凹沟”和“接触窗”；形成一层金属层，所述“金属层”并填满所述“浅凹沟”和“接触窗”；去除所述“浅凹沟”和“接触窗”以外区域的所述金属层，以在所述“浅凹沟”内形成第一金属连线，在所述“接触窗”内则形成第一金属栓柱，所述“第一金属栓柱”透过所述“接触窗”跟所述栅极与源极/漏极作电性接触。
10.按权利要求9所述的一种导电体连线的制造方法，其特征在于，其中所述硅半导体晶片包含有场氧化层、“金属氧化物半导体场效应晶体管”、“电容器”、“电阻器”和导电材料。
11.按权利要求10所述的一种导电体连线的制造方法，其特征在于，其中所述“金属氧化物半导体场效应晶体管”，包含有栅氧化层、栅极与源极/漏极。
12.按权利要求9所述的一种导电体连线的制造方法，其特征在于，其中所述“第一介电层”可由两种以上的介电层组成。
13.按权利要求9所述的一种导电体连线的制造方法，其特征在于，其中所述“第二介电层”是利用“等离子体增强式化学气相沉积法”形成的氮化硅，其厚度介于500到2000埃之间。
14.按权利要求9所述的一种导电体连线的制造方法，其特征在于，其中所述“第二介电层”是利用“等离子体增强式化学气相沉积法”形成的非晶硅。
15.按权利要求9所述的一种导电体连线的制造方法，其特征在于，其中所述“金属层”是以化学气相沉积法形成。
16.按权利要求9所述的一种导电体连线的制造方法，其特征在于，其中所述的去除所述“浅凹沟”和“接触窗”以外区域的所述“金属层”，可利用等离子体蚀刻技术对所述“金属层”进行各向异性的回蚀刻，也可以利用化学机械抛光技术。
17.一种导电体连线的制造方法，其特征在于，是包含下列步骤在硅半导体晶片表面形成一层第一介电层，所述“硅半导体晶片”表面含有第一金属连线；形成一层第二介电层；利用光刻技术形成第一个光刻胶图形，以所述“第一个光刻胶图形”作为蚀刻掩膜，利用蚀刻技术蚀去所述“第二介电层”和一部份厚度的所述“第一介电层”，以在所述“第一介电层”表面形成浅凹沟；侧向蚀去一部份的所述“第一个光刻胶图形，以露出一部份的所述“第二介电层”，再利用蚀刻技术蚀去露出的所述“第二介电层”，所述蚀刻终止于所述“第一介电层”表面；去除所述“第一个光刻胶图形”；利用光刻技术形成第二个光刻胶图形，所述“第二光刻胶图形”覆盖住一部份的所述“浅凹沟”和一部份的所述“第二介电层”；以所述“第二个光刻胶图形”和露出一部份的所述“第二介电层”作为蚀刻掩膜，利用蚀刻技术蚀去露出的所述“第一介电层”，所述等离子体蚀刻终止于所述“第一介电层”底层的“第一金属连线”，使所述“浅凹沟”成为“介层孔”；去除所述“第二个光刻胶图形”和所述“第二介电层”以在所述“第一介电层”表面形成所述“浅凹沟”和“介层孔”；形成一层第二金属层，所述“第二金属层”并填满所述“浅凹沟”和“介层孔”；去除所述“浅凹沟”和“介层孔”以外区域的所述“第二金属层”，以在所述“浅凹沟”内形成第二金属连线，在所述“介层孔”内则形成第一金属栓柱，所述“第一金属栓柱”透过所述“介层孔”跟所述“第一金属连线”作电性接触。
18.按权利要求17所述的一种导电体连线的制造方法，其特征在于，其中所述硅半导体晶片包含有场氧化层、“金属氧化物半导体场效应晶体管”、“电容器”、“电阻器”和导电材料。
19.按权利要求17所述的一种导电体连线的制造方法，其特征在于，其中所述“金属氧化物半导体场效应晶体管”包含有栅氧化层、栅极与源极/漏极。
20.按权利要求17所述的一种导电体连线的制造方法，其特征在于，其中所述“第一介电层”可由两种以上的介电层组成。
21.按权利要求17所述的一种导电体连线的制造方法，其特征在于，其中所述“第二介电层”是利用“等离子体增强式化学气相沉积法”形成的氮化硅，其厚度介于500至2000埃之间。
22.按权利要求17所述的一种导电体连线的制造方法，其特征在于，其中所述“第二介电层”是利用“等离子体增强式化学气相沉积法”形成的非晶硅。
23.按权利要求17所述的一种导电体连线的制造方法，其特征在于，其中所述“金属层”是以化学气相沉积法形成。
24.按权利要求17所述的一种导电体连线的制造方法，其特征在于，其中所述的去除所述“浅凹沟”和“介层孔”，以外区域的所述“金属层”，可利用等离子体蚀刻技术对所述“金属层”进行各向异性的回蚀刻，也可以利用化学机械式抛光技术。
全文摘要
本发明提出一种集成电路导电体连线的制造方法；利用光刻技术在介电层形成浅凹沟和阶梯型深洞孔，然后利用化学气相沉积法沉积一层金属填满浅凹沟和阶梯深洞孔，阶梯型深洞孔提供了较理想的阶梯覆盖能力，再利用等离子体蚀刻技术或化学机械抛光技术去除浅凹沟和阶梯型深洞孔以外区域的金属，以在浅凹沟内形成金属连线，在阶梯型深洞孔内则形成金属栓柱；本发明的方法适用于多层连线集成电路制造。
文档编号H01L21/768GK1166055SQ9710397
公开日1997年11月26日 申请日期1997年4月10日 优先权日1996年5月23日
发明者曾鸿辉 申请人:世界先进积体电路股份有限公司