专利名称：静态随机存取单元及其制造方法
技术领域：
本发明涉及半导体存储器及其制造方法，特别涉及能够提高单元比的SRAM单元及其制造方法。
半导体存储器根据其存储方式被分成DRAM(动态随机数据存取器Dynamic Random Access Memory)和SRAM(静态随机数据存取器StaticRandom Access Memory)。SRAM是速度快、耗电低的、可由简单操作驱动的器件，是非常引人注目的存储器。而且与DRAM不同的是，它不仅不需要定期更新所存储的信息，而且具有容易设计的优点。
一般地，SRAM单元由下拉(pull-down)元件的2个驱动器晶体管(driver transistor)、2个存取元件及2个上拉元件构成，并根据上拉元件的形态而被分成全CMOS单元(full CMOS cell)、HRL(高负载阻抗High LoadResistor)单元和TFT(薄膜晶体管Thin film Transistor)单元等3种结构。
全CMOS单元在上拉元件中使用P沟道大容量MOS场效应晶体管，HRL单元在上拉元件中使用具有高阻值的多晶硅，TFT单元在上拉元件中使用P沟道多晶硅TFT。此时，对具有全CMOS单元构造的SRAM单元来说，虽然部件的动作特性最好，并且工艺简单，但由于在1个单元内同时内装有NMOS及PMOS晶体管而使该单元的尺寸较大，所以适用于在逻辑半导体装置中使用少量存储器的场合。另一方面，对于具有HRL单元构造的SRAM单元和具有TFT单元构造的SRAM单元来说，虽然元件的动作特性较差且工艺复杂，但由于能够显著缩小单元的尺寸，故适用于专用于存储器的半导体存储装置中。
图1是表示具有全CMOS单元构造的SRAM单元的电路图。
如图1所示，SRAM单元中上拉用的PMOS晶体管Q1、Q2的源极S1、S2被连接到电源电压VDD上。在节点N1、N2，串联着上拉用的PMOS晶体管Q1、Q2的漏极D1、D2和下拉用的NMOS晶体管Q3、Q4的漏极D3、D4，下拉用的NMOS晶体管Q3、Q4的源极S3、S4接地。上拉用的PMOS晶体管Q1、Q2的栅极G1、G2和下拉用的NMOS晶体管Q3、Q4的栅极G3、G4分别互相连接着，同时该连接点与节点N1、N2分别交叉连接着。存取用的NMOS晶体管Q5、Q6中，其栅极G5、G6分别与字线W/L相连，其源极S5、S6分别与位线B/L1、B/L2相连，其漏极D5、D6分别与节点N1、N2相连。
在由上述结构所构成的SRAM中，为了将HIGH数据存入节点N1、LOW数据存入节点N2，而导通字线W/L，并分别导通存取用的NMOS晶体管Q5、Q6。从而，在将HIGH输入到位线B/L1的同时，将LOW输入到位线B/L2；并在上拉用的PMOS晶体管Q1及下拉用的NMOS晶体管Q4导通的同时，使上拉用的PMOS晶体管Q2及下拉用的NMOS晶体管Q3截止。由此，在节点N1成为HIGH状态，在节点N2成为LOW状态，虽然字线W/L被截止，但接着被锁存，从而在节点N2继续保持LOW状态，在节点N1继续保持HIGH状态。因此，各自的数据被分别存入节点N1、N2。
另一方面，决定SRAM单元特性的要素之一是下拉元件即驱动元件、与存取元件的电流驱动能力比(current driving capability ratio)，即单元比(cellratio；IDSAT DRIVER TRANSISTOR/IDSAT ACCESS TRANSISTOR)，如果这个单元比大，则SRAM单元的特性被提高。因此，下拉元件的电流容量越大、存取元件的电流容量越小，则SRAM单元的特性越好。
从对与这样的单元比相关的SRAM单元的操作的调查来看，在将LOW存到节点N1、将HIGH存到节点N2的情况下，节点N1的电压决定于存取用的NMOS晶体管Q5、Q6与下拉用的NMOS晶体管Q3、Q4的电流容量比。由此，下拉用的NMOS晶体管Q3、Q4的电流容量越大、存取用的NMOS晶体管Q5、Q6的电流容量越小，则节点N1保持较小的电压值。此时，在进行读操作时，存取用的NMOS晶体管Q5、Q6导通，即使位线B/L1的电压有所变动，但节点N1的电压在LOW状态下变动不大。如果节点N1的电压变动较小，则交叉连接的节点N2的电压也保持在HIGH状态。
从而，现有技术通过使存取用的NMOS晶体管的宽度(Width)变窄、长度(length)变长而减小其电流容量、使下拉用的NMOS晶体管的宽度变宽、长度变短而增加其电流容量，来整体调节单元比。但是，由于晶体管的宽度和长度不能减至一定的数值以下，所以为提高单元比而缩减单元大小时具有界限。
因此，本发明的目的是通过有选择地减小存取元件的源极/漏极区域的杂质浓度、增加存取元件的寄生电阻，来减小存取元件的电流容量，提高SRAM单元的单元比。
为了达到本发明的目的，提供一种包含分别具有LDD构造的源极/漏极区的下拉元件、存取元件和上拉元件的SRAM单元，其特征在于存取元件的源极/漏极区包括N+源极/漏极区、在N+源极/漏极区的下部所形成的N-源极/漏极区、N-源极/漏极区与预定部分重叠形成的P-杂质区。
其特征还在于存取元件的P-杂质区与N-源极/漏极区相重叠的区域的N型杂质浓度低于N-源极/漏极区的杂质浓度。
另外，为实现本发明的目的，还提供一种包括下拉元件、存取元件和上拉元件的SRAM单元的制造方法，其特征在于包括如下步骤提供有源区被定义的、在上部形成栅极绝缘膜及栅极的半导体基片；在下拉元件区和存取元件区的栅极两侧的基片内分别形成N-源极/漏极区；在存取元件区的N-源极/漏极区的预定区域形成P-杂质区；在栅极的两侧壁形成绝缘膜隔离层；以及在下拉元件区和存取元件区的间隔层两侧的基片内形成N+源极/漏极区。
其特征还在于P-杂质区的杂质浓度低于N-源/漏极区的杂质浓度。
依据具有上述结构的本发明，由于具有SRAM单元的存取元件的N-源/漏极区的预定部分与P-杂质区域相重叠的结构，从而能够增加存取元件的寄生电阻，由此提高SRAM的单元比。
图1是具有全CMOS单元结构的SRAM单元的等效电路。
图2是本发明的实施例的、具有全CMOS单元结构的SRAM单元的平面图。
图3A及图3B是用于说明根据本发明的SRAM单元制造方法的工艺剖面图。
下面参照附图详细说明本发明的实施例。
图2是体现依据本发明的最佳实施例的、具有全CMOS单元结构的SRAM单元的平面图。
在图2中，A1、A2是上拉用PMOS晶体管Q1、Q2的有源区，B1、B2是下拉用NMOS晶体管Q3、Q4和存取用NMOS晶体管Q5、Q6的有源区，C1～C6是接触区。此时，C1和C2是节点N1、N2接触区，且下拉用NMOS晶体管Q3、Q4和存取用NMOS晶体管Q5、Q6在有源区B1、B2共有各自的节点接触区C1、C2。并且，C3和C4是存取用NMOS晶体管Q5、Q6的源极S5、S6接触区，C5是上拉用NMOS晶体管Q1、Q2各自的源极S1、S2接触区，C6是下拉用NMOS晶体管Q3、Q4各自的源极S3、S4接触区。
34a、34b、54是字线，M是形成上拉用PMOS晶体管Q1、Q2的P-源/漏极区时所使用的屏蔽模式。此时，屏蔽模式M为内部截止的模式，在上拉用PMOS晶体管Q1、Q2的有效区A1、A2被露出的同时，露出存取用NMOS晶体管Q5、Q6的字线54两侧的有源区B1、B2的预定部分。
另一方面，虽然本发明的平面图仅示出了全CMOS型SRAM单元，但它同样能够适用于HRL SRAM及P沟道多晶硅TFT SRAM单元。
图3A和图3B是SRAM单元的存取用NMOS晶体管Q5和下拉用NMOS晶体管Q3沿图2的X-X′线方向的剖面图，下面参照图3A和图3B详细说明上述SRAM单元的制造方法。
首先，如图3A所示，在半导体基片1上的预定部分形成元件隔离膜2，在元件隔离膜2之间的基片上分别形成下拉用NMOS晶体管Q3和存取用NMOS晶体管Q5的栅极绝缘膜33、53及栅极34a、54。然后向栅极34a、54两侧的基片1内按大约2×1013至5×1013ions/cm2的浓度注入N-杂质离子，最好注入P离子。从而在基片1内分别形成了下拉用NMOS晶体管Q3和存取用NMOS晶体管Q5的共同N-漏极区35b/55b、N-源极区35a，55a。然后，按大约1×1013至3×1013ions/cm2的浓度向存取用NMOS晶体管Q5的栅极54两侧的N-源极及漏极区55a、55b的预定部分注入低浓度P型杂质离子，最好是B或BF2离子。从而分别形成了存取用NMOS晶体管Q5的N-源极及漏极区55a、55b和预定部分重叠而成的P-离子注入区56a、56b。
此时，由图3中未示出的、利用了屏蔽模式M(参照图2)的离子注入工艺，在形成上拉用PMOS晶体管Q1、Q2的P-源/漏极区的同时形成了P-离子注入区56a、56b。而且P-离子注入区56a、56b的P型杂质的B离子浓度小于N-源极及漏极区35a、35b/55b、55a的N型杂质的P离子浓度。由此，存取用NMOS晶体管Q5的N型杂质浓度低于下拉用NMOS晶体管Q3的N型杂质浓度。即，存取用NMOS晶体管Q5的N-源/漏极区55a、55b的N型杂质的P离子浓度大约为2×1018至5×1018ions/cm3，P-离子注入区56a、56b的P型杂质的B离子浓度大约为1×1018至3×1018ions/cm3。由此，N-源/漏极区55a、55b和P-离子注入区56a、56b相重叠的区域的N型杂质浓度大约为1×1018至2×1018ions/cm3。
如图3B所示，通过在图3A的结构上蒸镀绝缘膜，最好为氧化膜或氮化膜并进行各向异性覆盖蚀刻以露出栅极34a、54表面，在栅极34a，54两侧壁上形成LDD用的绝缘膜间隔层37、57。然后，通过按大约1×1015至7×1015ions/cm3的浓度向绝缘膜间隔层37、57两侧的基片内注入杂质离子、最好为As离子，分别形成了下拉用NMOS晶体管Q3及存取用NMOS晶体管Q5的N+源极及漏极区38a、38b/58b、58a。此时，N+源极和漏极区38a、38b/58b、58a的N型杂质As离子浓度大约为3×1019至3×1020ions/cm3。
然后，在基片的前面形成层间绝缘膜9，层间绝缘膜9被蚀刻以分别露出N+源极/漏极区38a、38b/58b、58a的接触部位，并形成接触孔。而且为了填平上述接触孔，在层间绝缘膜9上蒸镀金属层之后将其刻成预定的形状，形成分别与N+源/漏极区38a、38b/58b、58a接触的金属配线层10a、10b和10c。
如上所述，由SRAM单元的存取元件的N-源/漏极区的预定部分与P离子注入区相重合，可有选择地减小N-源/漏极区的参杂浓度。由此，增加存取元件的寄生电阻，提高SRAM的单元比。
由于能够减小单元的尺寸，故能够达到元件的高度集成化。
本发明不仅仅限于上述实施例，在本发明构思范围内的多种变形也属于本发明的保护范围。
权利要求
1.一种SRAM单元，包括分别具有LDD结构的源/漏极区的下拉元件、存取元件和上拉元件，其特征在于所述存取元件的源/漏极区包括N+源/漏极区、在所述N+源/漏极区下部形成的N-源/漏极区、及由所述N-源/漏极区与预定部分重叠而成的P-杂质区。
2.如权利要求1所述的SRAM单元，其特征在于所述存取元件的所述P-杂质区与所述N-源/漏极区相重叠的区域的N型杂质浓度低于所述N-源/漏极区的杂质浓度。
3.如权利要求2所述的SRAM单元，其特征在于所述存取元件的重叠区的N型杂质浓度为1×1018至2×1018ions/cm3，所述N-源/漏极区的N型杂质浓度为2×1018至5×1018ions/cm3。
4.如权利要求1所述的SRAM单元，其特征在于所述上拉元件为P沟道大容量MOSFET。
5.如权利要求1所述的SRAM单元，其特征在于所述上拉元件为电阻。
6.如权利要求1所述的SRAM单元，其特征在于所述上拉元件为P沟道多晶硅TFT。
7.一种包括下拉元件、存取元件和上拉元件的SRAM单元的制造方法，其特征在于包括如下步骤提供有源区被定义的并在上部形成了栅极绝缘膜及栅极的半导体基片；在所述下拉元件区和所述存取元件区的所述栅极两侧的基片内分别形成N-源/漏极区；在所述存取元件区的所述N-源/漏极区的预定区域形成P-杂质区。
8.如权利要求7所述的SRAM单元的制造方法，其特征在于在形成所述上拉元件区的P-源/漏极区的同时，形成所述P-杂质区。
9.如权利要求7所述的SRAM单元的制造方法，其特征在于所述P-杂质区的杂质浓度低于所述N-源/漏极区的杂质浓度。
10.如权利要求9所述的SRAM单元的制造方法，其特征在于所述N-源/漏极区是通过以2×1013至5×1013ions/cm3的浓度注入P离子而形成的。
11.如权利要求9所述的SRAM单元的制造方法，其特征在于所述P-杂质区是通过以1×1013至3×1013ions/cm3的浓度注入BF2离子而形成的。
12.如权利要求9所述的SRAM单元的制造方法，其特征在于所述P-杂质区是通过以1×1013至3×1013ions/cm2的浓度注入B离子而形成的。
13.如权利要求7所述的SRAM单元的制造方法，其特征在于还包括如下步骤在形成所述P-杂质区之后，在所述栅极两则壁形成绝缘膜间隔层；在所述下拉元件区和所述存取元件区的所述间隔层两侧的基片内形成N+源/漏极区。
14.如权利要求13所述的SRAM单元的制造方法，其特征在于所述N+源/漏极区是通过以1×1015至7×1015ions/cm2的浓度注入As离子而形成的。
15.如权利要求7所述的SRAM单元的制造方法，其特征在于所述上拉元件为P沟道大容量MOSFET。
16.如权利要求7所述的SRAM单元的制造方法，其特征在于所述上拉元件为电阻。
17.如权利要求7所述的SRAM单元的制造方法，其特征在于所述上拉元件为P沟道多晶硅TFT。
全文摘要
本发明公开了一种具有被提高的单元比的SRAM单元及其制造方法。根据本发明的一种包括分别具有LDD结构的源/漏极区的下拉元件、存取元件和上拉元件的SRAM单元,其中存取元件的源/漏极区包括N
文档编号H01L21/336GK1169595SQ97113410
公开日1998年1月7日 申请日期1997年3月28日 优先权日1996年3月28日
发明者金载甲 申请人:现代电子产业株式会社