专利名称：电荷存储结构的制造方法
技术领域：
本发明涉及一种集成电路存储器电容的制造方法，特别涉及一种具有高电容值电容结构的制造方法。
在动态随机存取存储器(DRAM)中，一般利用半导体衬底上阵列的电容充电(charge)或放电(discharge)的型态来存储资料，通常，以放电形式的电容代表逻辑1，而充电形式的电容代表逻辑0，将二进位(binary)的一独立位元(bit)存储在单一电容。因此，存储电容的电极表面积决定在一操作电压下电容中电荷的存储量，电极隔离的可靠度，以及在电荷存储电容间电容介电质的介电常数(dielectric constant)。而存储器中存取与读写动作，是以转移场效应晶体管(transfer FET)完成电荷存储电容与位线(bitline)的耦接，且通过耦接后电荷的移转而执行，其中位线与转移FET源/漏极区之一电极连接，而电荷存储电容则与转移FET源/漏极区的另一电极相连接。字线信号则供给转移FET的栅极，并经由转移FET使电荷存储电容之一电极与位线连接，而由此电荷存储电容与位线间可有电荷转移的现象发生。
在单一的芯片(chip)中，为增加资料存储量，因此集成电路存储器的存储密度有逐渐增加的倾向。而高密度存储器可提供较为紧密的存储结构，且对于可存储相同量的多个芯片而言，可以在单一晶片的高密度存储结构上存储，势必较节省成本。公知技术中，集成电路元件的密度，部分由减少连接线(wiring lines)或晶体管栅极的尺寸而增加，部分则因减少形成集成电路元件的隔离距离而增加。而减小电路结构元件的尺寸一般则需依据集成电路元件制造方法逐渐缩减的设计规则(design rules)。
在传统的平坦化电容设计中，应用缩减的设计规则会减少电荷存储电容的电荷存储量。而电容电荷量的减少会引起一连串的问题，包括由较高的敏感度导致的位能损失而引起的衰退机制与泄露电流(1eakage current)，而此高敏感度导致电荷损失将引起DRAM需要较为频繁的再补充循环(refreshcycle)，而再补充的步骤对于资料存储及读取是不良的。另外，存储电荷逐渐缩减的位准，则需要更为复杂的资料处理设计或更高敏感度的电荷读出放大器(charge sense amplifier)。因此，现今的DRAM需要在DRAM逐渐缩减的衬底表面积中增加电容值。而所推出一连串复杂的电容结构，其具有三度空间电荷存储表面，特别是在高度量化及高产率均需兼备的条件下，欲形成此复杂电容结构的方法是困难的。
而在增进DRAM的电容值方面，可在电荷存储电容上形成半球颗粒多晶硅(Hemispherical grained polysilicon,HSG-Si)。大部分的DRAM电容由传统的多晶硅与电容的两电极构成，而当传统多晶硅被制成相当复杂的形状时，基本上其表面是平滑的。半球颗粒多晶硅是为多晶硅中一种特别的形式，其具有一粗糙的表面，且当小心地控制淀积在电极上时，其可增加电极的表面积。因此在电极上提供一HSG-Si层，则DRAM电荷存储电容值可增加约1.8倍。
然而，另一方面，在DRAM电容器上使用HSG-Si也有其缺点。其中，HSG-Si具有不可预测的表面性质，会减低电容值并降低电容的稳定性，另外，也很难在淀积HSG-Si时掺入杂质。因此，除了须精确地控制淀积过程外，还须使用分离的掺杂步骤，以确保HSG-Si层具有适当的导电性，而得以使用在电容电极的表面。此外，在多晶硅电极表面上形成HSG-Si的过程难度也限制了高度量化过程的应用。在诸多的实例中，在电容器上应用HSG-Si来增加电容值的好处，并不能补偿成本的增加与产量的减少。
鉴于此，本发明的主要目的之一，在于提供一种集成电路电容，其可以增加电荷存储电容的位准，而本发明的另一目的是在高度量化的过程中，提供逐渐增加的电容值。
为达到上述的目的，本发明提供一种用来增加电容值的电荷存储结构，其具有一资料存储电路控制，是通过一电极接触，控制电荷存储结构的存取。而此电荷存储结构的制造方法如下首先，在衬底上形成一第一导电层及在第一导电层上形成一介电材料。接着在介电材料层表面形成半球颗粒多晶硅，再选择性地移除部分的介电材料层，而形成互相分离的柱状介电材料层，且在柱状介电材料层上形成一第二导电层。最后在第二导电层上形成一电容介电层并在该电容介电层上形成一第三导电层。
本发明再提供一种增加电容值的电荷存储电容结构，其是在衬底上形成，且与转移FET源/漏极区的一电极连接。此电荷存储结构的制造方法如下首先，在一衬底上提供一场效应晶体管，而场效应晶体管具有一源/漏极区，接着，在场效应晶体管上形成一第一介电层，并提供一接触通道与暴露出的源/漏极区接触。之后则在第一多晶硅层上形成一第二介电层，并在第二介电层上形成一半球颗粒多晶硅层，进而暴露出半球颗粒多晶硅层间的部分第二介电层。接着利用半球颗粒多晶硅层限定第二介电层，以各向异性(anisotropic)蚀刻移除部分第二介电层，而暴露出部分第一多晶硅层，且在限定的第二介电层及暴露出的第一多晶硅层上淀积一第二多晶硅层。最后在第二多晶硅层上形成一第三介电层且在第三介电层上形成一第三介电多晶硅层。
为使本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下
图1A至图1G是显示根据本发明较佳实施例的一种电荷存储结构的制造方法。
图2是显示根据本发明另一较佳实施例的电荷存储结构。
本发明提供一种DRAM电容的制造方法，此电容可具有较高的电容值。对DRAM形成一转移场效应晶体管，并在衬底上形成连接线及其它DRAM单元的存取电路等。其中，电荷存储电容是由一系列的步骤形成，第一多晶硅层与转移FET的源/漏极区之一电耦接，之后则在第一多晶硅层上淀积一氧化硅层，且在氧化硅层的表面形成半球颗粒多晶硅层(HSG-Si)，此HSG-Si作为一蚀刻掩模并选择性地蚀刻氧化层，而以第一多晶硅层为蚀刻终点。接着，在HSG-Si及柱状氧化层上淀积第二多晶硅层，且与第一多晶硅层接触，以提供一存储电极的下表面。第二多晶硅层在淀积时注入杂质而导电，再依次形成电容的介电层与下电极，则可完成一DRAM电容器。
本发明是以一较为简易的过程，制造具有高电容值的电容器。本发明的特征为，利用由HSG-Si作为掩模所进行的蚀刻步骤，而在底部电极形成的向上垂直延伸部分，其可使DRAM电容不会因光刻解析度(photolithographyresolution)而受到限制。其中，HSG-Si的颗粒大小约为30-100nm，各颗粒间的距离也约为30-100nm，因此，经由蚀刻绝缘层，而形成的具有侧边的柱状结构大小，远小于目前受限于光刻解析度所使用步进机(stepper)所能获得的尺寸。另外，可以多晶硅电极或其它导电体形成此电容结构。图1A至图1G所示，为根据本发明一较佳实施例的一种半导体元件电容结构的制造方法。
参照图1A。首先提供一P型的硅衬底10，且此硅衬底10在表面上具有一元件隔离结构12，并在衬底的有源区上覆盖一栅极层14。其中，作为元件隔离结构12的场氧化物区以区域氧化技术(LOCOS)形成，也可在浅沟道隔离区中填满CVD氧化物而形成所需的元件隔离区。而转移FET则以传统的方式形成在有源元件区上，首先，在衬底上淀积一多晶硅层，再限定多晶硅栅极16及连接线18，而在淀积毯覆式(blanket)多晶硅层时，即随淀积反应进行(insitu)或离子注入(implant)的方式掺入杂质，则在衬底10栅极16的侧边形成源/漏极区20、22。在部分的实施例中，也可在源/漏极区20、22形成一轻掺杂结构(LDD)，而较佳的是，在源/漏极区20、22提供一掺杂均匀的N型区。
为避免栅电极16与连接线18等导体在后续制造过程中不必要的接触，于是在栅电极16与连接线18的周围提供保护介电层，且通常是先在毯覆式多晶硅上形成氧化物层24、26，再限定上述的栅电极16与连接线18。另外，氮化硅或氮氧化物的形成则为保护栅极上的保护介电层。而若欲在源/漏极区形成一轻掺杂结构(LDD)，则需在栅电极周围形成氧化物隔离垫28(spacer)。在本发明中，由于对源/漏极区提供定量的掺杂浓度，因此隔离垫沿着栅电极16与连接线18的周围形成，以栅电极16与连接线18保护并预防后续制造过程中短路(short)的发生。首先形成一毯覆式氧化物层，其可以化学汽相淀积法进行，而其淀积厚度与欲获得的氧化物隔离垫28厚度相当，再进行一各向异性蚀刻步骤，例如以气体来源为CF4或其它含氟化物的电浆蚀刻法蚀刻，而形成所需的氧化物隔离垫。
参照图1B。在限定转移FET及连接线后，在图1A的结构上淀积一氧化物层30，例如以化学汽相法淀积，厚度约在1000-2000埃左右，此氧化物层保护FET上的电路，包括源/漏极区20、22，而可避免后续制造过程中不必要的接触。接着，借形成的光刻胶32以传统的光刻蚀刻法限定氧化物层30，而形成通过氧化物层的一开口34，此开口34位于既定的源/漏极区22上，其中蚀刻技术可以含氟化物的电浆蚀刻法进行，并暴露出源/漏极区22上的衬底，因此氧化物层30具有与通道相面对的侧壁34，藉此本发明底部的电容电极可与源/漏极区22接触，之后则去除光刻胶32。
如图1C所示。在上述图1B的结构上形成一多晶硅层36，例如以低压化学汽相淀积法(LPCVD)进行，淀积厚度约在1500-2500埃左右。而此多晶硅层在淀积时进行掺杂，或是以离子注入及退火步骤完成一N型的多晶硅层。另外，此电容的下电极可以其它的导体取代，而此导体亦需能作为后续蚀刻步骤的蚀刻终止层。
参照图1D。接着，在多晶硅层36上淀积一毯覆式氧化物层38，例如以CVD法淀积，厚度约在2000-3000埃左右。其中，层38材料的选择可以不必为氧化物或绝缘物层，仅需不同于层36的材料，且同时可使半球粒多晶硅为蚀刻层38时的掩模即可。而由于使用多晶硅层为蚀刻的掩模与终点，再加上为顾及蚀刻物选择之便，因此层38的材料以氧化物或其它绝缘材料较佳。
参照图1E。在氧化物层38上形成一半球颗粒多晶硅(HSG-Si)40，此半球颗粒多晶硅40作为蚀刻氧化物层38的蚀刻掩模，而半球颗粒多晶硅层40可以任何已知的方法形成。例如以硅甲烷为气体来源的低压化学汽相淀积法淀积HSG-Si，反应温度则控制在约550-595℃，而最后由HSG-Si成核生长形成HSG-Si颗粒不规则表面，且HSG-Si稀疏地散布在氧化物层38的表面。例如，HSG-Si颗粒的直径范围分布在约30-100nm左右，颗粒间的距离则约在30-100nm左右，HSG-Si不须掺入杂质。接着HSG-Si作为蚀刻氧化物层38的掩模，例如，以蚀刻来源气体为CHF3与CF4的电浆蚀刻法进行，而蚀刻后的结构则如图1F所示，其中包括由氧化物层38所限定的垂直往上延伸部分42。
于本发明中的较佳实施例，为使用氧化物层或另一绝缘物形成结构42，此结构由多晶硅层36表面向上垂直延伸，并与HSG-Si掩模42连接。之后，则在结构42上提供一导电表面，此表面大部分以LPCVD法淀积一薄多晶硅层，最好是在淀积时进行掺杂或以扩散的步骤形成掺有N型杂质的多晶硅层。再将薄多晶硅层限定的如图1G所示的部分多晶硅层44，而此薄多晶硅层需具备足够且可信赖的厚度，以覆盖多晶硅层36、垂直结构42与HSG-Si掩模晶粒40暴露出的表面，以提供一电容下电极表面一高品质的导体。另一方面，多晶硅层也不能太厚，即需维持下电极高低起伏的表面，而不能填满垂直结构42的间隙。因此，多晶硅层44的厚度约在100-400埃左右。
参照图1G，在限定出下电极表面的薄多晶硅层44后，通过蚀刻薄多晶硅层44与多晶硅层36而限定下电极的侧边，例如以气体来源为HCl或HBr的电浆蚀刻法进行。接着再于薄多晶硅层44表面及多晶硅层36的侧边形成一电容介电层46。电容介电层可例如为，多层氧化物/氮化物/氧化物(ONO)的介电层，其可以在多晶硅表面形成一原始氧化物层(native oxide)，再以化学汽相淀积法淀积一薄氮化硅层，接着以热氧化法氧化部分的氮化硅表面，则可完成ONO电容介电质46。而较佳的方法是使用以一高介电常数材料，如Ta2O5或卜罗夫介电质(provskite dielectrics)，诸如钡锶钛化合物。之后，在底部电容电极上淀积毯覆式多晶硅层而形成电容的上电极50，例如以LPCVD技术进行，且在淀积时进行掺杂步骤或进行离子注入及退火步骤。而电容的上电极50经光刻及更进一步的过程后，则可完成此DRAM元件。
图2为根据本发明的一种半导体存储电荷结构的另一较佳实施例。而图2与图1F结构的最大不同处在于，图2DRAM单元的中介电层(interlayerdielectric)60为经平坦化的介电层。而图2的结构与图1F相似，因之在此仅对图2的制造方法作一总结。在形成如图1的转移FET与连接线后，继续淀积一厚中介电层60在如图1所示的结构上，其中包括绝缘氧化物层或其它绝缘物。接着，进行中介电层60表面的平坦化步骤，例如，以化学机械研磨法(CMP)进行，并在暴露出的源/漏极区22上限定平坦化后的中介电层60，而形成通道(via)62。
接着，在电容电极上形成一多晶硅层，其可以LPCVD法淀积厚度约为1500-2500埃左右的多晶硅层，而在淀积时进行掺杂或离子注入与退火等步骤。若有需要，则多晶硅层64可以CMP进行平坦化。之后，在多晶硅层64表面淀积与图1D相似的厚氧化物层38，再以图1E说明的方法在厚氧化物层上淀积HSG-Si层66。利用HSG-Si层66作为一蚀刻掩模，以各向异性蚀刻法蚀刻氧化物层，其中可以气体来源为含氟化物的电浆过程进行，而形成由多晶硅层64表面延伸的垂直结构68，且与HSG-Si层66相接。接下来的制作过程则在下电极的表面形成一薄的且导电的多晶硅层70，并利用光刻法限定出下电容电极的侧边，再如上所述的方法，依序淀积一电容介电质72与上电容电极覆盖住下电容电极。其中，由于图2在制作过程的光刻及蚀刻步骤中提供较少的表面，因此图2的结构与其制造方法具有较图1F大的制作过程。
虽然本发明已以一较佳实施例揭露如上，但其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，可作各种更动与改变，因此本发明的保护范围应以权利要求书所界定的范围为准。
权利要求
1．一种电荷存储结构的制造方法，该制造方法至少包括下列步骤在一衬底上提供一场效应晶体管，该场效应晶体管具有一源/漏极区；在该衬底上形成一第一导电层，该第一导电层与该源/漏极区之一接触；在该第一导电层上形成一介电材料层；在该介电材料层表面形成一多晶硅颗粒层；选择性地除去部分该介电材料层，形成互相分离的一柱状介电材料层；在该柱状介电材料层上形成一第二导电层；在该第二导电层上形成一电容介电层；以及在该电容介电层上形成一第三导电层。
2．如权利要求1所述的制造方法，其中，该第一导电层淀积在一氧化物层平坦化表面上，该第一导电层为多晶硅层。
3．如权利要求1所述的制造方法，其中，该第一导电层为多晶硅层，且为选择性除去步骤的蚀刻终止层。
4．如权利要求1所述的制造方法，其中，该介电材料层包括一氧化物层或一氮化硅层。
5．如权利要求1所述的制造方法，其中，选择性除去步骤还包括，以一含氟化物为一蚀刻物的蚀刻步骤。
6．如权利要求1所述的制造方法，其中，以该些多晶硅颗粒作为选择性蚀刻的掩模。
7．如权利要求1所述的制造方法，其中，该些多晶硅颗粒的一平均尺寸约为300-1000埃左右。
8．如权利要求1所述的制造方法，其中，该介电材料包括氧化物，选择性除去步骤还包括，以一含氟化物为一蚀刻物的蚀刻步骤。
9．如权利要求1所述的制造方法，其中，该第二导电层包括多晶硅，且淀积覆盖在该多晶硅颗粒层、该圆柱介电材料以及该第一导电层上。
10．如权利要求1所述的制造方法，其中，该第三导电层还包括多晶硅。
11．如权利要求1所述的制造方法，其中，该介电层还包括氧化硅。
12．一种电荷存储结构的制造方法，该制造方法至少包括下列步骤在一衬底上提供一场效应晶体管，该场效应晶体管具有一源/漏极区；在该场效应晶体管上形成一第一介电层，与暴露出的该源/漏极区之一接触；在该第一多晶硅层上形成一第二介电导层；在该第二介电层上形成一半球颗粒多晶硅层，暴露出半球颗粒多晶硅层间的部分该第二介电层，其中该半球颗粒多晶硅层具有多个半球颗粒多晶硅；限定该第二介电层，各向异性蚀刻该第二介电层，暴露出部分该第一多晶硅层；在暴露出部分的该第一多晶硅层上淀积一第二多晶硅层；在该第二多晶硅层上形成一第三介电层；以及在该第三介电层上形成一第三介电多晶硅层。
13．如权利要求12所述的制造方法，其中，各向异性蚀刻是以半球颗粒多晶硅层为掩模。
14．如权利要求13所述的制造方法，其中，在该半球颗粒多晶硅层上形成该第二多晶硅层。
15．如权利要求14所述的制造方法，其中，该第二介电层包括氧化硅。
16．如权利要求15所述的制造方法，其中，该些多晶硅颗粒的平均尺寸约为300-1000埃左右。
全文摘要
DRAM中高电容值存储电荷电容器有下电极,与转移FET的源/漏极区接触。下电极包括第一多晶硅层覆盖在部分转移FET上,在第一多晶硅层上形成氧化物层,并在氧化物层上形成半球颗粒多晶硅层,其颗粒约为100nm,半球间距离约为100nm。蚀刻氧化物层,形成柱状氧化物层,以半球颗粒多晶硅作为蚀刻掩模,第一多晶硅层为蚀刻终止层。在柱状氧化物层及半球颗粒多晶硅层表面淀积第二多晶硅层,在第二多晶硅层上依序形成电容介电层及电容上电极。
文档编号H01L21/8239GK1212458SQ9711961
公开日1999年3月31日 申请日期1997年9月23日 优先权日1997年9月23日
发明者游萃蓉, 卢火铁, 孙世伟 申请人:联华电子股份有限公司